JPH0715426A - データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路 - Google Patents
データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路Info
- Publication number
- JPH0715426A JPH0715426A JP5156840A JP15684093A JPH0715426A JP H0715426 A JPH0715426 A JP H0715426A JP 5156840 A JP5156840 A JP 5156840A JP 15684093 A JP15684093 A JP 15684093A JP H0715426 A JPH0715426 A JP H0715426A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- transmission
- clock signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】同期情報を専用の信号線を用いることなしに伝
送することが可能で、かつ同期情報の検出を簡易に行う
ことを可能とする。 【構成】送信回路1では送信データ生成部11により、
データ信号S1における各フレームの先頭の1タイムス
ロットの前半の論理を反転した伝送データ信号S4を生
成し、信号線3へと送出する。受信回路2ではフレーム
パルス再生部31により、前半の論理が反転しているタ
イムスロットを検出し、それに同期したフレームパルス
S7を生成することによってフレーム同期をとる。
送することが可能で、かつ同期情報の検出を簡易に行う
ことを可能とする。 【構成】送信回路1では送信データ生成部11により、
データ信号S1における各フレームの先頭の1タイムス
ロットの前半の論理を反転した伝送データ信号S4を生
成し、信号線3へと送出する。受信回路2ではフレーム
パルス再生部31により、前半の論理が反転しているタ
イムスロットを検出し、それに同期したフレームパルス
S7を生成することによってフレーム同期をとる。
Description
【0001】
【産業上の利用分野】PCM等の2値符号系列からなる
データ信号をフレームを構成して伝送するデータ伝送シ
ステムならびにこのシステムで用いられるデータ送信回
路およびデータ受信回路に関する。
データ信号をフレームを構成して伝送するデータ伝送シ
ステムならびにこのシステムで用いられるデータ送信回
路およびデータ受信回路に関する。
【0002】
【従来の技術】データ信号をフレームを構成して伝送す
る場合、データ信号およびクロック信号に加えて、フレ
ームの位置を示すフレーム同期情報を伝送する必要があ
る。このような場合、最も単純には、3本の信号線を設
けてデータ信号、クロック信号およびフレーム同期情報
としてのフレームパルスをそれぞれ別に伝送する。この
ように構成すれば、フレームパルスの立上がりを検出す
ることによってフレームの位置を識別することができ
る。従って、受信側ではごく簡単な回路で容易にフレー
ム同期を取ることができる。しかしながら、データ信
号、クロック信号およびフレームパルスをそれぞれ伝送
するための信号線を設けていると、信号線数が多いため
に配線が複雑になるという不具合がある。
る場合、データ信号およびクロック信号に加えて、フレ
ームの位置を示すフレーム同期情報を伝送する必要があ
る。このような場合、最も単純には、3本の信号線を設
けてデータ信号、クロック信号およびフレーム同期情報
としてのフレームパルスをそれぞれ別に伝送する。この
ように構成すれば、フレームパルスの立上がりを検出す
ることによってフレームの位置を識別することができ
る。従って、受信側ではごく簡単な回路で容易にフレー
ム同期を取ることができる。しかしながら、データ信
号、クロック信号およびフレームパルスをそれぞれ伝送
するための信号線を設けていると、信号線数が多いため
に配線が複雑になるという不具合がある。
【0003】そこで、送信側ではフレーム同期情報とし
ての特定パターンのビット列(同期パターン)をフレー
ム中の所定位置に一定規則で挿入し、受信側でそのビッ
ト列を検出することによりフレーム同期を実現する構成
がある。この構成によれば、フレームパルスを伝送する
ための信号線を削除することができ、信号線数を低減で
きる。しかし、同期パターンを検出・認識するために複
雑な構成の回路が必要になるために、回路規模の増大を
招く。
ての特定パターンのビット列(同期パターン)をフレー
ム中の所定位置に一定規則で挿入し、受信側でそのビッ
ト列を検出することによりフレーム同期を実現する構成
がある。この構成によれば、フレームパルスを伝送する
ための信号線を削除することができ、信号線数を低減で
きる。しかし、同期パターンを検出・認識するために複
雑な構成の回路が必要になるために、回路規模の増大を
招く。
【0004】
【発明が解決しようとする課題】以上のように従来は、
データ信号をフレームなどのブロック単位で伝送する場
合、データ信号およびクロック信号に加えて、ブロック
の位置を示す同期情報を伝送する必要があるが、この同
期情報としてのフレームパルスを独立した専用の信号線
で伝送するようにすると信号線数が増加して配線が複雑
になってしまい、また同期情報としての同期パターンを
データ信号中に挿入してデータ信号とともに伝送するよ
うにすると同期パターンを検出・認識するための構成が
複雑になるために回路規模が増大してしまうという不具
合があった。
データ信号をフレームなどのブロック単位で伝送する場
合、データ信号およびクロック信号に加えて、ブロック
の位置を示す同期情報を伝送する必要があるが、この同
期情報としてのフレームパルスを独立した専用の信号線
で伝送するようにすると信号線数が増加して配線が複雑
になってしまい、また同期情報としての同期パターンを
データ信号中に挿入してデータ信号とともに伝送するよ
うにすると同期パターンを検出・認識するための構成が
複雑になるために回路規模が増大してしまうという不具
合があった。
【0005】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、同期情報を専
用の信号線を用いることなしに伝送することが可能で、
かつ同期情報の検出を簡易に行うことができるデータ伝
送システムならびにこのシステムで用いられるデータ送
信回路およびデータ受信回路を提供することにある。
たものであり、その目的とするところは、同期情報を専
用の信号線を用いることなしに伝送することが可能で、
かつ同期情報の検出を簡易に行うことができるデータ伝
送システムならびにこのシステムで用いられるデータ送
信回路およびデータ受信回路を提供することにある。
【0006】
【課題を解決するための手段】本発明は上記目的を達成
するために、例えば送信回路などのデータ送信回路に
は、例えばフレームなどの各ブロックの先頭の1タイム
スロットの先頭側の一部の論理を反転する例えば送信デ
ータ生成部などの論理反転手段を備えた。
するために、例えば送信回路などのデータ送信回路に
は、例えばフレームなどの各ブロックの先頭の1タイム
スロットの先頭側の一部の論理を反転する例えば送信デ
ータ生成部などの論理反転手段を備えた。
【0007】また例えば受信回路などのデータ受信回路
には、先頭側の一部の論理が反転したタイムスロットを
ブロックの先頭のタイムスロットとしてブロック同期を
とる例えばフレームパルス再生回路などのブロック同期
手段を備えた。
には、先頭側の一部の論理が反転したタイムスロットを
ブロックの先頭のタイムスロットとしてブロック同期を
とる例えばフレームパルス再生回路などのブロック同期
手段を備えた。
【0008】
【作用】このような手段を講じたことにより、データ送
信回路からは、各ブロックの先頭の1タイムスロットの
先頭側の一部の論理が反転されたデータ信号が送信され
る。そしてデータ受信回路では、先頭側の一部の論理が
反転されたタイムスロットをブロックの先頭のタイムス
ロットとしてブロック同期がとられる。従って、ブロッ
クの同期を取るための同期情報がデータ中に付加されて
伝送される。
信回路からは、各ブロックの先頭の1タイムスロットの
先頭側の一部の論理が反転されたデータ信号が送信され
る。そしてデータ受信回路では、先頭側の一部の論理が
反転されたタイムスロットをブロックの先頭のタイムス
ロットとしてブロック同期がとられる。従って、ブロッ
クの同期を取るための同期情報がデータ中に付加されて
伝送される。
【0009】
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図1は本実施例に係るデータ伝送システム
の要部構成を示す機能ブロック図である。図中、1は送
信回路、2は受信回路であり、2本の信号線3,4を介
して接続されている。
き説明する。図1は本実施例に係るデータ伝送システム
の要部構成を示す機能ブロック図である。図中、1は送
信回路、2は受信回路であり、2本の信号線3,4を介
して接続されている。
【0010】送信回路1は、送信データ生成部11およ
び送信クロック生成部12を具備してなる。また送信回
路1には、外部からデータ信号S1、フレームパルスS
2およびクロック信号S3が与えられている。
び送信クロック生成部12を具備してなる。また送信回
路1には、外部からデータ信号S1、フレームパルスS
2およびクロック信号S3が与えられている。
【0011】送信データ生成部11は、2入力セレクタ
付きフリップフロップ11aおよび反転回路11bより
構成されている。2入力セレクタ付きフリップフロップ
11aには、データ信号S1がデータ入力端子Aに、反
転回路11bによってデータ信号S1の論理を反転した
信号S11がデータ入力端子Bに、フレームパルスS2
がセレクト信号入力端子Sに、そしてクロック信号S3
がクロック信号入力端子にそれぞれ入力されている。そ
して非反転出力端子QA が信号線3に接続されており、
その出力が伝送データ信号S4として信号線3へと送出
される。
付きフリップフロップ11aおよび反転回路11bより
構成されている。2入力セレクタ付きフリップフロップ
11aには、データ信号S1がデータ入力端子Aに、反
転回路11bによってデータ信号S1の論理を反転した
信号S11がデータ入力端子Bに、フレームパルスS2
がセレクト信号入力端子Sに、そしてクロック信号S3
がクロック信号入力端子にそれぞれ入力されている。そ
して非反転出力端子QA が信号線3に接続されており、
その出力が伝送データ信号S4として信号線3へと送出
される。
【0012】送信クロック生成部12は、2入力セレク
タ付きフリップフロップ12a、D−フリップフロップ
12bおよび反転回路12cより構成されている。2入
力セレクタ付きフリップフロップ12aには、自己の反
転出力端子QB からの出力信号S12がデータ入力端子
Aに、フレームパルスS2がセレクト信号入力端子S
に、そしてクロック信号S3がクロック信号入力端子に
それぞれ入力されている。また2入力セレクタ付きフリ
ップフロップ12aのデータ入力端子Bは、ハイレベル
に相当する所定電位にプルアップされている。
タ付きフリップフロップ12a、D−フリップフロップ
12bおよび反転回路12cより構成されている。2入
力セレクタ付きフリップフロップ12aには、自己の反
転出力端子QB からの出力信号S12がデータ入力端子
Aに、フレームパルスS2がセレクト信号入力端子S
に、そしてクロック信号S3がクロック信号入力端子に
それぞれ入力されている。また2入力セレクタ付きフリ
ップフロップ12aのデータ入力端子Bは、ハイレベル
に相当する所定電位にプルアップされている。
【0013】D−フリップフロップ12bには、2入力
セレクタ付きフリップフロップ12aの非反転出力端子
QA からの出力信号S13がデータ入力端子Dに、また
反転回路12Cによってクロック信号S3の論理を反転
した信号S14がクロック信号入力端子にそれぞれ入力
されている。そしてD−フリップフロップ12bの反転
出力端子QB が信号線4に接続されており、その出力が
伝送クロック信号S5として信号線4へと送出される。
セレクタ付きフリップフロップ12aの非反転出力端子
QA からの出力信号S13がデータ入力端子Dに、また
反転回路12Cによってクロック信号S3の論理を反転
した信号S14がクロック信号入力端子にそれぞれ入力
されている。そしてD−フリップフロップ12bの反転
出力端子QB が信号線4に接続されており、その出力が
伝送クロック信号S5として信号線4へと送出される。
【0014】一方受信回路2は、データ再生部21、ク
ロック逓倍部22およびフレームパルス再生部23を具
備してなり、信号線3,4を介して到来した伝送データ
信号S4および伝送クロック信号S5から、データ信号
S6、フレームパルスS7およびクロック信号S8を再
生し、外部に出力する。なお受信回路2は、クロック信
号S8については、信号線4を介して到来した伝送クロ
ック信号S5をそのまま出力する。
ロック逓倍部22およびフレームパルス再生部23を具
備してなり、信号線3,4を介して到来した伝送データ
信号S4および伝送クロック信号S5から、データ信号
S6、フレームパルスS7およびクロック信号S8を再
生し、外部に出力する。なお受信回路2は、クロック信
号S8については、信号線4を介して到来した伝送クロ
ック信号S5をそのまま出力する。
【0015】データ再生部21は、D−フリップフロッ
プ21aからなる。D−フリップフロップ21aには、
信号線3を介して到来した伝送データ信号S4がデータ
入力端子Dに、また信号線4を介して到来した伝送クロ
ック信号S5がクロック信号入力端子にそれぞれ入力さ
れる。そして非反転出力端子QA の出力がデータ信号S
6として外部に出力される。
プ21aからなる。D−フリップフロップ21aには、
信号線3を介して到来した伝送データ信号S4がデータ
入力端子Dに、また信号線4を介して到来した伝送クロ
ック信号S5がクロック信号入力端子にそれぞれ入力さ
れる。そして非反転出力端子QA の出力がデータ信号S
6として外部に出力される。
【0016】クロック逓倍部22は、遅延線22a、排
他的論理和回路22bおよび反転回路22cより構成さ
れている。遅延線22aには、信号線4を介して到来し
た伝送クロック信号S5が入力されている。
他的論理和回路22bおよび反転回路22cより構成さ
れている。遅延線22aには、信号線4を介して到来し
た伝送クロック信号S5が入力されている。
【0017】排他的論理和回路22bには、信号線4を
介して到来した伝送クロック信号S5が一方の入力端子
に、また遅延線22aの出力信号S21が他方の入力端
子にそれぞれ入力されている。この排他的論理和回路2
2bの出力は、逓倍クロック信号S22としてフレーム
パルス再生部23へと与えられる。
介して到来した伝送クロック信号S5が一方の入力端子
に、また遅延線22aの出力信号S21が他方の入力端
子にそれぞれ入力されている。この排他的論理和回路2
2bの出力は、逓倍クロック信号S22としてフレーム
パルス再生部23へと与えられる。
【0018】反転回路22cには、排他的論理和回路2
2bから出力される逓倍クロック信号S22が入力され
る。この反転回路22cの出力は、反転逓倍クロック信
号S23としてフレームパルス再生部23へと与えられ
る。
2bから出力される逓倍クロック信号S22が入力され
る。この反転回路22cの出力は、反転逓倍クロック信
号S23としてフレームパルス再生部23へと与えられ
る。
【0019】フレームパルス再生部23は、D−フリッ
プフロップ23a,23b、23dおよび排他的論理和
回路23cより構成されている。D−フリップフロップ
23aには、信号線3を介して到来した伝送データ信号
S4がデータ入力端子Dに、またクロック逓倍部22か
ら与えられる逓倍クロック信号S22がクロック信号入
力端子にそれぞれ入力されている。
プフロップ23a,23b、23dおよび排他的論理和
回路23cより構成されている。D−フリップフロップ
23aには、信号線3を介して到来した伝送データ信号
S4がデータ入力端子Dに、またクロック逓倍部22か
ら与えられる逓倍クロック信号S22がクロック信号入
力端子にそれぞれ入力されている。
【0020】D−フリップフロップ23bには、D−フ
リップフロップ23aの非反転出力端子QA からの出力
信号S24がデータ入力端子Dに、またクロック逓倍部
22から与えられる反転逓倍クロック信号S23がクロ
ック信号入力端子にそれぞれ入力されている。
リップフロップ23aの非反転出力端子QA からの出力
信号S24がデータ入力端子Dに、またクロック逓倍部
22から与えられる反転逓倍クロック信号S23がクロ
ック信号入力端子にそれぞれ入力されている。
【0021】排他的論理和回路23cには、信号線3を
介して到来した伝送データ信号S4が一方の入力端子
に、またD−フリップフロップ23bの非反転出力端子
QA からの出力信号S25が他方の入力端子にそれぞれ
入力されている。
介して到来した伝送データ信号S4が一方の入力端子
に、またD−フリップフロップ23bの非反転出力端子
QA からの出力信号S25が他方の入力端子にそれぞれ
入力されている。
【0022】D−フリップフロップ23dには、排他的
論理和回路23cの出力信号S26がデータ入力端子D
に、また信号線4を介して到来した伝送クロック信号S
5がクロック信号入力端子にそれぞれ入力されている。
そしてこのD−フリップフロップ23dの非反転出力端
子QA の出力は、フレームパルスS7として出力され
る。
論理和回路23cの出力信号S26がデータ入力端子D
に、また信号線4を介して到来した伝送クロック信号S
5がクロック信号入力端子にそれぞれ入力されている。
そしてこのD−フリップフロップ23dの非反転出力端
子QA の出力は、フレームパルスS7として出力され
る。
【0023】次に以上のように構成されたデータ伝送シ
ステムの動作を説明する。まず送信回路1に入力される
データ信号S1、フレームパルスS2およびクロック信
号S3は、図2に示すような関係にある。すなわち、フ
レームパルスS2は、データ信号S1の伝送レートをf
bps 、4ビットで1フレームを構成する場合、4/f秒
周期で1/2f秒間に亙りハイレベルのパルスが生じる
信号であり、パルスの立ち上がりがデータ信号S1の変
化タイミングに同期している。またクロック信号S3
は、2fHzの周波数を有し、立ち下がりがデータ信号S
1の変化タイミングに同期している。
ステムの動作を説明する。まず送信回路1に入力される
データ信号S1、フレームパルスS2およびクロック信
号S3は、図2に示すような関係にある。すなわち、フ
レームパルスS2は、データ信号S1の伝送レートをf
bps 、4ビットで1フレームを構成する場合、4/f秒
周期で1/2f秒間に亙りハイレベルのパルスが生じる
信号であり、パルスの立ち上がりがデータ信号S1の変
化タイミングに同期している。またクロック信号S3
は、2fHzの周波数を有し、立ち下がりがデータ信号S
1の変化タイミングに同期している。
【0024】さて送信データ生成部11は、以上のよう
なデータ信号S1、フレーム信号S2およびクロック信
号S3を受けて、以下のようにして伝送データ信号S4
を生成する。すなわち、2入力セレクタ付きフリップフ
ロップ11aは、クロック信号入力端子のレベルがロー
レベルからハイレベルに立ち上がる時点において、セレ
クト信号入力端子Sがローレベルであるときにはデータ
入力端子Aの入力を、またハイレベルであるときにはデ
ータ入力端子Bの入力をそれぞれ取り込む。
なデータ信号S1、フレーム信号S2およびクロック信
号S3を受けて、以下のようにして伝送データ信号S4
を生成する。すなわち、2入力セレクタ付きフリップフ
ロップ11aは、クロック信号入力端子のレベルがロー
レベルからハイレベルに立ち上がる時点において、セレ
クト信号入力端子Sがローレベルであるときにはデータ
入力端子Aの入力を、またハイレベルであるときにはデ
ータ入力端子Bの入力をそれぞれ取り込む。
【0025】ところでデータ信号S1は具体的にはNR
Z信号であり、例えば図2にS1′で示すような信号が
入力されているとする。この場合、2入力セレクタ付き
フリップフロップ11aの非反転出力端子QA から出力
される信号は、フレームパルスS2がローレベルである
期間にはデータ信号S1がそのまま出力されるので、図
2にS4′で示す如く、ほぼデータ信号S1と同一であ
る。しかし、フレームパルスS2がハイレベルである期
間、すなわち1フレームの先頭のタイムスロットにおけ
る前半のみは、反転回路11bによってデータ信号S1
の論理を反転した信号S11が選択されるので、データ
信号S1のレベルとは反対のレベルに反転されている。
Z信号であり、例えば図2にS1′で示すような信号が
入力されているとする。この場合、2入力セレクタ付き
フリップフロップ11aの非反転出力端子QA から出力
される信号は、フレームパルスS2がローレベルである
期間にはデータ信号S1がそのまま出力されるので、図
2にS4′で示す如く、ほぼデータ信号S1と同一であ
る。しかし、フレームパルスS2がハイレベルである期
間、すなわち1フレームの先頭のタイムスロットにおけ
る前半のみは、反転回路11bによってデータ信号S1
の論理を反転した信号S11が選択されるので、データ
信号S1のレベルとは反対のレベルに反転されている。
【0026】かくして送信データ生成部11では、1フ
レームの先頭のタイムスロットにおける前半のみをデー
タ信号S1から論理を反転してヘッダを形成した、S4
で示すような伝送データ信号を生成している。なお伝送
データ信号S4は、データ信号S1に比較して1/4f
秒(クロック信号S3の1/2周期分)に亙って遅延し
ている。
レームの先頭のタイムスロットにおける前半のみをデー
タ信号S1から論理を反転してヘッダを形成した、S4
で示すような伝送データ信号を生成している。なお伝送
データ信号S4は、データ信号S1に比較して1/4f
秒(クロック信号S3の1/2周期分)に亙って遅延し
ている。
【0027】一方送信クロック生成部12は、フレーム
信号S2およびクロック信号S3を受けて、以下のよう
にして伝送クロック信号S5を生成する。すなわち、2
入力セレクタ付きフリップフロップ12aは、クロック
信号入力端子のレベルがローレベルからハイレベルに立
ち上がる時点において、セレクト信号入力端子Sがロー
レベルであるときにはデータ入力端子Aの入力を、また
ハイレベルであるときにはデータ入力端子Bの入力をそ
れぞれ取り込む。従って2入力セレクタ付きフリップフ
ロップ12aの非反転出力端子QA から出力される信号
S13は、フレームパルスS2がハイレベルであるとき
におけるクロック信号S3の立ち上がりに同期してハイ
レベルとなり、以降クロック信号S3の立ち上がりに同
期して論理が反転する。かくして信号S13は、図3に
示すように1フレーム期間における最初のクロック信号
S3の立ち上がりに同期して立ち上がるfHzの信号とな
る。
信号S2およびクロック信号S3を受けて、以下のよう
にして伝送クロック信号S5を生成する。すなわち、2
入力セレクタ付きフリップフロップ12aは、クロック
信号入力端子のレベルがローレベルからハイレベルに立
ち上がる時点において、セレクト信号入力端子Sがロー
レベルであるときにはデータ入力端子Aの入力を、また
ハイレベルであるときにはデータ入力端子Bの入力をそ
れぞれ取り込む。従って2入力セレクタ付きフリップフ
ロップ12aの非反転出力端子QA から出力される信号
S13は、フレームパルスS2がハイレベルであるとき
におけるクロック信号S3の立ち上がりに同期してハイ
レベルとなり、以降クロック信号S3の立ち上がりに同
期して論理が反転する。かくして信号S13は、図3に
示すように1フレーム期間における最初のクロック信号
S3の立ち上がりに同期して立ち上がるfHzの信号とな
る。
【0028】このような信号S13は、D−フリップフ
ロップ12bによって、反転回路12cによりクロック
信号S3の論理を反転した信号S14によって取り込ま
れる。従ってD−フリップフロップ12bの反転出力端
子QB から出力される伝送クロック信号S5は、図3に
示すようにフレームパルスS2の立ち上がりに同期して
立ち上がるfHzの信号となる。
ロップ12bによって、反転回路12cによりクロック
信号S3の論理を反転した信号S14によって取り込ま
れる。従ってD−フリップフロップ12bの反転出力端
子QB から出力される伝送クロック信号S5は、図3に
示すようにフレームパルスS2の立ち上がりに同期して
立ち上がるfHzの信号となる。
【0029】ところで伝送データ信号S4は前述の如
く、データ信号S1に比較して1/4f秒(クロック信
号S3の1/2周期分)に亙って遅延している。従っ
て、伝送クロック信号S5の立ち上がりは、伝送データ
信号S4の変化点に同期しておらず、伝送データ信号S
4の変化点に比較して1/4f秒(クロック信号S3の
1/2周期分)に亙って進んでいる。以上のようにして
送信回路1で生成された伝送データ信号S4および伝送
クロック信号S5は、信号線3,4をそれぞれ介して受
信装置2へと到達する。
く、データ信号S1に比較して1/4f秒(クロック信
号S3の1/2周期分)に亙って遅延している。従っ
て、伝送クロック信号S5の立ち上がりは、伝送データ
信号S4の変化点に同期しておらず、伝送データ信号S
4の変化点に比較して1/4f秒(クロック信号S3の
1/2周期分)に亙って進んでいる。以上のようにして
送信回路1で生成された伝送データ信号S4および伝送
クロック信号S5は、信号線3,4をそれぞれ介して受
信装置2へと到達する。
【0030】受信回路2では、まずデータ再生部21が
伝送データ信号S4を伝送クロック信号S5の立ち上が
りに同期してD−フリップフロップ21aに取り込むこ
とによりデータ信号を再生する。具体的には、伝送デー
タ信号S4が図4にS4′で示す信号であるとき、この
信号S4′が図4に示すように伝送クロック信号S5の
立ち上がりに同期して、S6′で示す信号としてD−フ
リップフロップ21aに取り込まれる。ここで伝送クロ
ック信号S5の立ち上がりは、伝送データ信号S4の変
化点に比較して1/4f秒(クロック信号S3の1/2
周期分)に亙って進んでいるので、伝送データ信号S4
の変化点から1/2f秒の間に存在するヘッダは伝送ク
ロック信号S5の立ち上がりには一致しない。従ってD
−フリップフロップ21aにはヘッダ部分は取り込まれ
ず、ヘッダは廃棄される。かくしてD−フリップフロッ
プ21aの出力、すなわちデータ信号S6は、図4に示
すように、送信回路1に入力されたデータ信号S1と同
一の信号となる。
伝送データ信号S4を伝送クロック信号S5の立ち上が
りに同期してD−フリップフロップ21aに取り込むこ
とによりデータ信号を再生する。具体的には、伝送デー
タ信号S4が図4にS4′で示す信号であるとき、この
信号S4′が図4に示すように伝送クロック信号S5の
立ち上がりに同期して、S6′で示す信号としてD−フ
リップフロップ21aに取り込まれる。ここで伝送クロ
ック信号S5の立ち上がりは、伝送データ信号S4の変
化点に比較して1/4f秒(クロック信号S3の1/2
周期分)に亙って進んでいるので、伝送データ信号S4
の変化点から1/2f秒の間に存在するヘッダは伝送ク
ロック信号S5の立ち上がりには一致しない。従ってD
−フリップフロップ21aにはヘッダ部分は取り込まれ
ず、ヘッダは廃棄される。かくしてD−フリップフロッ
プ21aの出力、すなわちデータ信号S6は、図4に示
すように、送信回路1に入力されたデータ信号S1と同
一の信号となる。
【0031】一方クロック逓倍部22では、伝送クロッ
ク信号S5を受け、以下のようにしてフレームパルスの
再生に用いるための逓倍クロック信号S22および反転
逓倍クロック信号S23を生成している。すなわち、伝
送クロック信号S5を遅延線22aに入力し、この遅延
線22aで1/4f秒に亙って遅延することにより、図
5に示す信号S21を生成する。そしてこの信号S21
と伝送クロック信号S5との排他的論理和を排他的論理
和回路22bにて演算することにより、図5に示すよう
に伝送クロック信号S5の周波数を2倍に逓倍した、周
波数2fHzの逓倍クロック信号S22が生成される。ま
たこの逓倍クロック信号S22の論理が反転回路22c
で反転され、反転逓倍クロック信号S23が生成され
る。
ク信号S5を受け、以下のようにしてフレームパルスの
再生に用いるための逓倍クロック信号S22および反転
逓倍クロック信号S23を生成している。すなわち、伝
送クロック信号S5を遅延線22aに入力し、この遅延
線22aで1/4f秒に亙って遅延することにより、図
5に示す信号S21を生成する。そしてこの信号S21
と伝送クロック信号S5との排他的論理和を排他的論理
和回路22bにて演算することにより、図5に示すよう
に伝送クロック信号S5の周波数を2倍に逓倍した、周
波数2fHzの逓倍クロック信号S22が生成される。ま
たこの逓倍クロック信号S22の論理が反転回路22c
で反転され、反転逓倍クロック信号S23が生成され
る。
【0032】さて、フレームパルス再生部23では、伝
送データ信号S4、伝送クロック信号S5、逓倍クロッ
ク信号S22および反転逓倍クロック信号S23を受
け、以下のようにフレームパルスを再生している。すな
わち、まずD−フリップフロップ23aは、逓倍クロッ
ク信号S22の立ち上がりに同期して伝送データ信号S
4を取り込む。かくして伝送データ信号S4が図6にS
4′で示す信号であるとき、D−フリップフロップ23
aの出力信号S24は、図6に示すように逓倍クロック
信号S22の1/2周期分、すなわち1/4f秒に亙っ
て伝送データ信号S4を遅延させた信号となる。
送データ信号S4、伝送クロック信号S5、逓倍クロッ
ク信号S22および反転逓倍クロック信号S23を受
け、以下のようにフレームパルスを再生している。すな
わち、まずD−フリップフロップ23aは、逓倍クロッ
ク信号S22の立ち上がりに同期して伝送データ信号S
4を取り込む。かくして伝送データ信号S4が図6にS
4′で示す信号であるとき、D−フリップフロップ23
aの出力信号S24は、図6に示すように逓倍クロック
信号S22の1/2周期分、すなわち1/4f秒に亙っ
て伝送データ信号S4を遅延させた信号となる。
【0033】続いてD−フリップフロップ23bが、反
転逓倍クロック信号S23の立ち上がりに同期してD−
フリップフロップ23aの出力信号S24を取り込む。
かくしてD−フリップフロップ23bの出力信号S25
は、D−フリップフロップ23aの出力信号S24を、
さらに反転逓倍クロック信号S23の1/2周期分、す
なわち1/4f秒に亙って遅延させた信号となる。すな
わち、D−フリップフロップ23bの出力信号S25
は、伝送データ信号S4を1/2f秒(1/2タイムス
ロット分)に亙って遅延させた信号となる。
転逓倍クロック信号S23の立ち上がりに同期してD−
フリップフロップ23aの出力信号S24を取り込む。
かくしてD−フリップフロップ23bの出力信号S25
は、D−フリップフロップ23aの出力信号S24を、
さらに反転逓倍クロック信号S23の1/2周期分、す
なわち1/4f秒に亙って遅延させた信号となる。すな
わち、D−フリップフロップ23bの出力信号S25
は、伝送データ信号S4を1/2f秒(1/2タイムス
ロット分)に亙って遅延させた信号となる。
【0034】そして排他的論理和回路23cにより、D
−フリップフロップ23bの出力信号S25と伝送デー
タ信号S4(S4′)との排他的論理和を演算する。こ
こでD−フリップフロップ23bの出力信号S25は伝
送データ信号S4(S4′)を1/2f秒(1/2タイ
ムスロット分)に亙って遅延させた信号であるので、伝
送データ信号S4として前半が反転されたタイムスロッ
トの後半が到来しているとき、信号S25にはヘッダ部
分が現れている。従って排他的論理和回路23cの2つ
の入力は互いにレベルが反転しており、その出力は必ず
ハイレベルになる。これに対して、伝送データ信号S4
として論理の反転がなされていないタイムスロットの後
半が到来しているとき、信号S25には当該タイムスロ
ットの前半が現れている。従って排他的論理和回路23
cの2つの入力は互いにレベルが同じであり、その出力
は必ずローレベルになる。かしくて排他的論理和回路2
3cの出力信号S26は図6に示すように、伝送データ
信号S4として各タイムスロットの後半の1/2スロッ
ト分が到来している期間には、各タイムスロットがヘッ
ダが挿入されたタイムスロットであるか否かに応じてハ
イレベルまたはローレベルである信号となる。
−フリップフロップ23bの出力信号S25と伝送デー
タ信号S4(S4′)との排他的論理和を演算する。こ
こでD−フリップフロップ23bの出力信号S25は伝
送データ信号S4(S4′)を1/2f秒(1/2タイ
ムスロット分)に亙って遅延させた信号であるので、伝
送データ信号S4として前半が反転されたタイムスロッ
トの後半が到来しているとき、信号S25にはヘッダ部
分が現れている。従って排他的論理和回路23cの2つ
の入力は互いにレベルが反転しており、その出力は必ず
ハイレベルになる。これに対して、伝送データ信号S4
として論理の反転がなされていないタイムスロットの後
半が到来しているとき、信号S25には当該タイムスロ
ットの前半が現れている。従って排他的論理和回路23
cの2つの入力は互いにレベルが同じであり、その出力
は必ずローレベルになる。かしくて排他的論理和回路2
3cの出力信号S26は図6に示すように、伝送データ
信号S4として各タイムスロットの後半の1/2スロッ
ト分が到来している期間には、各タイムスロットがヘッ
ダが挿入されたタイムスロットであるか否かに応じてハ
イレベルまたはローレベルである信号となる。
【0035】D−フリップフロップ23dは、排他的論
理和回路23cの出力信号S26を、伝送クロック信号
S5の立ち上がりに同期して取り込む。ここで伝送クロ
ック信号S5の立ち上がりは、伝送データ信号S4の変
化点に比較して1/4f秒に亙って進んでいるので、各
タイムスロットの後半の1/2スロット分が到来してい
る期間に存在する。かくしてD−フリップフロップ23
dは、各タイムスロットがヘッダが挿入されたタイムス
ロットであるか否かに応じてハイレベルまたはローレベ
ルとなっている部分を取り込むことになる。この結果、
D−フリップフロップ23dの非反転出力端子QA の出
力、すなわちフレームパルスS7は、図7に示すように
ヘッダが挿入されているタイムスロット期間における伝
送クロック信号S5の立ち上がりにのみ同期して立ち上
がる信号となる。
理和回路23cの出力信号S26を、伝送クロック信号
S5の立ち上がりに同期して取り込む。ここで伝送クロ
ック信号S5の立ち上がりは、伝送データ信号S4の変
化点に比較して1/4f秒に亙って進んでいるので、各
タイムスロットの後半の1/2スロット分が到来してい
る期間に存在する。かくしてD−フリップフロップ23
dは、各タイムスロットがヘッダが挿入されたタイムス
ロットであるか否かに応じてハイレベルまたはローレベ
ルとなっている部分を取り込むことになる。この結果、
D−フリップフロップ23dの非反転出力端子QA の出
力、すなわちフレームパルスS7は、図7に示すように
ヘッダが挿入されているタイムスロット期間における伝
送クロック信号S5の立ち上がりにのみ同期して立ち上
がる信号となる。
【0036】以上のように本実施例によれば、送信回路
1では、フレームの先頭に相当するタイムスロットの前
半においてデータ信号S1の論理を反転することによ
り、ヘッダを挿入した伝送データ信号S4を生成し、こ
の伝送データ信号S4を信号線3へと送出する。そして
受信回路2では、伝送データ信号S4中の前半の論理が
反転しているタイムスロットを検出することにより、フ
レームの先頭を認識し、フレームパルスS7を再生す
る。
1では、フレームの先頭に相当するタイムスロットの前
半においてデータ信号S1の論理を反転することによ
り、ヘッダを挿入した伝送データ信号S4を生成し、こ
の伝送データ信号S4を信号線3へと送出する。そして
受信回路2では、伝送データ信号S4中の前半の論理が
反転しているタイムスロットを検出することにより、フ
レームの先頭を認識し、フレームパルスS7を再生す
る。
【0037】従って、フレームパルスをデータ信号と同
一の信号線を用いて伝送することができ、フレームパル
スを伝送するための専用の信号線を設ける必要がない。
これにより信号線数を減少することができ、配線を簡潔
にすることができる。また受信回路2では、前半の論理
が反転しているタイムスロットを検出することによりフ
レーム同期を取ることができるので、データ信号中に挿
入された特定パターンのビット列を検出するのに比べて
検出処理が非常に簡易であり、そのための回路も図1に
示す如く極めて簡易な構成とすることが可能である。
一の信号線を用いて伝送することができ、フレームパル
スを伝送するための専用の信号線を設ける必要がない。
これにより信号線数を減少することができ、配線を簡潔
にすることができる。また受信回路2では、前半の論理
が反転しているタイムスロットを検出することによりフ
レーム同期を取ることができるので、データ信号中に挿
入された特定パターンのビット列を検出するのに比べて
検出処理が非常に簡易であり、そのための回路も図1に
示す如く極めて簡易な構成とすることが可能である。
【0038】なお本発明は上記実施例に限定されるもの
ではない。例えば上記実施例では、データ信号をフレー
ム単位で伝送するシステムを例示しているが、1ブロッ
クはフレームには限らず、任意であって良い。例えば、
断続的にデータを送信する場合においては、一通信で伝
送するデータ信号を1ブロックとして取り扱ってもよ
い。
ではない。例えば上記実施例では、データ信号をフレー
ム単位で伝送するシステムを例示しているが、1ブロッ
クはフレームには限らず、任意であって良い。例えば、
断続的にデータを送信する場合においては、一通信で伝
送するデータ信号を1ブロックとして取り扱ってもよ
い。
【0039】また上記実施例では、1タイムスロットの
1/2の論理を反転してヘッダを生成しているが、論理
を反転する割合は任意であってよい。また上記実施例で
は、送信回路1では、送信データ信号S4の各タイムス
ロットの後半に立ち上がりが位置する伝送クロック信号
S5を生成しているが、通常のクロック信号のように伝
送データ信号S4の変化点に同期する伝送クロック信号
を生成・伝送し、受信回路2でこの伝送クロック信号に
基づいて、データ信号の再生およびフレームパルスの再
生に必要なタイミングを発生するようにしてもよい。こ
のほか、本発明の要旨を逸脱しない範囲で種々の変形実
施が可能である。
1/2の論理を反転してヘッダを生成しているが、論理
を反転する割合は任意であってよい。また上記実施例で
は、送信回路1では、送信データ信号S4の各タイムス
ロットの後半に立ち上がりが位置する伝送クロック信号
S5を生成しているが、通常のクロック信号のように伝
送データ信号S4の変化点に同期する伝送クロック信号
を生成・伝送し、受信回路2でこの伝送クロック信号に
基づいて、データ信号の再生およびフレームパルスの再
生に必要なタイミングを発生するようにしてもよい。こ
のほか、本発明の要旨を逸脱しない範囲で種々の変形実
施が可能である。
【0040】
【発明の効果】本発明によれば、送信回路などのデータ
送信回路には、例えばフレームなどの各ブロックの先頭
の1タイムスロットの先頭側の一部の論理を反転する例
えば送信データ生成部などの論理反転手段を備え、また
例えば受信回路などのデータ受信回路には、先頭側の一
部の論理が反転したタイムスロットをブロックの先頭の
タイムスロットとしてブロック同期をとる例えばフレー
ムパルス再生回路などのブロック同期手段を備えたの
で、同期情報を専用の信号線を用いることなしに伝送す
ることが可能で、かつ同期情報の検出を簡易に行うこと
ができるデータ伝送システムならびにこのシステムで用
いられるデータ送信回路およびデータ受信回路となる。
送信回路には、例えばフレームなどの各ブロックの先頭
の1タイムスロットの先頭側の一部の論理を反転する例
えば送信データ生成部などの論理反転手段を備え、また
例えば受信回路などのデータ受信回路には、先頭側の一
部の論理が反転したタイムスロットをブロックの先頭の
タイムスロットとしてブロック同期をとる例えばフレー
ムパルス再生回路などのブロック同期手段を備えたの
で、同期情報を専用の信号線を用いることなしに伝送す
ることが可能で、かつ同期情報の検出を簡易に行うこと
ができるデータ伝送システムならびにこのシステムで用
いられるデータ送信回路およびデータ受信回路となる。
【図1】本発明の一実施例に係るデータ伝送システムの
要部構成を示す機能ブロック図。
要部構成を示す機能ブロック図。
【図2】図1中の送信データ生成部11の動作を説明す
るタイミングチャート。
るタイミングチャート。
【図3】図1中の送信クロック生成部12の動作を説明
するタイミングチャート。
するタイミングチャート。
【図4】図1中のデータ再生部21の動作を説明するタ
イミングチャート。
イミングチャート。
【図5】図1中のクロック逓倍部22の動作を説明する
タイミングチャート。
タイミングチャート。
【図6】図1中のフレームパルス再生部23の動作を説
明するタイミングチャート。
明するタイミングチャート。
1…送信回路 2…受信回路 11…送信データ生成部 12…送信クロック生成部 21…データ再生部 22…クロック逓倍部 23…フレームパルス再生部
Claims (3)
- 【請求項1】 2値符号系列からなるデータ信号を所定
のブロック単位で伝送するデータ伝送システムにおい
て、 データ送信回路は、各ブロックの先頭の1タイムスロッ
トの先頭側の一部の論理を反転する論理反転手段を備
え、 またデータ受信回路は、先頭側の一部の論理が反転した
タイムスロットをブロックの先頭のタイムスロットとし
てブロック同期をとるブロック同期手段を備えることを
特徴とするデータ伝送システム。 - 【請求項2】 2値符号系列からなるデータ信号を所定
のブロック単位で伝送するデータ伝送システムに用いら
れるデータ送信回路おいて、 各ブロックの先頭の1タイムスロットの先頭側の一部の
論理を反転する論理反転手段を備えたことを特徴とする
データ送信回路。 - 【請求項3】 2値符号系列からなるデータ信号を所定
のブロック単位で伝送するデータ伝送システムに用いら
れるデータ受信回路おいて、 先頭側の一部の論理が反転したタイムスロットをブロッ
クの先頭のタイムスロットとしてブロック同期をとるブ
ロック同期手段を備えることを特徴とするデータ受信回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5156840A JPH0715426A (ja) | 1993-06-28 | 1993-06-28 | データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5156840A JPH0715426A (ja) | 1993-06-28 | 1993-06-28 | データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0715426A true JPH0715426A (ja) | 1995-01-17 |
Family
ID=15636525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5156840A Pending JPH0715426A (ja) | 1993-06-28 | 1993-06-28 | データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0715426A (ja) |
-
1993
- 1993-06-28 JP JP5156840A patent/JPH0715426A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02223243A (ja) | 差動展開スペクトラムデータエンコーダとデータ相関器と展開スペクトラム信号符号化方法とデータ信号相関方法 | |
JP2693758B2 (ja) | フレームパルス発生方式 | |
JPH0715426A (ja) | データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路 | |
US5825834A (en) | Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor | |
JP2948245B2 (ja) | 通信ネットワーク局のための送受信同期化装置 | |
JPS61127243A (ja) | ビツト位相同期回路 | |
JP2722634B2 (ja) | シリアルデータ伝送方式 | |
US6522659B2 (en) | TDMA voice information reading apparatus | |
JP2512004B2 (ja) | 符号誤り率測定装置 | |
JP2699718B2 (ja) | 音声伝送装置 | |
JPH0265318A (ja) | 信号送受信装置 | |
JP2723078B2 (ja) | 非同期データ伝送回路 | |
JP2698287B2 (ja) | 調歩同期方式通信のための受信回路 | |
JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
JP3427761B2 (ja) | 同期回路 | |
JP3063291B2 (ja) | 回線監視回路 | |
JPS61117937A (ja) | クロツク插入装置 | |
JPS596647A (ja) | シリアルデ−タ伝送同期方式 | |
JPH03110945A (ja) | バースト信号再生中継装置 | |
JPH0420027A (ja) | 同期合わせ回路 | |
JPH06125356A (ja) | 同期回路 | |
KR950001927B1 (ko) | 디지탈 데이타 동기 신호 검출회로 | |
JPH0528152U (ja) | データ伝送装置 | |
JPH05235927A (ja) | データ再生タイミング発生方法 | |
KR860002915A (ko) | 디지탈 전송 시스템 |