JP6910301B2 - 高直線性シグマ−デルタ変換器 - Google Patents
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Description
Nは1より大きくかつ変換器からのデジタル出力値を作り出すために必要なサイクルの数OSRより小さい、N個のサイクルに対して、初期サイクルの後に、漸減的可変重み付け係数βkが内部アナログ信号に適用されることと、
M+NがOSR以下であるようにMは1以上でかつ数OSRより小さい、M個の後続のサイクルに対して、アナログフィルタの係数αは厳密に1より大きいことと、
が少なくとも一度適用されるように構成される。
k<100に対して、f(k)=1、および
k≧100に対して、f(k)=e−(k−100)/20
と定義される。
k<60に対して、f(k)=1、
60≦k<75に対して、f(k)=e−(k−40)/20、および
k≧75に対して、f(k)=e−(75−40)/20
と定義される。
変調器の係数の初期(重み付けされない)値は、シグマ−デルタ変調器の係数を決定するための普通の方法によって決定することができる。一般に、信号対ノイズ比を最大化するために、係数の値は、変調器の内部信号を最大化するように、しかし変調器の飽和閾値を超えないように注意することによって、選択される。1より大きい重み付け値f(k)を有する法則fの使用は、そのとき変調器の飽和を引き起こすリスクがある。この場合、すべての値が1以下である法則fが好ましいことになる。他方、変調器の内部信号が常に飽和閾値から離れているままであるように変調器の係数が選択される場合、法則fは1より大きい値を有することができ、それは特に、信号対ノイズ比を増加させることを可能にする。
一般に、法則fは、信号のデジタル値の取得の2つの連続したフェーズの間でアナログ積分器およびデジタル積分器がリセットされない場合(例えば、可変信号をデジタル化するために使用されるシグマ−デルタ変換器の場合)、特にノイズおよび/または法則fの連続性もしくは周期性(周期的法則)に関して、シグマ−デルタ変換器のさまざまな制約条件を満たすために一定変動フェーズおよび/または増加変動フェーズを有し得る。しかしながら、求められた直線性利得を取得するために、法則fは、入力信号のデジタル値の取得のフェーズの間に少なくとも1つの減少変動フェーズを含む。
Qcin=Cin*(Vref−Vin(k))
Qcout=Cout*(0−Vout(k−1))
がある。
Qcin+Qcout=Cfb*(Vref−Vout(k))
である。
Vout(k)=Vin(k)+α*Vout(k−1)
が得られる。
Claims (27)
- デジタル化すべきアナログ入力信号(Vin)を表す一連の2値サンプル(BS(k))を供給するのに適したシグマ−デルタ変調器を備えたシグマ−デルタ変換器であって、一連の2値サンプルの1つの2値サンプルの受渡は、変調器の動作のサイクルが完了した時に実行され、変換フェーズは、デジタル変換器出力値(Sd)を作り出すために必要な数(OSR)のサイクルを含み、変調器は、アナログ入力信号(Vin)から導かれる内部アナログ信号を受け取る少なくとも1つのアナログフィルタ(Ia1、Ia2、Ia3、Ia4)を備え、第1の所定の法則(f(k))が、変換フェーズにおけるサイクルのランク(k)に応じて内部アナログ信号のアナログフィルタへの寄与を規定し、サイクルのランク(k)は、1からサイクルの数(OSR)まで変化し、第1の所定の法則(f(k))は、所与のサイクル(k)における内部アナログ信号のアナログフィルタへの寄与が、前のサイクル(k−1)における内部アナログ信号のアナログフィルタへの寄与より小さいことを特定する、シグマ−デルタ変換器。
- 少なくとも1つのアナログフィルタは、積分器(Ia1、Ia2、Ia3、Ia4)である、請求項1に記載の変換器。
- 変調器から出力された2値サンプル(BS(k))を処理するのに適したデジタルフィルタをさらに備え、デジタルフィルタは、内部デジタル信号を受け取り、第2の所定の法則が、変換フェーズにおけるサイクルのランク(k)に応じて内部デジタル信号のデジタルフィルタへの寄与を規定し、第2の所定の法則は、所与のサイクル(k)における内部デジタル信号のデジタルフィルタへの寄与が、前のサイクル(k−1)における内部デジタル信号のデジタルフィルタへの寄与より小さいことを特定する、請求項1または2に記載の変換器。
- アナログフィルタおよびデジタルフィルタは、高域通過フィルタ、低域通過フィルタ、帯域通過フィルタ、または積分フィルタである、請求項3に記載の変換器。
- 第1の所定の法則(f(k))および第2の所定の法則は、同一である、請求項3または4に記載の変換器。
- シグマ−デルタ変調器は、アナログ積分回路(101)と、1ビットアナログ−デジタル変換器(103)と、フィードバックループとを備え、変調器の前記少なくとも1つの内部アナログ信号は、アナログ積分回路(101)の内部信号である、請求項1から5のいずれか一項に記載の変換器。
- アナログ積分回路(101)は、いくつかのカスケード接続されたアナログフィルタ(Ia1、Ia2、Ia3、Ia4)を備える、請求項6に記載の変換器。
- 1ビットアナログ−デジタル変換器(103)は、比較器(201)を備え、
デジタル化すべきアナログ入力信号(Vin)は、アナログ積分回路(101)の入力ノード(A1)に印加され、
定電位(R)は、比較器(201)の比較閾値電位の印加のノードに印加される、
請求項6または7に記載の変換器。 - 1ビットアナログ−デジタル変換器(103)は、比較器(201)を備え、
デジタル化すべきアナログ入力信号(Vin)は、比較器(201)の比較閾値電位の印加のノードに印加され、
定電位(R)は、アナログ積分回路(101)の入力ノード(A1)に印加される、
請求項6または7に記載の変換器。 - 第1の所定の法則(f(k))は、変調器で加算または減算されるアナログ信号のすべてが第1の所定の法則(f(k))に関して同じスケールになるように、変調器の1つまたは複数の内部アナログ信号に適用され、すなわち、アナログ信号は、アナログ入力信号(Vin)の所与の振幅のランクに対してまったく同一の振幅のランクの中で変化することができる、請求項1から9のいずれか一項に記載の変換器。
- デジタルフィルタは、少なくとも1つのデジタル積分器(In3)を備え、デジタルフィルタの前記少なくとも1つの内部デジタル信号は、少なくとも1つのデジタル積分器(In3)のうちの1つの入力信号である、請求項3または請求項3に従属する請求項4から10のいずれか一項に記載の変換器。
- デジタルフィルタは、いくつかのカスケード接続されたデジタル積分器(In1、In2、In3、In4)を備える、請求項3または請求項3に従属する請求項4から11のいずれか一項に記載の変換器。
- 第1の所定の法則(f(k))は、サイクルのランク(k)に応じて減少する指数関数である、請求項1から12のいずれか一項に記載の変換器。
- 第1の所定の法則(f(k))は、変換フェーズの開始時において一定であり、変換フェーズの終わりにおいてサイクルのランク(k)に応じて指数関数的に減少する、請求項1から12のいずれか一項に記載の変換器。
- 第1の所定の法則(f(k))は、変換フェーズの開始時において一定であり、変換フェーズの中間段階においてサイクルのランク(k)に応じて指数関数的に減少し、変換フェーズの終わりにおいて一定である、請求項1から12のいずれか一項に記載の変換器。
- アナログ入力信号(Vin)は、変調器の入力において係数で重み付けされ、係数は、変換フェーズの第1の部分の間は非ゼロであり、係数がゼロである変換フェーズの第2の部分が後に続く、請求項1から15のいずれか一項に記載の変換器。
- 第1の所定の法則(f(k))は、変換フェーズの間に、定義済みの規則に従って動的に修正される、請求項1から16のいずれか一項に記載の変換器。
- 第1の所定の法則(f(k))は、シグマ−デルタ変調器において、およびデジタルフィルタにおいて、サイクルの数を単位としたフェーズシフトで適用される、請求項4または請求項4に従属する請求項5から17のいずれか一項に記載の変換器。
- シグマ−デルタ変調器が、アナログ入力信号から内部アナログ信号をそれぞれが受け取る複数のカスケード接続されたアナログフィルタを備え、アナログフィルタのそれぞれに対して、第1の所定の法則(f(k))が、変換フェーズにおけるサイクルのランク(k)に応じて内部アナログ信号のアナログフィルタへの寄与を規定し、第1の所定の法則(f(k))は、所与のサイクル(k)における内部アナログ信号のアナログフィルタへの寄与が、前のサイクル(k−1)における内部アナログ信号のアナログフィルタへの寄与より小さいことを特定し、第1の所定の法則(f(k))のうちの少なくとも2つが異なる、請求項1から18のいずれか一項に記載の変換器。
- 第1の所定の法則(f(k))は、変換フェーズの間に可変静電容量(C)を変化させることによって変調器に適用される、請求項1から19のいずれか一項に記載の変換器。
- 前記可変静電容量(C)は、並列に結合された複数の切替可能な静電容量(CP1、CP2、...、CP5)を備え、切替可能な静電容量の値は、基本静電容量値から二分法により取得される値にそれぞれ対応し、切替可能な静電容量の値の総和は、基本静電容量の値に等しい、請求項20に記載の変換器。
- サイクルのランクkに応じている可変重み付け係数βkを適用する、アナログフィルタが受け取る内部アナログ信号に対する重み付けデバイス(C1からC4、CP1からCP7)を、フィルタの入力において備え、変換フェーズの間に、少なくとも2つの別個の係数βk−1およびβkがランクk−1およびkの2つの連続したサイクルに対してそれぞれ適用され、βk−1>βkである、請求項1から21のいずれか一項に記載の変換器。
- 可変重み付け係数βkは、サイクルのランクkとともに減少する、請求項22に記載の変換器。
- 少なくとも1つのアナログフィルタは、積分器(Ia1、Ia2、Ia3、Ia4)であり、
前記少なくとも1つのアナログ積分フィルタは、サイクルkにおいて受け取ったアナログ信号の値と、サイクルk−1において取得したアナログフィルタの出力信号の係数αによる乗算に対応するフィルタの内部信号との間に加算器を備えた理論的な回路と等価であり、変換フェーズの間に、1より大きい係数αの少なくとも1つの値が少なくとも1つのサイクルに対して適用される、請求項1から23のいずれか一項に記載の変換器。 - 係数αは、サイクルのランクkとともに増加する、請求項24に記載の変換器。
- 変換フェーズの間に、動作の次のシーケンス、すなわち
Nは1より大きくかつ変換器からのデジタル出力値(Sd)を作り出すために必要なサイクルの数OSRより小さい、N個のサイクルに対して、初期サイクルの後に、漸減的可変重み付け係数βkが内部アナログ信号に適用されることと、
M+NがOSR以下であるようにMは1以上でかつ数OSRより小さい、M個の後続のサイクルに対して、アナログフィルタの係数αは1より大きいことと、
が、少なくとも一度適用されるように構成された、請求項22または24に記載の変換器。 - Mは1に等しく、アナログフィルタの係数αは、サイクルNにおいて適用される重み付け係数βNの逆数以上の値をとり、したがって、アナログフィルタの出力信号は、再び初期サイクルにおける変動の振幅に対応する変動の振幅を有し、係数αは、N+1サイクルの終わりにリセットされて初期サイクルにおける係数αの値に戻る、請求項26に記載の変換器。
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