TWI426713B - 在使用不同輸入信號之超取樣類比至數位轉換器中的範圍壓縮 - Google Patents

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Description

在使用不同輸入信號之超取樣類比至數位轉換器中的範圍壓縮
一類比數位轉換器(ADC)之輸入信號範圍從一最小值(另稱為該「輸入範圍較低限制」LL)延伸到一最大值(另稱為該「輸入範圍較高限制」UL)之間。如範例，在一單極(unipolar)ACD中該LL通常代表零刻度(zero scale)點而該UL通常代表滿刻度(full－scale)點。在一雙極(bipolar)ADC中該LL通常為「負滿刻度」點而該UL通常為「正滿刻度」點。
在以下的描述中，該ADC外部輸入範圍之端點(end point)－意即傳輸至該ADC之類比信號範圍的端點－將被稱為LL及UL，而同時該ADC內部輸入範圍之端點－意即該ADC能處理之信號的端點－將被稱為LLI 及ULI 。當數值LL之一外部信號被應用於該ADC輸入處時，該所期望之理想轉換結果被稱為code(LL)。相似地，當一外部信號UL被應用到該ADC輸入處時，該所期望之理想轉換結果被稱為code(UL)。
在ADC中呈現出三個明顯的問題，首兩個問題是指向了超取樣(oversampling)轉換器。
首先，超取樣ADC之量化雜訊(quantization noise)隨著該輸入信號改變且實質上略高於該內部輸入範圍之端點LLI 及ULI 附近。此行為將在IEEE Trans.Commun.,vol.COM－29,pp.1316－1323,September 1981之論文“The Structure of Quantization Noise from Sigma－Delta Modulation”中作更詳細地描述。因此其高度地期望能防止在此些區域中該ADC之運作。
其次，當含在該超取樣ADC內之調變器的級數(order)增加時，一連串的穩定性問題就開始出現，而此將該ADC之有效範圍限縮到比完整的輸入範圍還要小。此問題將在由T.Ritoniemi,T,Karema以及H.Tenhunen所公佈之IEEE Proc.ISCAS’90,pp.3267－3270,May 1990論文「Design of Stable High Order 1－bit Sigma－Delta Modulators」中作更進一步的描述。因此，將該ADC遠離該內部輸入範圍限制點LLI 及ULI 來運作通常是有必要的。
第三，該LL以及UL值一般而言為較容易可用之外部信號像是「接地」或Vref(參考電壓)或是負Vref，且通常係用於評估及校正該ADC偏移以及增益錯誤。當此些數值被應用於該ADC輸入上時，內部ADC錯誤來源之存在(像是增益及/或偏移錯誤)可造成該ADC內部輸入信號範圍LLI 到ULI 以外之一經結合均等值。在此狀況下該轉換會產生出一「超出範圍(out of range)」的結果。當獲得超出範圍之結果時，不可使用此結果來校正該ADC輸出。這是因為該結果未含有足夠有意義的資訊。因此，吾人高度期望著能使用一具有比起該外部範圍(LL到UL)而言較寬之內部範圍(LLI 到ULI )的ADC。
此外，從一使用者觀點來看該ADC，能針對該LL外部輸入信號產生該ADC之最小輸出碼以及針對該UL外部輸入信號產生該ADC之最大輸出碼是很重要的。因此，為了解決上述問題，所引入之任何範圍修改與限制對該ADC使用者而言應為透明。
此些問題已於先前藉由使用一具有實質上比起該特定外部輸入範圍而言較大之內部輸入範圍的ADC所解決。如一範例般，線性技術類比數位轉換器LTC2410具有一特定外部輸入範圍，其範圍從LL＝－Vref/2延伸到UL＝＋Vref/2。此轉換器使用一具有一從LLI ＝－Vref延伸到ULI ＝＋Vref之較大內部輸入範圍的ADC引擎。
一第二範例為具有一特定外部輸入範圍之線性技術類比數位轉換器LTC2400，其範圍從LL＝－Vref/12延伸到UL＝13/12*Vref。該ADC引擎具有一從LLI ＝－Vref/2延伸到ULI ＝3/2*Vref之較大內部輸入範圍。
對於此兩範例而言，因為該外部與內部輸入範圍間之關係可被表達成一精確的二進位比率，以二進位格式顯示的該數位輸出結果可藉由直接截斷(truncation)該轉換引擎結果所獲得。
在該外部輸入範圍、該內部輸入範圍以及該輸出範圍間之關係的圖形表示係如第1圖所示。
該最大外部輸入信號範圍LL－UL被對映到一內部輸入範圍LL’－UL”該內部輸入範圍僅代表了相當大之最大內部輸入範圍LLI 到ULI 的一小部份，使得：LL’＝LL>LLI 且UL’＝UL<ULI
該輸出最大範圍code(UL)－code(LL)係由直接截斷(truncation)該轉換輸出引擎所獲得。
為了不對該ADC整體規格作出讓步，應以高度的可重複性以及穩定性來完成此對映步驟。在該內部及外部最大輸入範圍間之關係亦由在該截斷演算法內所需之複雜度的可接受位準所指定。因此，通常會成為這種情形，即該內部最大輸入範圍是該外部最大輸入範圍之一精確倍數。
此解決方案在該內部輸入範圍之LLI 以及ULI 兩端處提供滿刻度邊界(margin)的50%，該內部輸入範圍通常與其所需相較下為更多。從效能的觀點來看，此解決方案之類型較為昂貴。在此類解決方案中，該內部轉換引擎應是由2的因數所過度設計(over designed)了。
茲提供一種從一類比數位轉換器之輸出信號範圍導出該類比數位轉換器之經壓縮運作範圍的方法。該經壓縮運作範圍與該輸入信號範圍的關係較佳地取決於一壓縮因數。
根據本發明之方法較佳地包括了取樣一類比輸入信號N次及取樣一範圍壓縮信號N1次以獲得該壓縮因數，該壓縮因數係至少某種程度上以該比率N1/(N＋N1)為基礎。
本發明提出了一種對上述三個問題而言更有效率的解決方案。此些問題發生在一接近該LLI 以及ULI 值之非常狹窄區域的情況相當頻繁產生。該等用於補償在該刻度之LLI 以及ULI 端之問題的所需邊界尺寸，通常從1%之非常小因數改變成大約滿刻度之10%。對於一最佳化實作，吾人故會希望能夠在具有良好解析度、可重複性及精確度下調整此些邊界的尺寸。
在該外部輸入範圍200、該內部輸入範圍202及該輸出範圍204間之所建議關係的圖形表示係如第2圖所示。更甚者，亦顯示一已從該內部輸入範圍處所壓縮之運作範圍206。
該最大外部輸入信號範圍LL－UL被壓縮成一略微較小的幅值運作內部輸入範圍LL’－UL’206，其位於該內部最大輸入LLI －ULI 範圍內。在此組態中，該最大內部輸入範圍係近乎等於該最大外部輸入範圍之尺寸，使得：
該輸出最大範圍code(LL)－code(UL)係藉由擴展該轉換引擎輸出範圍code(LL’)－code(UL’)之方式所獲得。
因為該內部及外部最大輸入範圍為近乎相等之尺寸，故該ADC引擎不須過度設計。更甚者，該等維持在該內部輸入範圍端點LLI 及ULI 處之邊界尺寸可藉由調整該輸入範圍壓縮率(LL－to－UL成為LL’－to－UL’)以及調整其倒數(reciprocal)－該輸出碼擴展率(code(LL’)－to－code(UL’)成為code(LL)－to－code(UL))之方式所精確地控制。
根據本發明之系統及方法可應用於一超取樣轉換器，其藉由在一轉換循環期間取樣及累加其輸入信號VIN 共N次之方式來運作。因此每取樣週期之該平均輸入信號為：VAV ＝N*VIN /N＝VIN
該輸入範圍壓縮係藉由添加N1額外取樣步驟到該轉換過程之方式而較佳地達成。在此些額外步驟期間，該轉換器取樣並累加一信號VRC 而不是該輸入信號VIN 。因此每取樣週期之該平均輸入信號變為：VAV ＝(N*VIN ＋N1*VRC )/(N＋N1)＝VIN ＋(VRC －VIN )*N1/(N＋N1)
當該LL值被應用於此一轉換器之輸入時，每取樣週期之該平均輸入信號變為：若VRC >LL，則LL’＝LL＋(VRC －LL)*N1/(N＋N1)>LL
當該UL值被應用於此一轉換器之輸入時，每取樣週期之該平均輸入信號變為：若VRC >UL，則UL’＝UL＋(VRC －UL)*N1/(N＋N1)<UL
從此些關係看來，若選擇該電壓VRC 則可得到以下結論：LL<VRC <UL
該ADC外部範圍LL－to－UL被壓縮成一經減少之內部輸入範圍LL’－to－UL’。可用於該等端點LL’及UL’處之該邊界可藉由選擇N1及VRC 之適當值的方式而所獨立地控制。例如，為了在該內部範圍之兩端建立均等邊界，吾人可選擇：VRC ＝0.5*(LL＋UL)
在此狀況下：LL’＝LL＋0.5*(UL－LL)*N1/(N＋N1)UL’＝UL－0.5*(UL－LL)*N1/(N＋N1)
若希望在該範圍之兩端具有約1%滿刻度之均等邊界，則吾人將選擇N1＝0.0204*N。該經壓縮輸入範圍因此變為：LL’＝LL＋0.01*(UL－LL)UL’＝UL－0.01*(UL－LL)
有時，取決於特定轉換器架構以及應用，會希望在該內部範圍之兩端建立不均等之邊界。例如，若該所期望轉換器偏移錯誤為實質上低於該所期望增益錯誤，則可希望在LL’處為約1%滿刻度之邊界，同時可希望在UL’處為約3%滿刻度之邊界。在此些環境下，吾人可選擇：VRC ＝0.75*LL＋0.25*UL N1＝0.0417*N
該經壓縮之輸入範圍因此變為：LL’＝LL＋0.25*(UL－LL)*N1/(N＋N1)＝LL＋0.01*(UL－LL)UL’＝UL＋0.75*(UL－LL)*N1/(N＋N1)＝LL＋0.03*(UL－LL)
從上述方程式看來，可觀察到該壓縮因數透過該關係式(VRC －VIN )*N1/(N＋N1)而取決於該等變數VRC 及N1。如上所述，可高度期望使用一具有良好解析度即非常高精確度及可重複性的壓縮因數。
該壓縮因數解析度(透過該比率N1/(N＋N1))係直接地依該超取樣比率N而定，並可經由增加此比率而立即地改善。
因為該比率N1/(N＋N1)係由數位控制電路所較佳地控制，不準確的額外來源可獨自歸因於VRC 。因此，會希望能從該轉換器輸入範圍限制值LL及UL處通過數位關係而直接導出VRC ，以便最小化或消除錯誤的額外來源。
對於範例實作上，如上所建議，VRC ＝0.5*(LL＋UL)可經由在一半的額外N1取樣週期內取樣該LL外部信號以及在剩餘之一半週期內取樣該外部UL信號而達成。此方式在一單極轉換器中特別有用，該單極轉換器中之LL通常為接地而UL通常為外部參考電壓VREF 。
對於一定義為UL＝VREF 且LL＝－VREF 之單極轉換器而言，該VRC 值變為零而該範圍壓縮可藉由不在N1額外週期期間(見第5圖之範例)取樣任何電壓之方式來實現。一替代性實作在一半的N1週期內取樣該－VREF 外部信號並在剩餘之一半週期內取樣該＋VREF 外部信號。在該領域中熟悉技術人士能辨識該第一實作之雜訊優勢以及該第二實作之線性優勢，並將根據該等特定應用目的而作出選擇。
當如上述第二範例中所呈現般去實現VRC ＝0.75*LL＋0.25*UL時，吾人可選擇在四分之三的額外N1週期內取樣該LL外部信號並在剩餘四分之一週期內取樣該UL外部信號。
此僅代表了較佳實作之範例且未限制在製造所欲之範圍壓縮時的可用選項。
考慮到前述觀點，實現範圍壓縮之最小狀態是一經超取樣之ADC，其使用N取樣週期並具有一輸入範圍LL－to－UL。為此，吾人可較佳地增添一在N1額外取樣週期期間被當作輸入來取樣之範圍壓縮信號VRC 。對於發生的範圍壓縮，最好有必要維持LL<VRC <UL。替代地，當平均VRC 是在LL及RL之間時，可獲得範圍壓縮。
吾人更希望能從該LL及UL值導出該VRC 信號，最好是通過數位受控之關係式。
具有一每取樣週期之平均輸入信號VAV 以及一N取樣序列的轉換處理結果為一數字NR ，使得：NR ＝(VAV /VREF )*N
故該等對應到外部輸入範圍LL－to－UL之輸出碼為：code(LL)＝(LL/VREF )*N code(UL)＝(UL/VREF )*N
當取樣週期之數目變為N＋N1時，該轉換結果變成：NR ＝(VAV /VREF )*(N＋N1)
如上所述，當一外部輸入電壓範圍LL－to－UL在一N＋N1取樣序列中被壓縮成一內部輸入範圍LL’－to－UL’時，對應到該等端點之轉換結果為：code(LL’)＝(LL’/VREF )*(N＋N1)code(LL’)＝(LL/VREF )*(N＋N1)＋((VRC －LL)/VREF )*N1code(LL’)＝(LL/VREF )* N＋(VRC /VREF )*N1＝code(LL)＋(VRC /VREF )*N1
且同樣地code(UL’)＝(UL/VREF )* N＋(VRC /VREF )*N1＝code(UL)＋(VRC /VREF )*N1
從此些關係式來看，很明顯的是該輸出碼擴展可藉由將該等輸出結果參考為該原始N取樣序列，以及減去該預先計算之固定數位偏移(CDO)值來達成：CDO＝(VRC /VREF )*N1
換言之，該必要輸出碼擴展最好會自動地發生在若選擇讓N等於該滿刻度轉換器輸出(計數in)以及從該轉換結果減去一偏移值(VRC /VREF )*N1時。
當實現該所提出之範圍壓縮時，應考慮到一個很重要的問題，即為與該等原始N取樣週期相關之額外N1取樣週期之位置。
該ADC均等輸入信號可被視為兩相異信號(一輸入信號以及一範圍壓縮信號)之重疊。
該輸入信號為該原始輸入信號VIN ，其在N＋N1週期之整個序列期間被當成在一具有N＋N1超取樣率之習知超取樣ADC中取樣。
該範圍壓縮信號為必須執行該所建議範圍壓縮的額外信號。其值在原始N取樣週期期間最好為零而在額外N1取樣週期期間最好為VRC －VIN 。分析在該頻域中之此信號，其將具有一能建立該所欲範圍壓縮效果之DC組件以及一連串不想要的AC組件。可使用在超取樣調變器之輸出端所顯現之數位過濾器來消除此些AC組件。該輸出數位過濾器為一超取樣轉換器之整數部分且為了減少在調變器輸出信號串流中顯現的該成型量化雜訊，該輸出數位過濾器是必需的。
故應選擇與該初始N取樣週期相關之該等額外N1取樣週期之位置，使得當該調變器輸出資料串流傳通過該ADC數位過濾器時，該範圍壓縮信號之合成AC組件會遭受到實質衰減。
此外，當依據該等額外N1取樣週期之位置來決定時，吾人必須考慮到該超取樣調變器的受限動態範圍，且當一鄰近於LL或UL之外部輸入信號與該ADC偏移或增益錯誤相結合而產生一超出該LLI －to－ULI 範圍之內部輸入信號時，則避免任何非線性行為。
例如，一與一ADC偏移錯誤VOF 相結合之外部輸入信號LL會造成一內部輸入信號LL－VOF <LL。該調變器將累加一超出範圍之內步信號，直到該等N1取樣週期之首個週期發生。必須注意到在此期間，該調變器仍在其運作線性範圍之內。該N1取樣週期將還原在該ADC輸入信號範圍內之平均內部輸入信號。若如先前所建議般，VRC 係建構在多個連續N1取樣週期中，則上述動態範圍之考量則應擴展到超過N1取樣週期(其產生該VRC 信號)之對應數目。
一實際實作之範例係如第3圖所示。為了簡單起見，茲選擇一單極、首階、低通之超取樣調變器(其跟隨著一首階sinc數位過濾器)的一單端切換電容實作。該轉換器接收一單端類比輸入信號VIN ，其定義關於該類比參考信號VRN ，以及接收一類比參考信號VRP ，其同樣地定義關於該類比參考信號VRN 。該轉換器產生該數位輸出「結果」。
該轉換器具有一基本超取樣率N＝216 ，其中為了實現一該範圍壓縮，而增添了額外N1相位(phase)。
其包括一輸入取樣電路310、一積分器(integrator)320、一輸出比較器330、一切換控制器340以及一數位過濾器350。
該輸入取樣電路包含輸入取樣電容CI 。其通過切換器S1、S2及S3各別接收三種外部信號VRP 、VIN 以及VRN ，並通過切換器S5將該經取樣信號轉移(transfer)到積分器320。
該積分器320累加從輸入取樣電路310處所接收之信號並驅動該輸出比較器330。
該輸出比較器330產生該數位輸出串流Dout。當該比較器330由該控制信號Clk所觸發時，若該積分器320輸出為正值，則其產生一輸出數位值Dout＝1，而若該積分器320輸出為負值，則其產生一輸出數位值Dout＝0。此資料串流係連同一內部時脈信號一併由該切換控制器340所使用，以指向到此首階超取樣調變器之運作。
在一共同超取樣ADC組態中，該輸出資料串流Dout係實質地由一數位過濾器所處理，該數位過濾器減少該成型量化雜訊並計算該轉換結果。在此範例中，該過濾器350被實作成一具有sinc1 頻域轉移函式的簡單數位累加器。
該切換控制器340通過該信號FC構築出(frame)該過濾器350之運作。因此該過濾器350將重設其本身並針對N＋N1之連續取樣週期來累加該Dout資料串流，以便產生一轉換結果。隨後，該累加器將被再次重設，且該累加過程會為了一新的轉換過程而重新開始。
該外部輸入信號VRP 以及VRN 代表該正與負參考電壓，其定義該調變器之最大外部輸入範圍。因此LL＝VRN 且UL＝VRP 。此調變器之內部輸入範圍近乎等於其外部輸入範圍，故LLI LL＝VRN 且ULI UL＝VRP 。在此些數值間的些微改變是由於偏移以及增益錯誤之故，而該等偏移以及增益錯誤係由該等電路(其用於實現此架構)之實際效能限制所產生。此類因數為放大器偏移及開路(open－loop)增益，切換器電荷注入(charge injection)以及信號相依寄生電感。
VIN 代表該超取樣轉換器類比數位信號。此超取樣轉換器具有一超取樣率N＝216 ，因此取樣該信號VIN 並在該積分器320內部確實累加N＝216 次。
為了減緩先前所述之問題，會希望將該調變器之外部輸入範圍LL－to－UL減少到一內部輸入範圍LL’－to－UL’，使得：LL>LLI 且UL<ULI 。
在該內部輸入範圍之端點處的所欲邊界兩者分別接近乎等於滿刻度之0.048%。在此假設下，吾人可選擇：VRC ＝0.5*(LL＋UL)＝0.5*(VRN ＋VRP )且 故N＝216 且N1 ＝26 類推到VIN ，亦可將VRC 定義成關於VRN 。
根據先前發展出之關係式：LL’＝LL＋0.000488*(VRP －VRN )>LLI UL’＝UL－0.000488*(VRP －VRN )<ULI
該所建議之範圍壓縮是在該切換控制器340之內部所實現，該切換控制器能夠初始取樣循環之三種類型，其分別標號為IN、RP以及RN。
一IN類型之取樣循環在一轉換運作期間被執行N次並由取樣該類比輸入信號VIN 之步驟組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來取樣該較高參考輸入信號VRP 或較低參考輸入信號VRN 。為了實現一IN類型之取樣循環，該切換控制器340較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器330並接收數位信號Dout。
2.開啟切換器S5 3.開啟切換器S1、S2及S3 4.關閉切換器S4 5.關閉切換器S2 6.等待該等經取樣信號之調整7.開啟切換器S4 8.開啟切換器S2 9.關閉切換器S5 10.若Dout＝0則關閉切換器S3，若Dout＝1則關閉切換器S1 11.等待該等經取樣信號之調整
一RP類型之取樣循環在一轉換運作期間被執行0.5*N1次並由取樣該較高參考輸入信號VRP 之步驟組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來取樣該較高參考輸入信號VRP 或較低參考輸入信號VRN 。為了實現一RP類型之取樣循環，該切換控制器340較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器330並接收數位信號Dout。
2.開啟切換器S5 3.開啟切換器S1、S2及S3 4.關閉切換器S4 5.關閉切換器S1 6.等待該等經取樣信號之調整7.開啟切換器S4 8.開啟切換器S1 9.關閉切換器S5 10.若Dout＝0則關閉切換器S3，若Dout＝1則關閉切換器S1 11.等待該等經取樣信號之調整
一RN類型之取樣循環在一轉換運作期間被執行0.5*N1次並由取樣該較高參考輸入信號VRN 之步驟組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來取樣該較高參考輸入信號VRP 或較低參考輸入信號VRN 。為了實現一RN類型之取樣循環，該切換控制器340較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器330並接收數位信號Dout。
2.開啟切換器S5 3.開啟切換器S1、S2及S3 4.關閉切換器S4 5.關閉切換器S3 6.等待該等經取樣信號之調整7.開啟切換器S4 8.開啟切換器S3 9.關閉切換器S5 10.若Dout＝0則關閉切換器S3，若Dout＝1則關閉切換器S1 11.等待該等經取樣信號之調整
對於此特定範例，如先前所選擇般，N＝216 且N1＝26 。故切換控制器340必須在一完整轉換運作期間執行216 個IN類型取樣循環，32個RP類型取樣循環以及32個RN類型取樣循環。在該等IN類型循環內之RP及RN類型循環的相關位置，係依據先前所述之準則來選定。
一如第3圖所示具有一原始超取樣率N＝216 之轉換器，擁有一從0到216 －1間的輸出數位範圍。如先前所計算，為了能隨著該外部輸入範圍壓縮而維持相同的輸出範圍，從該累加結果中減去該預先計算之輸出數位偏移值是有必要的：CDO＝(VRC /VREF )*N1＝0.5*N1＝32
故必須從該最終結果減去一等於CDO之數位量，且此結果必須表示成與該原始超取樣率N＝216 有關。此運作可由該數位過濾器350所執行。在本發明之一具體實施例中，在該轉換過程之最初，該數位累加器可被載入該－CDO數位值而不是一般的重設運作。
該切換控制器340將指向在一轉換運作內之IN、RP以及RN取樣循環的連續順序，如下所表示：a.開始該轉換運作。
b.設定在該數位過濾器350內部之該累加器以初始數值－32並開始數位資料Dout之累加過程。
c.重複以下步驟1到5共32次。
1.執行512個IN類型循環2.執行1個RP型循環3.執行1024個IN類型循環4.執行1個RN類型循環5.執行512個IN類型循環
d.結束在過濾器350中之累加過程並輸出該轉換結果。
e.結束該轉換運作。
一實際實作之另一範例如第4圖中所示。在此其描述了一單極、首階、低通之超取樣調變器(其跟隨著一首階sinc數位過濾器)的一單端切換電容實作。該轉換器接收了一差分(differential)類比輸入信號[VIP ,VIN ]以及一差分類比參考信號[VRP ,VRN ]。該轉換器產生該數位輸出「結果」。
該轉換器具有一基本超取樣率N＝216 ，其中為了實現一該範圍壓縮，而增添了額外N1相位。
第4圖包括一輸入取樣電路410、一積分器420、一輸出比較器430、一切換控制器440以及一數位過濾器450。
該輸入取樣電路包含一輸入取樣電容CI 以及一參考取樣電容CR 。其接收兩個差分信號，即該輸入信號[VIP ,VIN ]以及該參考信號[VRP ,VRN ]。該輸入差分信號[VIP ,VIN ]通過切換器組對S1、S2連接到該輸入取樣電容CI 。該參考差分信號[VRP ,VRN ]通過切換器組對S3、S4連接到該輸入取樣電容CI ，並通過切換器組對S5、S6連接到該參考取樣電容CR 。該輸入取樣電路410通過切換器S8將該經取樣信號轉移到積分器420。
該積分器420累加從輸入取樣電路410處所接收之信號並驅動該輸出比較器430。
該輸出比較器430產生該數位輸出串流Dout。當該比較器430由該控制信號Clk所觸發時，若該積分器420輸出為正值，則其產生一輸出數位值Dout＝1，而若該積分器420輸出為負值，則其產生一輸出數位值Dout＝0。此資料串流係連同一內部時脈信號一併由該切換控制器440所使用，以指向到此首階超取樣調變器之運作。
在一共同超取樣ADC組態中，該輸出資料串流Dout係實質地由一數位過濾器所處理，該數位過濾器減少該成型量化雜訊並計算該轉換結果。在此範例中，該過濾器450被實作成一具有sinc1 頻域轉移函式的簡單數位累加器。
該切換控制器440通過該信號FC構築出(frame)該過濾器450之運作。因此該過濾器450將重設其本身並針對N＋N1之連續取樣週期來累加該Dout資料串流，以便產生一轉換結果。隨後，該累加器將被再次重設，且該累加過程會為了一新的轉換過程而重新開始。
該差分參考信號[VRP ,VRN ]通過該輸入取樣電容之比率CI /CR ，來定義該調變器內部輸入範圍之延伸。
故LL＝－(VRP －VRN )*CR /CI 且UL＝＋(VRP －VRN )*CR /CI
此調變器之內部輸入範圍近乎等於其外部輸入範圍，故LLI LL且ULI UL。在此些數值間的些微改變是由於偏移以及增益錯誤之故，而該等偏移以及增益錯誤係由該等電路(其用於實現此架構)之實際效能限制所產生。此類因數為放大器偏移及開路增益，切換器電荷注入以及信號相依寄生電感。
[VIP ,VIN ]代表該超取樣轉換器差分類比數位信號。此超取樣轉換器具有一超取樣率N＝216 ，因此取樣該信號[VIP ,VIN ]並在該積分器420內部確實累加N＝216 次。
為了減緩先前所述之問題，會希望將該調變器之外部輸入範圍LL－to－UL減少到一內部輸入範圍LL’－to－UL’，使得：LL>LLI 且UL<ULI 。
在該內部輸入範圍之端點處的所欲邊界兩者分別接近乎等於滿刻度之0.048%。用於此單極實作之該內部滿刻度範圍(FSR)為：
在此假設下，吾人可選擇： 故N＝216 且N1＝26
根據先前發展出之關係式：LL’＝LL＋0.000488*2*(VRP －VRN )*CR /CI >LLI UL’＝UL－0.000488*2*(VRP －VRN )CR /CI <ULI
該所建議之範圍壓縮是在該切換控制器440之內部所實現，該切換控制器能夠初始取樣循環之三種類型，其分別標號為IN、RP以及RN。
一IN類型之取樣循環在一轉換運作期間被執行N次並由在輸入電容CI 上取樣該類比差分輸入信號[VIP ,VIN ]之步驟組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來在參考電容CR 上取樣該差分參考輸入信號[VRP ,VRN ]或該反向差分參考輸入信號[VRN ,VRP ]。為了實現一IN類型之取樣循環，該切換控制器440較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器430並接收數位信號Dout。
2.開啟切換器S8 3.開啟切換器S1、S2、S3、S4、S5及S6 4.關閉切換器S7 5.關閉切換器S1。若Dout＝0則關閉切換器S5，若Dout＝1則關閉切換器S6 6.等待該等經取樣信號之調整7.開啟切換器S7 8.開啟切換器S1、S5及S6 9.關閉切換器S8 10.關閉切換器S2。若Dout＝0則關閉切換器S6，若Dout＝1則關閉切換器S5 11.等待該等經取樣信號之調整
一RP類型之取樣循環在一轉換運作期間被執行0.5*N1次並由在參考電容CR 上取樣該類比差分參考信號[VRP ,VRN ]之步驟組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來在參考電容CR 上取樣該差分參考輸入信號[VRP ,VRN ]或該反向差分參考輸入信號[VRN ,VRP ]。為了實現一RP類型之取樣循環，該切換控制器440較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器430並接收數位信號Dout。
2.開啟切換器S8 3.開啟切換器S1、S2、S3、S4、S5及S6 4.關閉切換器S7 5.關閉切換器S3。若Dout＝0則關閉切換器S5，若Dout＝1則關閉切換器S6 6.等待該等經取樣信號之調整7.開啟切換器S7 8.開啟切換器S3、S5及S6 9.關閉切換器S8 10.關閉切換器S4。若Dout＝0則關閉切換器S6，若Dout＝1則關閉切換器S5 11.等待該等經取樣信號之調整
一RN類型之取樣循環在一轉換運作期間被執行0.5*N1次並由在輸入電容CI 上取樣該反向差分參考信號[VRN ,VRP ]之步驟組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來在參考電容CR 上取樣該差分參考輸入信號[VRP ,VRN ]或該反向差分參考輸入信號[VRN ,VRP ]。為了實現一RP類型之取樣循環，該切換控制器440較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器430並接收數位信號Dout。
2.開啟切換器S8 3.開啟切換器S1、S2、S3、S4、S5及S6 4.關閉切換器S7 5.關閉切換器S4。若Dout＝0則關閉切換器S5，若Dout＝1則關閉切換器S6 6.等待該等經取樣信號之調整7.開啟切換器S7 8.開啟切換器S4、S5及S6 9.關閉切換器S8 10.關閉切換器S3。若Dout＝0則關閉切換器S6，若Dout＝1則關閉切換器S5 11.等待該等經取樣信號之調整
對於此特定範例，如先前所選擇般，N＝216 且N1＝26 。故切換控制器440必須在一完整轉換運作期間執行216 個IN類型取樣循環，32個RP類型取樣循環以及32個RN類型取樣循環。在該等IN類型循環內之RP及RN類型循環的相關位置，係依據先前所述之準則來選定。
一如第4圖所示具有一原始超取樣率N＝216 之轉換器，擁有一從0到216 －1間的輸出數位範圍。如先前所計算，為了能隨著該外部輸入範圍壓縮而維持相同的輸出範圍，從該累加結果中減去該預先計算之輸出數位偏移值是有必要的：CDO＝(VRC /VREF )*N1＝0
故不須對該習知數位過濾器450進行修改，且此結果必須表示成與該原始超取樣率N＝216 有關。在該轉換過程之最初，該數位累加器應如往常般被重設為0。
該切換控制器440將指向在一轉換運作內之IN、RP以及RN取樣循環的連續順序，如下所表示：f.開始該轉換運作。
g.重設在該數位過濾器450內部之該累加器以初始數值0並開始數位資料Dout之累加過程。
h.重複以下步驟1到5共32次。
1.執行512個IN類型循環2.執行1個RP型循環3.執行1024個IN類型循環4.執行1個RN類型循環5.執行512個IN類型循環
i.結束在過濾器450中之累加過程並輸出該轉換結果。
j.結束該轉換運作。
吾人應注意到該範圍壓縮信號VRC 為零。若可用線性來交換增強雜訊，則可考慮一較簡易之替代選擇。此一組態如第5圖所示。第4圖之輸入取樣電路410已被用該較簡易之輸入取樣電路510所取代而切換器控制電路440已由該切換控制方塊540所取代。
該輸入取樣電路含有一輸入取樣電容CI 以及一參考取樣電容CR 。其接收兩個差分信號，即該輸入信號[VIP ,VIN ]以及該參考信號[VRP ,VRN ]。該輸入差分信號[VIP ,VIN ]通過切換器組對S1、S2連接到該輸入取樣電容CI 。該參考差分信號[VRP ,VRN ]通過切換器組對S5、S6連接到該輸入取樣電容CR 。該輸入取樣電路510通過切換器S8將該經取樣信號轉移到積分器520。
先前已計算之所有參數仍維持相同。在此簡化組態中之唯一修改係發生在該RP及RN循環的定義中。
一RP類型之取樣循環在一轉換運作期間被執行0.5*N1次並由在輸入電容CI 上之一空(null)運作(意即在RP類型之取樣循環期間未在輸入電容CI 上取樣電荷)組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來在參考電容CR 上取樣該差分參考輸入信號[VRP ,VRN ]或該反向差分參考輸入信號[VRN ,VRP ]。為了實現一RP類型之取樣循環，該切換控制器510較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器530並接收數位信號Dout。
2.開啟切換器S8 3.開啟切換器S1、S2、S5及S6 4.關閉切換器S7 5.若Dout＝0則關閉切換器S5，若Dout＝1則關閉切換器S6 6.等待該等經取樣信號之調整7.開啟切換器S7 8.開啟切換器S5及S6 9.關閉切換器S8 10.若Dout＝0則關閉切換器S6，若Dout＝1則關閉切換器S5 11.等待該等經取樣信號之調整
一RN類型之取樣循環在一轉換運作期間被執行0.5*N1次並由在輸入電容CI 上之一空(null)運作(意即在RP類型之取樣循環期間未在輸入電容CI 上取樣電荷)組成。此外，在此循環期間，該調變器會依據該Dout數位信號值來在參考電容CR 上取樣該差分參考輸入信號[VRP ,VRN ]或該反向差分參考輸入信號[VRN ,VRP ]。為了實現一RP類型之取樣循環，該切換控制器510較佳地指向以下順序之事件：1.通過控制信號Clk觸發該電壓比較器530並接收數位信號Dout。
2.開啟切換器S8 3.開啟切換器S1、S2、S5及S6 4.關閉切換器S7 5.若Dout＝0則關閉切換器S5，若Dout＝1則關閉切換器S6 6.等待該等經取樣信號之調整7.開啟切換器S7 8.開啟切換器S5及S6 9.關閉切換器S8 10.若Dout＝0則關閉切換器S6，若Dout＝1則關閉切換器S5 11.等待該等經取樣信號之調整
在第5圖中關於該IN類型之取樣循環以及關於在一轉換處理過程內IN、RP及RN類型之取樣相位順序的切換控制器540之運作仍與在第4圖中切換控制器440之運作保持相同。
對於該領域中之熟悉技術人士而言很明顯地是，此些組態可被延伸到不同的實作以及使用多種設定之實作，該等設定為對輸入範圍刻度、偏移控制或多位元反饋來取樣電容。此外，此發明可應用於使用多種取樣電容之組態，以便獲得精確的滿刻度效能，如美國專利號6,140,950中所詳細描述。
此發明可到藉由增加該積分器階級之複雜度的方式，而立即地應用較高階之調變器，並可與其他已知的超取樣轉換器架構整合，像是帶通(band－pass)、MASH等等。
310．．．輸入取樣電路
320．．．積分器
330．．．輸出比較器
340．．．切換控制器
350．．．數位過濾器
410．．．輸入取樣電路
420．．．積分器
430．．．輸出比較器
440．．．切換控制器
450．．．數位過濾器
510．．．輸入取樣電路
520．．．積分器
530．．．輸出比較器
540．．．切換控制器
550．．．數位過濾器
本揭示之具體實施例的下列詳細敘述可在當併同下列圖式閱讀時獲得最佳的理解，其中該等特徵不必一定要按比例繪製而寧可以能最佳說明該等恰當特徵之方式來繪製，其中：第1圖為一概略圖，其說明一類比數位轉換器之外部輸入範圍及經擴展內部輸入範圍的具體實施例。
第2圖為一概略圖，其說明一類比數位轉換器的一習知外部輸入範圍、一內部輸入範圍以及一經壓縮運作範圍。
第3圖為一概略圖，其根據本發明說明一類比數位轉換配置。
第4圖為一概略圖，其根據本發明說明另一用於轉換一差分類比信號的類比數位轉換配置。
第5圖為一概略圖，其根據本發明說明另一類比數位轉換配置。
310．．．輸入取樣電路
320．．．積分器
330．．．輸出比較器
340．．．切換控制器
350．．．數位過濾器

Claims (16)

  1. 一種類比數位轉換器，其至少包含：一差分類比輸入信號；一差分參考信號；一包含一幅值之範圍壓縮信號，該幅值係小於該差分參考信號之幅值，其中當該差分類比輸入信號被取樣N次及該範圍壓縮信號被取樣N1次時，則獲得一壓縮因數，其中該壓縮因數係至少某種程度上以比率N1/(N+N1)為基礎。
  2. 如申請專利範圍第1項所述之類比數位轉換器，進一步包含一平均範圍壓縮信號，其係由取樣該差分參考信號X次之方式所形成。
  3. 如申請專利範圍第1項所述之類比數位轉換器，進一步包含該類比數位轉換器之一輸出範圍的一指示。
  4. 如申請專利範圍第1項所述之類比數位轉換器，進一步包含該類比數位轉換器之一輸出範圍的一指示，其係獨立於該範圍壓縮信號。
  5. 如申請專利範圍第1項所述之類比數位轉換器，進一步包含該類比數位轉換器之一輸出範圍的一指示，其係獨立 於N1。
  6. 如申請專利範圍第1項所述之類比數位轉換器，其中取樣該範圍壓縮信號之步驟能啟動該類比數位轉換器之端點校正。
  7. 如申請專利範圍第1項所述之類比數位轉換器，該範圍壓縮信號進一步包含AC信號組件，其中將該範圍壓縮信號之取樣步驟(N1次)定位(located)成關於該差分類比輸入信號之取樣步驟(N次)，以增加在該範圍壓縮信號中AC組件之衰減。
  8. 如申請專利範圍第1項所述之類比數位轉換器，進一步包含一擴展電路，其擴展該類比數位轉換器之運作範圍以獲得一差分類比信號輸出範圍。
  9. 一種將一差分類比輸入信號轉換成一數位輸出信號之方法，該方法使用一差分參考信號以及一範圍壓縮信號，該範圍壓縮信號包含一幅值，該幅值係小於該差分參考信號之幅值，該方法至少包含以下步驟：取樣該差分類比輸入信號N次；取樣該範圍壓縮信號N1次；以及獲得一壓縮因數，其中該壓縮因數係至少某種程度上 以比率N1/(N+N1)為基礎。
  10. 如申請專利範圍第9項所述之方法，進一步包含形成一平均範圍壓縮信號，其係由取樣該差分參考信號X次之方式所形成。
  11. 如申請專利範圍第9項所述之方法，進一步包含提供該類比數位轉換器之一輸出範圍的一指示。
  12. 如申請專利範圍第9項所述之方法，進一步包含提供該類比數位轉換器之一輸出範圍的一指示，其係獨立於該範圍壓縮信號。
  13. 如申請專利範圍第9項所述之方法，進一步包含提供該類比數位轉換器之一輸出範圍的一指示，其係獨立於N1。
  14. 如申請專利範圍第9項所述之方法，進一步包含啟動該類比數位轉換器之端點校正。
  15. 如申請專利範圍第9項所述之方法，其中藉由將該範圍壓縮信號之取樣步驟(N1次)定位成關於該差分類比輸入信號之取樣步驟(N次)，而增加在該範圍壓縮信號中AC 組件之衰減。
  16. 如申請專利範圍第9項所述之方法，進一步包含擴展該類比數位轉換器之運作範圍以獲得一差分類比信號輸出範圍。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489263B1 (en) 2007-09-28 2009-02-10 Cirrus Logic, Inc. Discrete-time programmable-gain analog-to-digital converter (ADC) input circuit with multi-phase reference application
US7492296B1 (en) * 2007-09-28 2009-02-17 Cirrus Logic, Inc. Discrete-time programmable-gain analog-to-digital converter (ADC) input circuit with input signal and common-mode current nulling
KR100952822B1 (ko) * 2008-06-16 2010-04-14 삼성모바일디스플레이주식회사 유기전계발광 표시장치
WO2012143019A1 (en) * 2011-04-16 2012-10-26 Abb Technology Ag Arrangement for reading out an analogue voltage signal

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151532A1 (en) * 2002-02-13 2003-08-14 Hsin-Shu Chen Calibration of resistor ladder using difference measurement and parallel resistive correction
TW200610280A (en) * 2004-03-23 2006-03-16 Microchip Tech Inc Switched capacitor signal scaling circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187482A (en) * 1992-03-02 1993-02-16 General Electric Company Delta sigma analog-to-digital converter with increased dynamic range
US5793318A (en) * 1997-02-05 1998-08-11 Hewlett-Packard Company System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter
US6140950A (en) 1998-08-17 2000-10-31 Linear Technology Corporation Delta-sigma modulator with improved full-scale accuracy
US6169506B1 (en) 1998-08-17 2001-01-02 Linear Technology Corp. Oversampling data converter with good rejection capability
US6570523B1 (en) * 2002-02-13 2003-05-27 Intersil Americas Inc. Analog to digital converter using subranging and interpolation
US7348907B2 (en) * 2006-07-07 2008-03-25 Linear Technology Corp. Range compression in oversampling analog-to-digital converters

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151532A1 (en) * 2002-02-13 2003-08-14 Hsin-Shu Chen Calibration of resistor ladder using difference measurement and parallel resistive correction
TW200610280A (en) * 2004-03-23 2006-03-16 Microchip Tech Inc Switched capacitor signal scaling circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Candy, J.C.; Benjamin, O., "The Structure of Quantization Noise from Sigma-Delta Modulation," Communications, IEEE Transactions on , vol.29, no.9, pp.1316,1323, Sep 1981. Ritoniemi, T.; Karema, T.; Tenhunen, H., "Design of sta *

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Publication number Publication date
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ATE535998T1 (de) 2011-12-15
EP1876715A2 (en) 2008-01-09
US20080007442A1 (en) 2008-01-10

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