EP3259847A1 - Convertisseur sigma-delta a haute linearite - Google Patents

Convertisseur sigma-delta a haute linearite

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Publication number
EP3259847A1
EP3259847A1 EP16705556.5A EP16705556A EP3259847A1 EP 3259847 A1 EP3259847 A1 EP 3259847A1 EP 16705556 A EP16705556 A EP 16705556A EP 3259847 A1 EP3259847 A1 EP 3259847A1
Authority
EP
European Patent Office
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analog
signal
modulator
digital
converter
Prior art date
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Pending
Application number
EP16705556.5A
Other languages
German (de)
English (en)
Inventor
Arnaud Verdant
Marc Arques
William Guicquero
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Trixell SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Trixell SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from FR1551478A external-priority patent/FR3033104B1/fr
Application filed by Trixell SAS, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Trixell SAS
Publication of EP3259847A1 publication Critical patent/EP3259847A1/fr
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/358—Continuously compensating for, or preventing, undesired influence of physical parameters of non-linear distortion, e.g. instability
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/462—Details relating to the decimation process
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators

Definitions

  • the present application relates to the field of analog-to-digital converters, and more particularly to sigma-delta converters.
  • a sigma-delta converter typically comprises a sigma-delta modulator and a digital filter.
  • the analog signal to be digitized is input to the modulator, and is sampled by the latter at a relatively high frequency (relative to the maximum frequency of the input signal), called the oversampling frequency.
  • the modulator produces, at the oversampling frequency, binary samples representative of the input analog signal.
  • the output bit stream of the sigma-delta modulator is processed by the digital filter which extracts a numerical value on N-bits (N being the quantization resolution of the sigma-delta converter), representative of the input signal.
  • the sigma-delta modulator typically consists of a loop comprising at least one analog integration circuit, a 1-bit analog-digital converter, a 1-bit digital-to-analog converter, and a subtracter.
  • the input analog signal is inputted to the integration circuit, which samples it at the oversampling frequency and supplies analog samples at this same frequency which are representative of the difference between the input signal and an analog signal. of feedback.
  • the analog output samples of the integration circuit are digitized by the 1-bit analog-to-digital converter (typically a comparator).
  • the binary samples thus obtained form the output signal of the modulator. These binary samples are furthermore converted into analog samples by the 1-bit digital-to-analog converter, the analog signal thus obtained forming the feedback signal of the modulator.
  • the analog integration circuit may include a single analog integrator, or multiple cascaded analog integrators. It may also include one or more subtractors, one or more summers, and / or one or more weighting coefficients.
  • the number of analog integrators generally defines the order of the sigma-delta modulator. The higher the p-order of the modulator, the smaller the number of samples required to obtain an N-bit output digital value (at identical quantization noise levels). In return, the sigma-delta modulators are all the more complex to realize that their order is high (delicate stabilization).
  • the digital filter comprises, according to the structure of the modulator, one or more digital integrators (generally at least as much as an analog integrator in the modulator), for example counters, and carries out a filtering function for extracting the useful information from the modulator.
  • bit stream produced by the sigma-delta modulator More particularly, the sigma-delta modulator formats the useful signal through its STF signal transfer function, and the quantization noise through its NTF noise transfer function.
  • the STF is the transfer function linking the analog input signal to be digitized to the output signal of the modulator
  • the NTF is the transfer function linking the quantization noise introduced by the 1-bit analog-to-digital converter from the modulator to the signal. output of the modulator.
  • the NTF makes it possible to push the quantization noise outside the band of interest (in which the signal is located).
  • the digital filter is designed to extract the signal in the frequency bands where the quantization noise attenuation by the NTF is high (ie say where the signal is located).
  • an embodiment provides a sigma-delta converter comprising a sigma-delta modulator adapted to provide a sequence of binary samples representative of an analog input signal to be digitized, the delivery of a binary sample of the sequence of binary samples being taken at the end of a modulator operating cycle, a conversion phase comprising a number of cycles necessary to produce a digital output value of the converter, the modulator comprising at least one analog filter receiving an analog signal internal input from the analogue input signal, in which the contribution to the analog filter of the internal analog signal at a given cycle is smaller than the contribution to the analog filter of the internal analog signal in the previous cycle, the contributions to the different cycles being governed by a first predetermined law depending on the rank of the cycle in the conversion phase.
  • the analog filter can be of different types, for example: high pass, low pass, pass band or integrator.
  • the converter further comprises a digital filter adapted to process the binary output samples of the modulator, the digital filter receiving an internal digital signal in which the contribution to the digital filter of the digital signal internal to a given cycle is more weak that the contribution to the digital filter of the digital signal internal to the previous cycle, the contributions to the different cycles being governed by a second predetermined law depending on the rank of the cycle.
  • the analog filter and the digital filter are advantageously of the same type.
  • the first and second predetermined laws are identical.
  • the sigma-delta modulator comprises an integrating analog circuit, a 1-bit analog-to-digital converter, and a feedback loop, and the internal analog signal to the modulator is a signal internal to the analog circuit. integration.
  • the analog integration circuit comprises several analog cascaded filters.
  • the 1-bit analog-to-digital converter comprises a comparator, the analog input signal to be digitized is applied to an input node of the integration analog circuit, and a constant potential is applied to a node. application of a comparison threshold potential of the comparator.
  • the 1-bit analog-digital converter comprises a comparator, the analog input signal to be digitized is applied to an application node of a comparison threshold potential of the comparator, and a constant potential is applied to an input node of the analog integration circuit.
  • the first predetermined variable law is applied to one or more internal analog signals to the modulator so that all the analog signals which add or subtract from the modulator are at the same scale with respect to the first law.
  • the analog signals can vary in the same range of amplitude for a given range of amplitude of the input analog signal.
  • the digital filter comprises at least one digital integrator, and the digital signal internal to the digital filter is an input signal of one of the at least one digital integrator.
  • the digital filter comprises several cascaded digital integrators.
  • the first law comprises at least one decay phase during a conversion phase of an input analog signal into a digital output signal by the converter.
  • the first law is an exponentially decreasing law depending on the rank of the cycle.
  • the first law is constant during a first part of the conversion phase, and decreases exponentially according to the rank of the cycle during a second part of the conversion phase.
  • the first law is constant during a third part of the conversion phase.
  • the input analog signal is weighted by an input coefficient of the modulator, the coefficient being non-zero during a first part of the conversion phase, followed by a second part of the conversion phase during which the coefficient is zero .
  • the first law is dynamically modified according to predetermined rules during the conversion phase.
  • the first law is applied with a phase shift in the number of cycles at the level of the sigma-delta modulator and at the level of the digital filter.
  • At least two distinct laws are applied to internal analog signals separate from the modulator.
  • the first variable law is applied by varying a variable capacity during the conversion phase.
  • variable capacity comprises a plurality of switchable capabilities connected in parallel, whose values respectively correspond to the values obtained by dichotomy from a basic capacity value, the sum of the values of the switchable capacities being equal to the value of the basic capacity.
  • the converter comprises, at the input of the filter, a device for weighting the internal analog signal received by the analog filter applying a variable weighting coefficient ⁇ , a function of the rank k of the cycle. During the conversion phase, at least two distinct coefficients Bk-1 and ⁇ k are applied, respectively for two successive cycles of rank k-1 and k, with 3k-1> ⁇ ⁇
  • variable weighting coefficient ⁇ k is decreasing with the rank k of the cycle.
  • said at least one integrating analog filter is equivalent to a theoretical circuit comprising a summator between the value of an analog signal received at the cycle k and an internal signal of the filter corresponding to a multiplication by a coefficient a of the signal output of the analog filter obtained at cycle k-1.
  • at least one value of the coefficient a greater than strictly 1 is applied for at least one cycle.
  • the coefficient a is increasing with the rank k of the cycle.
  • the converter is configured so that during the conversion phase, the sequence of the following operations is applied at least once:
  • N is greater than 1 and less than the number OSR of cycles necessary to produce a digital output value of the converter, after an initial cycle, a decreasingly variable weighting coefficient ⁇ ] ⁇ is applied to the internal analog signal,
  • the coefficient a of the analog filter is strictly greater than 1.
  • M is equal to 1 and the coefficient of the analog filter takes a value greater than or equal to 1 inverse of the weighting coefficient ⁇ applied to the cycle N, so that the output signal of the analog filter regains amplitude. of variation corresponding to the amplitude of variation at the initial cycle and the coefficient a is reset at the end of the N + 1-th cycle to recover its value at the initial cycle.
  • FIGS. 1A and 1B illustrate, in block form, an example of a sigma-delta converter
  • FIG. 2 is a detailed electrical diagram of an exemplary embodiment of the sigma-delta modulator of Figure 1A;
  • FIG. 3 is a timing diagram illustrating the evolution, as a function of time, of control signals of the modulator of FIG. 2;
  • FIG. 4 is a diagram illustrating the evolution of linearity and noise, as a function of the OSR, in a sigma-delta converter of the type described with reference to FIGS. 1 to 3;
  • Figs. 5A and 5B illustrate, in block form, an example of an embodiment of a sigma-delta converter
  • Fig. 6 is a diagram illustrating the evolution of linearity and noise, as a function of OSR, in a sigma-delta converter of the type described in connection with Figs. 5A and 5B;
  • Fig. 7 is a diagram illustrating the evolution of linearity and noise, as a function of OSR, in another example of a sigma-delta converter of the type described in connection with Figs. 5A and 5B;
  • Fig. 8 is a diagram illustrating the evolution of linearity and noise, as a function of OSR, in another example of a sigma-delta converter of the type described in connection with Figs. 5A and 5B;
  • Fig. 9 illustrates, in block form, another example of an embodiment of a sigma-delta converter
  • Figure 10 illustrates, in block form, another example of an embodiment of a sigma-delta converter
  • Fig. 11 is a diagram illustrating the behavior of the sigma-delta converter of Fig. 10;
  • FIG. 12 is a circuit diagram of an exemplary embodiment of a circuit for dynamically varying a weighting coefficient of a sigma-delta modulator
  • Fig. 13 illustrates, in block form, another example of an embodiment of a first-order sigma-delta converter
  • FIG. 14 illustrates an exemplary embodiment of an analog filter that can be implemented in the embodiment of FIG. 13;
  • FIGS. 15a and 15b illustrate, in the form of a timing diagram, the evolution, as a function of time, of modulator applied coefficients of the converter of FIG. 13;
  • FIG. 16 illustrates in block form a generalization of the example of FIG. 13 to converters of higher order than 1.
  • FIGS. 1A and 1B illustrate, in block form, an example of a sigma-delta converter of order 4. More particularly, FIG. 1A represents the sigma-delta modulator of the converter, and FIG. 1B represents the digital filter of FIG. converter.
  • the sigma-delta modulator of FIG. 1A comprises an input terminal A1 intended to receive an analog input signal Vin to be digitized, and an output terminal A2 intended to provide a series of binary samples BS representative of the signal Vin.
  • the analog input signal to be digitized is constant for the duration necessary to produce a digital output value on N-bits, ie 0SR * TQS, TQSR being the period of over-sampling of the converter.
  • the embodiments described below are however not limited to this particular case and can be adapted to the conversion of variable analog signals.
  • the modulator of FIG. 1A comprises an integration analog circuit 101 comprising a first input connected to the application terminal Al of the signal Vin, and an output A3 connected to the input of an analog-digital conversion circuit 1.
  • bit 103 for example a 1-bit comparator.
  • the output of the converter 103 is connected to the output A2 of the modulator, and is further connected by a feedback loop to a second input A4 of the integration circuit 101.
  • the input signal Vin and the output signal BS of the modulator are normalized, that is to say that the value 0 of the binary signal BS corresponds to a voltage level equal to the smallest value that the analog signal Vin can take, and that the value 1 of the signal BS corresponds to a voltage level equal to the highest value that can take the signal Vin.
  • the feedback loop is a simple conductive track connecting terminal A2 to terminal A4, and the feedback signal is directly signal BS.
  • the feedback loop may comprise a 1-bit digital-to-analog converter between the terminals A2 and A4, the signal of feedback then being the output signal of the 1-bit digital-to-analog converter.
  • the integration circuit 101 takes an analog sample Vin (k) of the signal d input, and the modulator supplies, at the output of the 1-bit analog-to-digital converter 103, a binary sample BS (k) of the output signal.
  • the integration circuit 101 comprises four analog cascade integrators 1a, 2a, 1a3 and 1a and a summing circuit ⁇ .
  • Each integrator has an input and an output, and has for example a z / (zl) transfer function, that is to say that, at each cycle, the integrated signal, or output signal of the integrator, is increased by the value of the input signal of the integrator.
  • the integrator Ia ⁇ receives on its input a signal equal to the difference between the input signal Vin (k) weighted by a coefficient b-, and the feedback signal BS (kl) weighted by a coefficient .
  • the integrator Ia2 receives on its input a signal equal to the output signal of the integrator Ia ] weighted by a coefficient C] _.
  • the integrator Ia3 receives on its input a signal equal to the output signal of the integrator Ia2 weighted by a coefficient C2.
  • the integrator Ia4 receives on its input a signal equal to the output signal of the integrator Ia3 weighted by a coefficient C3.
  • the summing circuit adds the input signal Vin (k) weighted by a coefficient 5, and the output signals of the integrators Ia], Ia2, Ia3 and Ia respectively weighted by coefficients C7, cg, C5 and C4. .
  • the output of the summing circuit ⁇ is connected to the output terminal A3 of the circuit 101.
  • sigma-delta modulator architectures can be envisaged.
  • the described embodiments apply to sigma-delta modulators of order p greater than or equal to 1, in which each of the p analog integrators laj, with j integer ranging from 1 to p, receives on its input.
  • a signal equal to the difference between the input signal Vin (k) weighted by a coefficient bj and the feedback signal BS (k1) weighted by a coefficient aj, to which is added, if the rank j of the integrator laj is greater than 1, the output signal of modulator Ia-j _i of preceding rank weighted by a coefficient c j-
  • the summing circuit ⁇ adds the input signal Vin (k) weighted by a coefficient p +] _, the output signal of the integrator lap of rank p weighted by a coefficient Cp, and, if p is greater than 1, the output signal or signals of the integrators of rank p-1, with 1 integer ranging from 1 to p-1, respectively weighted by coefficients Cp + ] _.
  • the embodiments described can also be applied to modulators further comprising one or more analog feedbacks from the output of an analog integrator to the input of an upstream analog integrator, through a specific weighting coefficient, and / or in which the output of an integrator of rank i is added, through a specific weighting coefficient, to the input of a downstream integrator of rank greater than or equal to i + 2 .
  • delays can be introduced between the different stages of the circuit 101, and / or between the circuit 101 and the converter 103.
  • the digital filter of a sigma-delta converter generally comprises a digital integrator, or several digital integrators in cascade.
  • a sigma-delta modulator of order p is associated with a digital filter comprising a number greater than or equal to p of digital integrators.
  • the digital filter comprises four cascaded digital integrators I3 ⁇ 4, I3 ⁇ 4,! 3 ⁇ 4 and I3 ⁇ 4.
  • Each digital integrator for example a counter, has an input and an output, and, at each cycle, the integrated signal, or output signal of the integrator, is increased by the value of the input signal of the integrator.
  • the first integrator I3 ⁇ 4 receives on its input the output binary signal BS of the sigma-delta modulator of FIG. 1A
  • the second integrator I3 ⁇ 4 receives on its input a digital output signal of the integrator! 3 ⁇
  • the third integrator! 3 ⁇ 4 receives on its input a digital output signal of the integrator! 3 ⁇
  • the fourth integrator Ir.4 receives on its input a digital output signal of integrator I113.
  • the filter of FIG. 1B performs a low-pass type function for extracting useful information from the bit stream produced by the sigma-delta modulator. More generally, the digital filter extracts the signal at the frequencies where the attenuation of the NTF is greatest. Thus, depending on the structure of the modulator, the digital filter can perform a low-pass function, a band-pass function, or a high-pass function.
  • Digital integration is performed at the sigma-delta modulator oversampling frequency.
  • the four digital integrators Iiij are simultaneously controlled by the same control signal ⁇ J> CO mp of frequency 1 / TQSR-L output of the last digital integrator In 4 is connected to a normalization block 105 which Its function is to convert the signal supplied by the integrator In 4 into a numerical code over N-bits, N being an integer greater than 1 corresponding to the resolution of the sigma-delta converter.
  • the block 105 divides the signal that it receives by a reference value, for example equal to the value that this signal would take for the maximum authorized value of the signal Vin, and supplies on an output terminal A5 of the converter an output value representative of the result of the quantized division on N-bits.
  • a reference value for example equal to the value that this signal would take for the maximum authorized value of the signal Vin
  • the topology of the digital filter can be modified to approach that of the sigma-delta modulator.
  • the normalization circuit 105 can receive a signal equal to the sum of the output signals of the four integrators! 3 ⁇ 4, I3 ⁇ 4,! 3 ⁇ 4 and In 4 .
  • the internal digital signals of the digital filter can be weighted by coefficients identical to those of the modulator.
  • FIG. 2 is a detailed electrical diagram illustrating a (non-limiting) embodiment of the sigma-delta modulator of FIG. 1A.
  • each integrator laj comprises an operational amplifier AO whose input is connected to the output by an integration capacitor Cij.
  • the input and output of the operational amplifier respectively form the input and output of the integrator.
  • Each integrator laj furthermore comprises, in parallel with its integration capacitance Cij, a reset switch controlled by a gold signal.
  • the modulator switches are designated by the same references as their respective control signals.
  • the outputs of integrators 1a, 1a, 1a3 and 1a4 are respectively connected to a first electrode of capacitance Col, to a first electrode of capacitance Co2, to a first electrode of capacitance Co3 and to a first electrode of a Co4 capacity, by first, second, third and fourth Old switches.
  • the first electrodes of capacitors Col, Co2, Co3 and Co4 are connected to a node R for applying a reference potential, for example equal to the average potential between the high output value DAC U p and the value of low output DA3 ⁇ 4 n of the digital-to-analog feedback converter, respectively by first, second, third and fourth switches ⁇ t> 2d.
  • the second electrodes of capacitors Col, Co2 and Co3 are connected to node R respectively by first, second and third switches ⁇ 1.
  • the second electrodes of the capacitors Col, Co2 and Co3 are respectively connected to the input of the integrator Ia2, to the input of the integrator Ia3, and to the input of the integrator Ia4, by first second and third switches ⁇ 2.
  • the second electrode of the capacitance Co4 is connected to the node R by a fourth switch ⁇ 2, and is further connected to the input A3 of the analog-to-digital converter 103.
  • the modulator of FIG. 2 further comprises a capacitance Cs1 whose first electrode is connected to the terminal Al of application of the input signal Vin by a fifth switch Old, and whose second electrode is connected to the input of 1 integrator Ia ⁇ by a fifth switch ⁇ 2.
  • the second electrode of the capacitor Cs1 is further connected to the node R by a fourth switch ⁇ 1.
  • the first electrode of the capacitor Cs1 is connected to an application node of a potential DACup by an switch Odac, and to an application node of a potential DACdn which is lower than the potential DACup by a switch ⁇ ⁇ 3 ⁇ 4 3 ⁇ .
  • the terminal Al of application of the input signal Vin is further connected to a first electrode of a capacitance Cs5 by a sixth switch Old.
  • the first electrode of the capacitor Cs5 is further connected to the node R by a fifth switch 02d.
  • the second electrode of the capacitor Cs5 is connected to the input node A3 of the analog-to-digital converter 103.
  • capacitors Col, Co2 and Co3 are connected to the input node of the analog-to-digital converter 103 respectively by capacitors Cff1, Cff2 and Cff3.
  • the 1-bit analog-to-digital converter 103 comprises a comparator 201 and a flip-flop 203.
  • the input of the comparator 201 forms the input of the converter 103.
  • the output of the comparator 201 is connected to the input of the flip-flop. 203.
  • the output of the flip-flop 203 forms the output A2 of the converter 103, supplying the output signal BS of the sigma-delta modulator.
  • the output of the comparator 201 goes from a high state to a low state depending on whether the signal applied to the terminal A3 is greater or less than a threshold, for example equal to the reference potential applied to the node R.
  • the flip-flop 203 samples the output signal of the comparator 201 and copies it to the output of the modulator at each rising or falling edge of an Ocomp control signal.
  • the modulator of FIG. 2 further comprises two AND AND1 and AND2 gates each comprising two binary inputs and one output.
  • the inputs of the AND1 gate are respectively connected to the output A2 of the converter 103 and to the control signal 02d, and the inputs of the AND2 gate respectively receive a signal complementary to the output signal of the converter 103 and the control signal 02d.
  • the output of the AND1 gate is connected to a control node of the switch Odac, and the output of the AND2 gate is connected to a control node of the switch dac ⁇ .
  • Integrators Ia ] _, Ia2, Ia3 and ⁇ the capabilities
  • Cs1, Col, Co2, Co3, Co, Cs5, Cff1, Cff2 and Cff3, and the switches ⁇ , ⁇ 2, Old and 02d form the analog integration circuit 101 of the modulator.
  • the switches Odac and Odac ⁇ a j; and the AND1 and AND2 gates form the 1-bit digital-to-analog converter of the modulator feedback loop.
  • FIG. 3 is a timing diagram illustrating the evolution, as a function of time, of the control signals ⁇ , Old, ⁇ 2, O2d and Ocomp of the modulator of FIG. 2 according to an exemplary control method of this modulator. More particularly, FIG. 3 illustrates the evolution of the signals ⁇ 1, Old, 02, 02d and Ocomp during a TQSR cycle corresponding to an over-sampling period of the modulator.
  • the acquisition of an N-bit digital value representative of the input signal Vin may include an initial reset phase of the analog integrators Ia] _, Ia2, Ia3 and Ia4, during which the switches Gold are closed so as to discharge the integration capacities C11, C12, C13 and C14.
  • the gold switches can be opened, then the sequence of duration control TGG R illustrated in Figure 3 may be repeated OSR times (in the case of an incremental sigma-delta converter reset between two successive analog to digital conversions or more OSR times if it does s' is no an incremental converter).
  • the switches ⁇ 1 and Old are controlled in the closed state (control signals corresponding to state 1 in this example), and the switches ⁇ 2 and ⁇ 2 ⁇ are Controlled in the open state (control signals corresponding to state 0 in this example).
  • the sampled signals being voltages, each capacitor stores a quantity of charges proportional to the product of the sampled voltage by the value of the sampling capacitance.
  • the signals stored in the capacitors Cs5, Cff1, Cff2, Cff3 and Co4 are summed on the output node A3 of the circuit 101, which constitutes the adder ⁇ of FIG. 1A.
  • the weighted summation of the signals stored in these capacities is carried out, the applied weighting resulting from the values of the capacities.
  • the signal Ocomp is set high.
  • the input signal of the analog-to-digital converter 103 (voltage of the node A3) is quantized on one bit by the converter 103 on the rising edge of the signal Ocomp.
  • the binary value of the output signal BS is thus updated.
  • ⁇ 1 is set low, and at a time t3 later than time t2, the signal Old is set to low.
  • the signals ⁇ 2 and 02d are set high.
  • the values of laj integrators,! 3 ⁇ 4! 3 ⁇ 4 Ia4 are updated, c 't that is, the loads sampled in the capacitances Cs1, Col, Co2, Co3 are integrated in the capacitances C11, C12, C13, C14 respectively.
  • the feedback is activated, ie the DACup or DACdn signal (depending on whether the signal BS is high or low) is subtracted from the input signal of the capacitance Cs1.
  • the signal Ocomp is reset.
  • the signal ⁇ 2 is set low, and at a time t7 after t6 the signal 02d is set to low.
  • the binary output digital value BS (k) of the modulator obtained at each TQSR cycle is integrated by the digital filter at the modulator's oversampling frequency, for example on the rising edges of the signal ⁇ ⁇ ⁇ ⁇ 3 ⁇ which can be a delayed copy of the signal ⁇ ⁇ (of a delay less than TQSR) ⁇
  • the values of the capacitances Cs1, Cs5, Col, Co2, Co3, Co4, Cff1, Cff2, Cff3 set the values of the coefficients b1, b5, a1, c1, C2, C3, C4, C5, cg, C7.
  • Cil 2 * Csl / ci
  • C12 COI / C2
  • Ci3 CO2 / c 3
  • Ci4 Co3 / c 4
  • Cffl Cs5 ° (c 7 / (C * b 5))
  • Cff2 Cs5 * (cg / (c 2 * b 5 ))
  • Cff3 Cs5 * (c 5 / (c 3 * b 5 ))
  • Co4 Cs5 / b 5 .
  • the nonlinearity error is the maximum difference (peak to peak error) over the operating range of the converter between the transfer function of the converter (which corresponds to each value of the input signal analog a digital output code), and the ideal linear transfer function.
  • Another important feature of a sigma-delta converter is its output noise B, which can be defined as the average, over the operating range [Vin m -j_ n , Vin max ] of the converter (over a number of conversions significant for each point of the input dynamics), standard deviations of the digital output codes of the converter of each level of the input analog signal.
  • FIG. 4 is a diagram illustrating the evolution of the linearity L and of the noise B, as a function of the OSR, in a sigma-delta converter of the type described with reference to FIGS. 1 to 3. More particularly, the curve 401 represents the evolution of the linearity L (in the ordinate on the left) as a function of the OSR (on the abscissa), and the curve 403 represents the evolution of the noise B expressed in LSB (in ordinate on the right) as a function of the OSR.
  • N 16 bits.
  • an OSR equal to 100 makes it possible to have a linearity value L equal to 15 and a noise level B equal to 0.85 LSB, whereas an OSR equal to 60 only provides linearity L equal to 12 and a noise level B equal to 2, 4 LSB.
  • a sigma-delta converter in which, during the acquisition of an N-bit digital value representative of the input analog signal, at least one weighting coefficient of the sigma modulator -delta varies dynamically according to a predetermined law f.
  • at least one digital signal internal to the digital filter is further weighted by a predetermined variable law, for example but not necessarily by the same law as that applied in the modulator.
  • the weighting coefficient of the modulator to which the law f is applied may for example have an initial value (before modulation by the law f) equal to 1 (to For example, a wire with no apparent coefficient corresponds to a unit coefficient, and one can choose to apply the law f on this coefficient).
  • the described embodiments are however not limited to this particular case.
  • Figs. 5A and 5B illustrate, in block form, an example of an embodiment of a sigma-delta converter.
  • the converter is a fourth-order converter.
  • Fig. 5A shows the sigma-delta modulator of the converter
  • Fig. 5B shows the digital filter of the converter.
  • the sigma-delta converter of FIGS. 5A and 5B has elements in common with the sigma-delta converter of FIGS. 1A and 1B. These items will not be detailed again. Only the differences between the two converters will be explained below.
  • the sigma-delta of Figure 5A modulator differs from the sigma-delta of Figure 1A modulator essentially in that, in the modulator of Figure 5A, C2 weighting coefficients, CG, C7 and b ⁇ are modulated by an Act predetermined variable f.
  • the value f (k) of the law f is likely to take on a new value.
  • the law f (k) is preferably non-binary.
  • the OSR values f (k) of the law f are for example stored in a memory of a control circuit (not shown) of the sigma-delta converter.
  • An exemplary circuit for applying a law of variable weighting coefficients of the modulator will be described in more detail below in connection with Figure 12.
  • the base values (unmodulated by the f act) of coefficients c 2, cg, C7 and b5, as well as the values of fixed coefficients b] _, a ⁇ , C_, C3, C4 and C5, can be determined by the usual methods for determining the coefficients of a sigma-delta modulator, for example according to the sizing rules described in the article entitled “Automatic coefficients design for high-order sigma-delta modulators” by Kuo , TH, Chen, KD, and Chen, JR (Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions, Volume 46, Issue 1), or in the document “Understanding Delta-Sigma Data Converters” (John Wiley & Sons , New York, 2004).
  • the digital filter of FIG. 5B differs from the digital filter of FIG. 1B essentially in that, in the filter of FIG. 5B, the variable weighting law f applied to the coefficients C2, cg, C7 and b5 of the sigma-delta modulator is furthermore applied to the digital input signal of the tier 3 digital integrator I113.
  • the variable law f is applied at the digital filter with a feed cycle with respect to the modulator, that is, during a TQSR sampling cycle of the sigma-delta converter.
  • the weighting value f (k) is applied to the coefficients C2, cg, C7 and b5 of the modulator, the weighting value f (k + 1) is applied to the input signal of the digital integrator I3 ⁇ 4.
  • the inventors have indeed found that this shift of a cycle makes it possible to obtain particularly good performances in terms of linearity.
  • the described embodiments are however not limited to this particular case.
  • the law f may be applied in phase at the modulator and at the digital filter, or at a greater than one cycle advance in the digital filter, or with a delay of one or more cycles in the filter digital.
  • the law f can be applied with a phase shift of one or more cycles on coefficients that are distinct from the modulator, or on signals that are distinct from the digital filter. For example, during the same cycle k of a phase of analog-digital conversion of the signal In input, the modulus al of the modulator can be weighted by the value f (k), and the coefficient bl by the value f (k + 1).
  • the embodiments described are not limited to the particular example of FIGS. 5A and 5B, in which the sigma-delta converter is a 4-order converter and in which the weighting law f (k) is applied to the coefficients.
  • the choice of the modulator coefficient or coefficients on which the weighting law f (k) is applied is preferably such that at least one input coefficient of an analog integrator Iaj of the modulator is modulated by the law f.
  • the analog signals added or subtracted from the modulator are on the same scale with respect to the law f (k), that is to say that they have been multiplied or divided. the same number of times (possibly zero) by the law f (k).
  • rescaling allows the analog signals to vary in the same amplitude range for a given amplitude range of the input analog signal (Vin).
  • the choice of the modulator coefficient or coefficients on which the weighting law f (k) is applied may, for example, be made in such a way that all the samples composing the integrated output signal of the integration analog circuit 101 are on the same scale. to the law f (k).
  • At least one input coefficient of an analog integrator Iaj_ is modulated by the law f, and that all the signals being summed or subtracted from the weighted signal, whether at the input of The integrator Iaj . or on the downstream path (after the output of the integrator Iaj), are preferably at the same scale with respect to the law f.
  • a signal is considered on a scale vis-à-vis of the law f if it is located on the downstream path of an integrator having an upstream coefficient weighted by the law f, or if it is itself directly weighted by the law f.
  • the choice of the modulator coefficient or coefficients on which the weighting law f (k) is applied is carried out so that all the samples composing the integrated output signal of the circuit 101 are multiplied (directly or indirectly). if the sample is an output sample of an integrator having a weighted upstream coefficient f) by the law f (k). This rule is particularly respected in the modulator of FIG.
  • the coefficients of the modulator on which the law f (k) is applied can be the coefficients b] _, a] _ and bc ,, or in another variant the coefficients C] _, b5 and C7, or in another variant the coefficients C3, bc ,, C5, cg and C7.
  • the weighting of the set of coefficients c4, c5, c6, c7 and c5 by the law f is less advantageous insofar as no upstream coefficient of an analog integrator n 'is modulated by the law f.
  • the weighting law f (k) may be applied to a signal other than the input signal of the digital integrator of rank 3! 3 ⁇ 4. More generally and as in the modulator, the choice of the digital signals to which the law f (k) is applied is preferably carried out so that the weighting law f (k) is applied to the input of at least one digital integrator preferably the integrator of the same rank as the analog integrator Ia-j input of which is applied the law f (k) in the modulator. Moreover, as in the modulator, the choice of the digital signals to which the law f (k) is applied is preferably made so that the digital signals added or subtracted in the digital filter are on the same scale vis-à-vis vis-à-vis the law f (k).
  • the digital filter comprises a number of cascaded digital integrators greater than or equal to (preferably equal to) the p-order of the sigma-delta modulator.
  • the digital filter has a topology similar to that of the modulator, the law f (k) can be applied substantially at the same points in the modulator and in the digital filter.
  • some intermediate signals may be multiplied by the law f (k), and others divided by law f (k).
  • the coefficient C2 may be multiplied by the law f (k) and the coefficients C4 and C5 divided by the law f (k) so as to maintain the same scale at the summator, the other coefficients of the modulator remaining constant.
  • the weighting by the law f (k) at the level of the digital filter may be identical to what has been described above (multiplication of the input signal of the integrator! 3 ⁇ 4 by the law f (k)).
  • the inventors have found that, whatever the law f chosen, and provided that the law f exhibits at least one decay phase over the range of indices k ranging from 1 to OSR, the fact of applying a variable weighting coefficient to at least one internal analog signal of the sigma-delta modulator and advantageously at least one internal digital signal of the digital filter makes it possible to significantly improve the linearity of the sigma-delta converter (for a given OSR).
  • the decay phase is a function of the rank k of the cycle.
  • the decay phase generates a contribution to the analog filter of the internal analog signal at a given cycle (k) which is more weak than the contribution to the analog filter of the same analog signal internal to the previous cycle (k-1). At least one decreasing contribution between two successive rank cycles already brings an advantage.
  • the law f can be a decreasing law over the entire range of indices k ranging from 1 to OSR, for example a decreasing exponential law.
  • the law f can be a constant law, for example equal to 1, over the range of indices k ranging from 1 to t, with t being an integer between 1 and OSR, and decreasing (for example according to an exponential). on the range of indices k ranging from t + 1 to OSR.
  • FIGS. 6, 7 and 8 are diagrams illustrating, for three distinct laws, the evolution of the linearity L and the noise B as a function of the OSR in a sigma-delta converter of the type described with reference to FIGS. 5A. and 5B.
  • the curves 601, respectively 701, respectively 801 represent the evolution of the linearity L (in the ordinate on the left) as a function of the OSR (on the abscissa), and the curves 603, respectively 703 , respectively 803, represent the evolution of the noise B expressed in LSB (ordinate on the right) as a function of the OSR.
  • L linearity
  • LSB ordinate on the right
  • the gain in linearity may differ depending on the location of the modulator where the law weighting f (k) is applied.
  • the higher the weighting is applied upstream in the modulator the higher the gain in linearity, but the greater the increase in output noise will be significant if we consider a modulator whose each block is subjected to a temporal noise.
  • the initial (unweighted) values of the modulator coefficients can be determined by usual methods of determining the coefficients of a sigma-delta modulator. Generally, to maximize the signal-to-noise ratio, the values of the coefficients are chosen so as to maximize the signals internal to the modulator, while being careful not to exceed the saturation threshold of the modulator. The use of a law f having weighting values f (k) greater than 1 then risks leading to the saturation of the modulator. In this case, preference will be given to a law f whose values are less than or equal to 1. If, on the other hand, the modulator coefficients are chosen so that the internal signals of the modulator are still far from the saturation threshold, the law f may have values greater than 1, which in particular makes it possible to increase the signal - to - noise ratio.
  • the law f may have constant variation phases and / or increasing variation phases to satisfy the various constraints of the sigma-delta converter, in particular in terms of noise and / or continuity or periodicity (cyclic law). of the law f if the analog and digital integrators are not reinitialized between two successive phases of acquisition of a digital value of the signal (for example in the case of a sigma-delta converter used to digitize variable signals). To obtain the linearity gain sought, however, the law f has at least one decreasing phase of variation during a phase of acquisition of a digital value of the input signal.
  • predetermined law is meant that the law is defined in the design of the modulator or during a configuration phase of the latter.
  • the law can optionally be adjusted dynamically according to predefined rules, during a phase of acquisition of a digital value of the input signal, for example in order to adapt the law to the characteristics of the signal being converted.
  • the coefficient C 1 can be multiplied by a first variable law f 1 (k), and the coefficient C 2 by a second variable law f 2 (k) distinct from the law f 1.
  • the coefficient cg is multiplied by the law f2
  • the coefficient ⁇ is multiplied by the law f1 and by the law f2
  • the coefficient b5 is multiplied by the law f1 and by the law f2.
  • the input signal of the digital integrator of rank 2! 3 ⁇ 4 can be multiplied by the law f1, and the input signal of the digital integrator of rank 3! 3 ⁇ 4 is multiplied by the law f2.
  • the coefficient C2 may be multiplied by a first variable law f1 (k).
  • the coefficients cg and C7 are multiplied by the law f1 (k).
  • a second law f2 (k) is applied to the feedback coefficient al.
  • the coefficient b5 is weighted by f1 (k) * f2 (k).
  • a third law f3 (k) is applied to the coefficient b1 of the input signal Vin.
  • the input signal of the digital integrator of rank 1! 3 ⁇ 4 can be multiplied by the law f2 (k + 1) of weighting of the feedback and the input signal of the integrator numerical of rank 3!
  • 3 ⁇ 4 can be multiplied by the law f1 (k + 1).
  • the scaling rules in this example are not applied at all points, especially between the coefficients bl and al, respectively modulated by two separate laws f2 and f3.
  • the application of the law f3 is not here applied to the digital filter.
  • the law of weighting of the input signal of the filter differs in this example from that of the modulator. Some weightings can therefore be applied only to one of the modulator coefficients, upstream of an integrator, without scaling downstream and without being applied to the filter.
  • the law f3 can be different from zero on the fi rst cycles, then set to 0 from a cycle k (with 1 ⁇ j ⁇ k ⁇ OSR).
  • the quantization process can continue with zero weighting of the input signal, without reducing the gain in linearity.
  • the proposed weighting process makes it possible to continue the quantization of the residue of the conversion of the input signal Vin, after having weighted Vin non-zero way on the first cycles.
  • Such combinations of laws may in particular make it possible to relax the implementation constraints that may result from the use of a single input weighting law of a single analog integrator of the modulator and a single digital integrator of the digital filter.
  • FIGS. 5A, 5B, 6, 7 and 8 can be adapted to all known architectures of sigma-delta converters of order p greater than or equal to 1.
  • Figure 9 illustrates an example of application to another type of sigma-delta converter architecture.
  • FIG. 9 only the sigma-delta modulator of the converter has been shown.
  • the digital filter of the converter is for example identical or similar to the digital filter of Figure 5B.
  • the sigma-delta modulator of FIG. 9 includes elements common to the sigma-delta modulator of FIG. 5A. In the following, only the differences between these two modulators will be detailed.
  • the modulator of FIG. 9 differs from the modulator of FIG. 5A, in particular in that, in the modulator of FIG. 9, the weighting coefficients b 2, a 2, 3, 33, b 4 and a 4 are not zero, and the coefficients C5, cg and C7 are zero.
  • the weighting coefficients C2, 3, a ⁇ and b5 are multiplied by the same predetermined variable law f.
  • Figure 10 illustrates, in block form, another example of an embodiment of a sigma-delta converter.
  • the converter of FIG. 10 is an order 1 converter, comprising a sigma-delta modulator of order 1, and a digital filter of order 1.
  • the sigma-delta modulator of FIG. 10 includes an input terminal A1 for receiving an analog input signal Vin to be digitized, and an output terminal A2 for providing a series of binary samples BS representative of the signal Vin.
  • the modulator of FIG. 10 comprises an integration analog circuit 101 comprising a first input connected to the application terminal Al of the signal Vin, and a output A3 connected to the input of a 1-bit analog-to-digital conversion circuit 103, for example a 1-bit comparator.
  • the output of the converter 103 is connected to the output A2 of the modulator, and is further connected by a feedback loop to a second input A4 of the integration circuit 101.
  • the feedback loop comprises a digital converter.
  • the integration circuit 101 takes an analog sample Vin (k) of the signal d input, and the modulator supplies, at the output of the 1-bit analog-to-digital converter 103, a binary sample BS (k) of the output signal.
  • a binary sample BS (k) of the output signal In the example of FIG.
  • the integration circuit 101 comprises a single analog integrator Ia_, for example a simple analog summation circuit comprising an input and an output, this circuit being adapted, at each cycle, to increment the value the output signal (or integrated signal) of the signal value applied to the input of the integrator.
  • the integrator Ia receives on its input a signal equal to the difference between the input signal Vin (k) and the feedback signal applied to the terminal A4 (corresponding to the analog value signal BS (k-1)), weighted by a coefficient f (k-1) variable according to a predetermined law f.
  • the difference operation is symbolized by a subtractor 108.
  • the output of the integrator Ia is connected to the output terminal A3 of the circuit 101.
  • the digital filter of the sigma-delta converter of FIG. 10 comprises a digital integrator (not shown), for example a counter, whose input is connected to the output A2 of the modulator via a digital application circuit. a weighting factor f (k) that varies according to the law f.
  • the variable law f is applied at the level of the digital filter with a cycle of advance relative to the modulator.
  • the input data of the filter is digital is the output binary data of the sigma-delta modulator, and the resolution of the internal data of the digital filter depends on 1 OSR and the resolution of the weighting law f.
  • the resolution of the weighting law f in the digital filter is preferably greater than or equal to the resolution of the law f in the modulator.
  • the output I (m) of the analog integrator can be written as follows:
  • sequence U (m) representing the difference between the accumulated energy from the continuous input signal Vin and the accumulated energy from the feedback made by the sigma-delta modulator is defined as follows.
  • This sequence U (m) represents the difference between the energy introduced by the signal and its estimate.
  • FIG. 11 is a diagram illustrating the evolution, as a function of the OSR, of the actual number of theoretical bits ENOB defined by
  • FIG. 12 is a circuit diagram of an exemplary embodiment of a circuit for dynamically varying a weighting coefficient of a sigma-delta modulator according to a variable law f.
  • the capacitor C is, in this example, a digitally controllable capacitance capacitor made with a table. switched capabilities.
  • the capacitor C is divided into n + 1 capacitances CP] _ to CP n + 1 .
  • Capacities ⁇ to CP n are obtained by dichotomous division of the value of the capacity ⁇ 3 ⁇ 4 ase corresponding to the basic coefficient (unweighted).
  • the capacitors CP 1, CP 2,... CP n have the values ⁇ 3 ⁇ 4 ase / 2, 3 ⁇ 4 ase / 4, ... ⁇ 3 ⁇ 4 ase / 2 n, respectively .
  • the capacity CP n + i has the same value as the capacity CP n .
  • the sum of the values of the capacitances CP_ to CP n + i is equal to ⁇ 3 ⁇ 4 ase .
  • the capacitor with variable capacitance C of FIG. 12 comprises, between conduction terminals E1 and E2, n + 1 parallel branches each comprising one of the n + 1 capacitors CP a , with q integer ranging from 1 to n + 1, and two switches Sg controlled by the same control signal (or by very slightly shifted control signals, for example having a time shift of less than 0.1 TQSR), connecting the electrodes of the capacitance CPg respectively at the terminal El and at the terminal E2.
  • a control circuit not shown can be provided for controlling the switches Sg so as to dynamically vary the capacitance of a capacitor C during an analog-to-digital conversion phase of the input signal of the sigma-delta converter.
  • the switches s n + i are open, and the numerical value on n bits of the law f (k) is applied to the control signals switches S _ to s n , the strongest bit being applied to the switches S] _, and the least significant bit being applied to the switches s n .
  • An advantage of the circuit of FIG. 12 is that the weighting law f (k) can easily be reconfigured, for example if the needs of the application change.
  • the analog signal to be digitized is a voltage and is sampled on sigma-delta modulator capacitors (example of FIG. 2).
  • the described embodiments are not limited to this particular case.
  • the proposed solution can be adapted to analog current sigma-delta modulators.
  • the weighting of the signals internal to the modulator by a variable law can for example be achieved by modulating the integration times of currents on capacitors. For modulators with continuous time, the law of weighting will not be more discrete (f (k)) but continuous (f (t)).
  • the proposed solution can be adapted to MASH sigma-delta modulators (of the English "Multi Stage Noise Shaping"), that is to say that the proposed solution can be adapted to multi-stage noise shaping modulators.
  • modulators of order p greater than 1 constituted by the serialization of several sigma-delta modulators of order less than p, each modulator of order less than p having, as in the modulators described above, an analog integration circuit, a 1-bit analog-to-digital converter, and a feedback loop which may include a digital-to-analog converter and a subtracter.
  • the operating principle of sigma-delta modulators of the MASH type is for example described in the article "Sturdy MASH ⁇ - ⁇ modulator” by Maghari et al. (ELECTRONICS LETTERS 26th October 2006 Vol.42 No.22).
  • the signals on which the weighting law f (k) is applied are chosen so that at least one weighting by the law f (k) is performed upstream of an integrator modulator and preferably so that the different signals added or subtracted in the modulator and / or in the digital filter of the converter are at the same scale.
  • the analog input signal is inputted to the analog integration circuit 101 of the modulator, and the 1-bit analog-to-digital converter 103 of the modulator compares an output signal. circuit 101 to a constant reference signal.
  • the input signal and the reference signal can be inverted.
  • the inventors have found that if the modulator coefficients are fixed, the output noise of the sigma-delta converter is relatively high.
  • the application of a variable weighting law to modulator coefficients makes it possible to significantly improve the accuracy of the converter.
  • An advantage of this embodiment is that the reference input of the comparator 103 is a high impedance input.
  • the application of the signal to be converted directly on the comparator makes it possible to avoid drawing power on the signal to be digitized.
  • sigma-delta modulators comprising one or more cascaded analogue integrators.
  • the described embodiments are not limited to this particular case. More generally, in the embodiments described, the analog integrators of the sigma-delta modulators can be replaced by other types of analog filters.
  • Figure 13 illustrates, in block form, another example of an embodiment of a sigma-delta converter of order 1.
  • the analog integration circuit 101 As is shown in FIG. 10, the analog integration circuit 101, the 1-bit analog-to-digital conversion circuit 103 and the 1-bit digital-to-analog converter 107 and the subtractor 108.
  • the analog filter 106 of the circuit The integration analog 101 shown in FIG. 13 comprises an adder 109, a unity gain delay operator 111 denoted by Z 1 and a multiplier 113 making it possible to multiply the output signal of the operator 111 by a factor a.
  • the adder 109 adds the received analog signal to the cycle k and an internal signal to the analog filter from the operator 111 multiplied by the coefficient a.
  • the output of the summator 109 feeds the input of the operator 111 and forms the output A3 of the integration circuit 101.
  • the signal internal to the analog filter from the operator 111 forms the output of the analog filter at the cycle k-1.
  • a value of the coefficient a greater than strictly equal to 1 the contribution to the output value of the analog filter at the point A3 of the input analog signal of the summator 109 coming from the subtractor 108 to the cycle k is smaller than its contribution to the analog filter. in the previous cycle k-1. It is sufficient that during at least one cycle during the conversion phase, the coefficient a is strictly greater than 1 for the contribution condition to be satisfied. It is of course possible to provide a coefficient a strictly greater than 1 for several cycles see for all the cycles of a conversion phase.
  • FIG. 13 The functional blocks shown in FIG. 13 can be realized in many ways, one of which is explained in FIG. 14. It is of course possible to make the summator 109, the operator 111 and the multiplier 113 in other forms depending existing components on the market and their ease of implementation.
  • the summator, 109, the operator 111 and the multiplier 113 are made from an operational amplifier 115 receiving on its inverting input the internal signal from the subtractor 108 via a capacitance Cin.
  • Switches ⁇ 1 and ⁇ 2 make it possible to connect the capacitor Cin either to the output of the adder 108, or to a reference voltage Vref or to the inverting input.
  • the inverting input is connected to the output of the operational amplifier 115 via a capacitor Cfb which can be short-circuited by a switch ⁇ -r.
  • the inverting input is also connected to the output of the operational amplifier 115 through a Cout capacitance which can be switched by switches also called ⁇ 1 and ⁇ 2.
  • FIG. 14 A timing diagram is shown in Figure 14 to show the sequence by cycle of three switching phases switches ⁇ 1, ⁇ 2 and ⁇ . To simplify the understanding, the three phases ⁇ 1 ⁇ 2 and ⁇ are called by the name of the closed switches during each of the phases.
  • phase ⁇ the integrator consisting of amplifier 115 with capacitance Cfb is reset by short-circuiting Cfb. Its charge Qcfb becomes null
  • Vout (k) Wine (k) + a * Vout (k-1)
  • the ratio between the values of the capacities Cout on the one hand and Cfb and Cin on the other hand amounts the value of the coefficient a.
  • the weighting of the output of the digital filter can follow the law f (k) (or f (k + 1)) taking into account the theoretical application offset between the modulator and the digital filter. Another decreasing law can also be chosen for the digital filter.
  • the variant embodiment described from FIGS. 13 and 14 has the advantage of not necessarily introducing a scale factor at the output of the integration circuit 101. Nevertheless, there is a risk of saturation of the integrator due to a gain greater than 1.
  • An advantage of an exponential decay at the input of the integrator is related to consumption. Indeed, in a realization with switched capacities, the consumption related to the load of decreasing value capacities makes it possible to reduce the dynamic consumption. Nevertheless, this attenuation of the gain may cause an increase in the temporal noise. However, in certain imaging applications, for example, the linearity of the digital value produced at the output of the converter is greater than the temporal noise on this digital value.
  • the eye will tend to smooth or average the temporal noise and will therefore be more sensitive to linearity errors (if we consider here a population of numerical values of output relative to several conversions of the same static input analog value, the noise is relative to the standard deviation of the population and the linearity error to the difference between the expected theoretical numerical value and the population mean).
  • the proposed invention and in particular its variant explained from FIG. 10, nevertheless reduces the linearity error.
  • FIG. 15a represents in the form of a chronogram whose time axis is expressed in number of cycles the evolution of the input weighting of the integrator according to the variant of FIG. 10.
  • the total number of cycles OSR for producing a digital output value is 100 and the number N of cycles after which the input weight of the integrator is reset is 10.
  • FIG. 15b represents in the form of a timing diagram with the same time axis, the weighting applied to the gain of the integrator according to the variant of FIG. 13. Every N cycles, in the example represented, the gain of 1 ' The integrator (initially equal to 1) is multiplied by (1 / q) N, i.e. (1/0, 8) 10 ⁇ 9.31, and is reset to its initial value at the next cycle. Thus, the property of a contribution of the input value of the integrator following the law f (k) is retained. In this combination, the risk of saturation is reduced and the robustness to noise is increased due to less attenuation of the input signal of the integrator.
  • FIGS. 10 and 13 Another combination of the two variants of FIGS. 10 and 13 consists in simultaneously producing, at least for the same rank k, both an integrator input weighting and a gain in the integrator.
  • variant FIG. 10 can be generalized to converters of order greater than 1 comprising several cascaded analog filters.
  • the same is true for the variant presented with the aid of FIG. 13, which can be generalized to converters of order greater than 1.
  • This generalization is presented in FIG. 16, where each integrator lal at Ia4 of FIG. replaced by an adder 109, an operator 111 and a multiplier 113. It is of course possible to replace only at least one of the integrators lal to Ia4 of FIG. 1a by an adder 109, an operator 111 and a multiplier 113.
  • the factor a of each may be different in order to adjust the output variation ranges of the integrating analog filters.
  • the digital filter is then advantageously adapted according to the different factors.
  • the topology of the digital filter can be modified to approach that of the sigma-delta modulator.
  • the digital filter in the case of a modulator with cascaded analog filters, it is advantageous to produce the digital filter by means of elementary filters of the same types and cascaded in the same way.
  • filter of the same type we mean, for example, high pass, low pass, pass band, integrator filters which will be analog in the modulator and digital in the digital filter.
  • different elementary filters can be implemented in an equivalent manner. It is for example possible to provide two variants of elementary filter. In the first variant, a unity gain integrator is preceded by a multiplier, in the image of the modulator of FIG. 10. In the second variant, the elementary filter comprises a non-unit gain integrator in the image of the modulator of FIG. 13. Integrator cascades according to the two variants are nevertheless completely equivalent and may both be implemented at the output of a modulator according to FIG. 10 or at the output of a modulator according to FIG. 13.
  • the output value of the second integrator is equal to:
  • the two ratios are identical, which shows the equivalence of the two variants of the digital filter. This equivalence has been shown for a cascade of two filters. It is understood that the equivalence between the two variants is obtained regardless of the number of cascaded elementary filters.

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Abstract

L ' invention concerne un convertisseur sigma-delta comportant un modulateur sigma-delta adapté à fournir une suite d' échantillons binaires (BS (k) ) représentatifs d'un signal analogique d' entrée (Vin) à numériser, dans lequel au moins un signal analogique interne au modulateur est pondéré par un coefficient variable selon une première loi (f) prédéterminée.

Description

CONVERTISSEUR SIGMA-DELTA A HAUTE LINEARITE
Domaine
La présente demande concerne le domaine des convertisseurs analogique-numérique, et, plus particulièrement, des convertisseurs sigma-delta.
Exposé de 1 ' art antérieur
Un convertisseur sigma-delta comprend typiquement un modulateur sigma-delta et un filtre numérique . Le signal analogique à numériser est appliqué en entrée du modulateur, et est échanti1lonné par ce dernier à une fréquence relativement élevée (par rapport à la fréquence maximale du signal d' entrée) , appelée fréquence de sur-échantillonnage . Le modulateur produit , à la fréquence de sur-échanti1lonnage, des échantillons binaires représentatifs du signal analogique d'entrée. Le train de bits de sortie du modulateur sigma-delta est traité par le filtre numérique qui en extrait une valeur numérique sur N-bits (N étant la résolution de quantification du convertisseur sigma- delta) , représentative du signal d' entrée . Le nombre d'échantillons binaires (c ' est-à-dire le nombre de périodes de sur-échanti1lonnage) nécessaires pour produire une valeur numérique de sortie sur N-bits est désigné par 1 ' acronyme OSR, de 1 ' anglais "Over Sampling Ratio" (taux de sur- échantillonnage) . Le modulateur sigma-delta est typiquement constitué d'une boucle comportant au moins un circuit analogique d' intégration, un convertisseur analogique-numérique 1-bit , un convertisseur numérique-analogique 1-bit, et un soustracteur. Le signal analogique d ' entrée est appliqué en entrée du circuit d ' intégration, qui 1 ' échantillonne à la fréquence de sur- échantillonnage et fournit à cette même fréquence des échantillons analogiques représentatifs de la différence entre le signal d' entrée et un signal analogique de rétroaction. Les échantillons analogiques de sortie du circuit d' intégration sont numérisés par le convertisseur analogique-numérique 1-bit ( typiquement un comparateur) . Les échantillons binaires ainsi obtenus forment le signal de sortie du modulateur. Ces échantillons binaires sont par ailleurs convertis en échantillons analogiques par le convertisseur numérique- analogique 1-bit, le signal analogique ainsi obtenu formant le signal de rétroaction du modulateur . Le circuit d' intégration analogique peut comprendre un unique intégrateur analogique, ou plusieurs intégrateurs analogiques cascadés . Il peut aussi comprendre un ou plusieurs soustracteurs , un ou plusieurs sommateurs, et/ou un ou plusieurs coefficients de pondération. Le nombre p d ' intégrateurs analogiques définit généralement 1 ' ordre du modulateur sigma-delta . Plus 1 ' ordre p du modulateur est élevé, plus le nombre OSR d' échantillons nécessaires à 1 ' obtention d'une valeur numérique de sortie sur N-bits peut être réduit (à niveaux de bruit de quantification identiques) . En contrepartie, les modulateurs sigma-delta sont d ' autant plus complexes à réaliser que leur ordre est élevé (stabilisation délicate) .
Le filtre numérique comprend, selon la structure du modulateur, un ou plusieurs intégrateurs numériques (généralement au moins autant que d ' intégrateur analogique dans le modulateur) , par exemple des compteurs, et réalise une fonction de filtrage destinée à extraire 1 ' information utile du train de bits produit par le modulateur sigma-delta. Plus particulièrement, le modulateur sigma-delta met en forme le signal utile par 1 ' intermédiaire de sa fonction de transfert de signal STF, et le bruit de quantification par 1 ' intermédiaire de sa fonction de transfert de bruit NTF . La STF est la fonction de transfert liant le signal analogique d' entrée à numériser au signal de sortie du modulateur, et la NTF est la fonction de transfert liant le bruit de quantification introduit par le convertisseur analogique-numérique 1-bit du modulateur au signal de sortie du modulateur. La NTF permet de repousser le bruit de quantification en dehors de la bande d' intérêt (dans laquelle se trouve le signal) . Le filtre numérique est conçu de manière à extraire le signal dans les bandes de fréquence où 1 ' atténuation du bruit de quantification par la NTF est élevée (c ' est-à-dire dire là où se trouve le signal) . La fonction de transfert de signal STF est généralement égale à 1 , et la fonction de transfert de bruit NTF s ' exprime par exemple, pour un modulateur d ' ordre p, par NTF (z) = (l-z_1)P.
Il existe un besoin d' améliorer au moins en partie certains aspects des convertisseurs sigma-delta existants .
Résumé
Ainsi , un mode de réalisation prévoit un convertisseur sigma-delta comportant un modulateur sigma-delta adapté à fournir une suite d' échantillons binaires représentatifs d ' un signal analogique d' entrée à numériser, la délivrance d' un échantillon binaire de la suite d' échanti1Ions binaires étant réalisée à l' issu d'un cycle de fonctionnement du modulateur, une phase de conversion comprenant un nombre de cycles nécessaires pour produire une valeur numérique de sortie du convertisseur, le modulateur comportant au moins un filtre analogique recevant un signal analogique interne issu du signal analogique d' entrée, dans lequel la contribution au filtre analogique du signal analogique interne à un cycle donné est plus faible que la contribution au filtre analogique du signal analogique interne au cycle précédent, les contributions aux différents cycles étant régis par une première loi prédéterminée fonction du rang du cycle dans la phase de conversion.
Le filtre analogique peut être de différent type, par exemple : passe haut, passe bas, passe bande ou intégrateur .
Selon un mode de réalisation, le convertisseur comporte en outre un filtre numérique adapté à traiter les échantillons binaires de sortie du modulateur, le filtre numérique recevant un signal numérique interne dans lequel la contribution au filtre numérique du signal numérique interne à un cycle donné est plus faible que la contribution au filtre numérique du signal numérique interne au cycle précédent, les contributions aux différents cycles étant régis par une deuxième loi prédéterminée fonction du rang du cycle .
Le filtre analogique et le filtre numérique sont avantageusement du même type.
Selon un mode de réalisation, les première et deuxième lois prédéterminées sont identiques .
Selon un mode de réalisation, le modulateur sigma- delta comprend un circuit analogique d' intégration, un convertisseur analogique-numérique 1-bit, et une boucle de rétroaction, et le signal analogique interne au modulateur est un signal interne au circuit analogique d' intégration.
Selon un mode de réalisation, le circuit analogique d' intégration comprend plusieurs filtres analogiques cascadés .
Selon un mode de réalisation, le convertisseur analogique-numérique 1-bit comprend un comparateur, le signal analogique d' entrée à numériser est appliqué sur un nœud d' entrée du circuit analogique d' intégration, et un potentiel constant est appliqué sur un nœud d' application d' un potentiel de seuil de comparaison du comparateur.
Selon un mode de réalisation, le convertisseur analogique-numérique 1-bit comprend un comparateur, le signal analogique d' entrée à numériser est appliqué sur un nœud d' application d'un potentiel de seuil de comparaison du comparateur, et un potentiel constant est appliqué sur un nœud d' entrée du circuit analogique d' intégration.
Selon un mode de réalisation, la première loi variable prédéterminée est appliquée à un ou plusieurs signaux analogiques internes au modulateur de façon que tous les signaux analogiques s ' additionnant ou se soustrayant dans le modulateur soient à la même échelle vis-à-vis de la première loi . Autrement dit, les signaux analogiques peuvent varier dans une même plage d' amplitude pour une plage d' amplitude donnée du signal analogique d' entrée .
Selon un mode de réalisation, le filtre numérique comprend au moins un intégrateur numérique, et le signal numérique interne au filtre numérique est un signal d' entrée d'un des au moins un intégrateur numérique .
Selon un mode de réalisation, le filtre numérique comprend plusieurs intégrateurs numériques cascadés .
Selon un mode de réalisation, la première loi comprend au moins une phase de décroissance pendant une phase de conversion d'un signal analogique d' entrée en un signal numérique de sortie par le convertisseur.
Selon un mode de réalisation, la première loi est une loi exponentie11e décroissante fonction du rang du cycle .
Selon un mode de réalisation, la première loi est constante pendant une première partie de la phase de conversion, et décroit exponentie11ement en fonction du rang du cycle pendant une deuxième partie de la phase de conversion.
Selon un mode de réalisation, la première loi est constante pendant une troisième partie de la phase de conversion.
Selon un mode de réalisation, le signal analogique d' entrée est pondéré par un coefficient en entrée du modulateur le coefficient étant non nul pendant une première partie de la phase de conversion, suivie d'une seconde partie de la phase de conversion pendant laquelle le coefficient est nul .. Selon un mode de réalisation, la première loi est modifiée dynamiquement selon des règles prédéterminées pendant la phase de conversion.
Selon un mode de réalisation, la première loi est appliquée avec un déphasage en nombre de cycles au niveau du modulateur sigma-delta et au niveau du filtre numérique .
Selon un mode de réalisation, au moins deux lois distinctes sont appliquées sur des signaux analogiques internes distincts du modulateur .
Selon un mode de réalisation, au niveau du modulateur, la première loi variable est appliquée en faisant varier une capacité variable pendant la phase de conversion.
Selon un mode de réalisation, la capacité variable comprend une pluralité de capacités commutables reliées en parallèle, dont les valeurs correspondent respectivement aux valeurs obtenues par dichotomie à partir d'une valeur de capacité de base, la somme des valeurs des capacités commutables étant égale à la valeur de la capacité de base. Selon un mode de réalisation, le convertisseur comprend en entrée du filtre un dispositif de pondération du signal analogique interne reçu par le filtre analogique appliquant un coefficient de pondération variable βΐί, fonction du rang k du cycle . Durant la phase de conversion, au moins deux coefficients distincts Bk-l et βk sont appliqués, respectivement pour deux cycles successifs de rang k-1 et k, avec 3k-l > β^
Selon un mode de réalisation, le coefficient de pondération variable βk est décroissant avec le rang k du cycle .
Selon un mode de réalisation, ledit au moins un filtre analogique intégrateur est équivalent à un circuit théorique comprenant un sommateur entre la valeur d' un signal analogique reçu au cycle k et un signal interne du filtre correspondant à une multiplication par un coefficient a du signal de sortie du filtre analogique obtenu au cycle k-1. Durant la phase de conversion, au moins une valeur du coefficient a supérieur strictement à 1 est appliquée pour au moins un cycle .
Selon un mode de réalisation, le coefficient a est croissant avec le rang k du cycle .
Selon un mode de réalisation, le convertisseur est configuré pour que lors de la phase de conversion, on applique au moins une fois la séquence d'opérations suivantes :
durant N cycles, N étant supérieur à 1 et inférieur au nombre OSR de cycles nécessaires pour produire une valeur numérique de sortie du convertisseur, après un cycle initial, un coefficient de pondération β]ς variable de façon décroissante est appliqué au signal analogique interne,
durant M cycles suivants, M étant supérieur ou égal à 1 et inférieur au nombre OSR de telle sorte que M+N soit inférieur ou égal à OSR, le coefficient a du filtre analogique est supérieur strictement à 1.
Selon un mode de réalisation, M est égal à 1 et le coefficient du filtre analogique prend une valeur supérieure ou égale à 1 ' inverse du coefficient de pondération βΝ appliqué au cycle N, de sorte que le signal de sortie du filtre analogique retrouve une amplitude de variation correspondant à 1 ' amplitude de variation au cycle initial et le coefficient a est réinitialisé à la fin du N+l-ième cycle pour retrouver sa valeur au cycle initial .
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d' autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
les figures 1A et 1B illustrent, sous forme de blocs, un exemple d'un convertisseur sigma-delta ;
la figure 2 est un schéma électrique détaillé d' un exemple de réalisation du modulateur sigma-delta de la figure 1A ; la figure 3 est un chronogramme illustrant 1 ' évolution, en fonction du temps, de signaux de commande du modulateur de la figure 2 ;
la figure 4 est un diagramme illustrant 1 ' évolution de la linéarité et du bruit, en fonction de l'OSR, dans un convertisseur sigma-delta du type décrit en relation avec les figures 1 à 3 ;
les figures 5A et 5B illustrent, sous forme de blocs, un exemple d'un mode de réalisation d'un convertisseur sigma- delta ;
la figure 6 est un diagramme illustrant 1 ' évolution de la linéarité et du bruit, en fonction de l'OSR, dans un convertisseur sigma-delta du type décrit en relation avec les figures 5A et 5B ;
la figure 7 est un diagramme illustrant 1 ' évolution de la linéarité et du bruit, en fonction de l'OSR, dans un autre exemple de convertisseur sigma-delta du type décrit en relation avec les figures 5A et 5B ;
la figure 8 est un diagramme illustrant 1 ' évolution de la linéarité et du bruit, en fonction de l'OSR, dans un autre exemple de convertisseur sigma-delta du type décrit en relation avec les figures 5A et 5B ;
la figure 9 illustre, sous forme de blocs, un autre exemple d'un mode de réalisation d'un convertisseur sigma- delta ;
la figure 10 illustre, sous forme de blocs, un autre exemple d'un mode de réalisation d'un convertisseur sigma- delta ;
la figure 11 est un diagramme illustrant le comportement du convertisseur sigma-delta de la figure 10 ;
la figure 12 est un schéma électrique d'un exemple de réalisation d' un circuit permettant de faire varier dynamiquement un coefficient de pondération d' un modulateur sigma-delta ; la figure 13 illustre, sous forme de blocs, un autre exemple d'un mode de réalisation d'un convertisseur sigma-delta d'ordre 1 ;
la figure 14 illustre un exemple de réalisation d'un filtre analogique pouvant être mis en œuvre dans l' exemple de réalisation de la figure 13 ;
les figures 15a et 15b illustre sous forme d'un chronogramme 1 ' évolution, en fonction du temps , de coefficients appliqués modulateur du convertisseur de la de la figure 13 ;
la figure 16 illustre sous forme de blocs, une généralisation de l' exemple de la figure 13 à des convertisseurs d'ordre supérieur à 1.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références aux différentes figures . Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés . En particulier, les détails de réalisation des filtres numériques des convertisseurs sigma-delta décrits n' ont pas été représentés, la réalisation de ces filtres étant à la portée de 1 'homme du métier à la lecture de la présente description.
Les figures 1A et 1B illustrent, sous forme de blocs, un exemple d'un convertisseur sigma-delta d' ordre 4. Plus particulièrement, la figure 1A représente le modulateur sigma- delta du convertisseur, et la figure 1B représente le filtre numérique du convertisseur.
Le modulateur sigma-delta de la figure 1A comprend une borne d ' entrée Al destinée à recevoir un signal analogique d' entrée Vin à numériser, et une borne de sortie A2 destinée à fournir une suite d' échantillons binaire BS représentative du signal Vin. Par souci de simplification, on considère ici que le signal analogique d' entrée à numériser est constant pendant toute la durée nécessaire à la production d'une valeur de sortie numérique sur N-bits, soit 0SR*TQS , TQSR étant la période de sur-échanti1lonnage du convertisseur . Les modes de réalisation décrits ci-après ne se limitent toutefois pas à ce cas particulier et peuvent être adaptés à la conversion de signaux analogiques variables .
Le modulateur de la figure 1A comprend un circuit analogique d' intégration 101 comprenant une première entrée connectée à la borne Al d' application du signal Vin, et une sortie A3 reliée à 1 ' entrée d'un circuit de conversion analogique-numérique 1-bit 103 , par exemple un comparateur 1- bit . La sortie du convertisseur 103 est connectée à la sortie A2 du modulateur, et est en outre reliée par une boucle de rétroaction à une deuxième entrée A4 du circuit d' intégration 101. Dans 1 ' exemple représenté, on considère que le signal d' entrée Vin et le signal de sortie BS du modulateur sont normalisés, c ' est-à-dire que la valeur 0 du signal binaire BS correspond à un niveau de tension égal à la plus petite valeur que peut prendre le signal analogique Vin, et que la valeur 1 du signal BS correspond à un niveau de tension égal à la plus grande valeur que peut prendre le signal Vin. Ainsi, dans 1 ' exemple représenté, la boucle de rétroaction est une simple piste conductrice reliant la borne A2 à la borne A4 , et le signal de rétroaction est directement le signal BS . Dans le cas où le signal binaire de sortie BS n' est pas à la même échelle que le signal d' entrée Vin, la boucle de rétroaction peut comporter un convertisseur numérique-analogique 1-bit entre les bornes A2 et A4 , le signal de rétroaction étant alors le signal de sortie du convertisseur numérique-analogique 1-bit .
A chaque cycle k de durée TQSR d'une phase de conversion du signal d ' entrée Vin en une valeur numérique, avec k entier allant de 1 à OSR, le circuit d' intégration 101 prélève un échantillon analogique Vin (k) du signal d' entrée, et le modulateur fournit, en sortie du convertisseur analogique- numérique 1-bit 103 , un échantillon binaire BS (k) du signal de sortie . Dans l'exemple de la figure 1A, le circuit d' intégration 101 comporte quatre intégrateurs analogiques cascadés la^, la.2 , Ia3 et la^ et un circuit de sommation ∑. Chaque intégrateur comporte une entrée et une sortie, et a par exemple une fonction de transfert en z/(z-l), c ' est-à-dire que, à chaque cycle, le signal intégré, ou signal de sortie de 1 ' intégrateur, est augmenté de la valeur du signal appliqué en entrée de 1 ' intégrateur .
Dans 1 ' exemple représenté, 1 ' intégrateur Ia^ reçoit sur son entrée un signal égal à la différence entre le signal d' entrée Vin (k) pondéré par un coefficient b- , et le signal de rétroaction BS(k-l) pondéré par un coefficient . L ' intégrateur Ia2 reçoit sur son entrée un signal égal au signal de sortie de 1 ' intégrateur Ia]_ pondéré par un coefficient C]_ . L ' intégrateur Ia3 reçoit sur son entrée un signal égal au signal de sortie de 1 ' intégrateur Ia2 pondéré par un coefficient C2. L ' intégrateur Ia4 reçoit sur son entrée un signal égal au signal de sortie de 1 ' intégrateur Ia3 pondéré par un coefficient C3. Le circuit de sommation additionne le signal d' entrée Vin (k) pondéré par un coefficient 5, et les signaux de sortie des intégrateurs Ia]_, Ia2 , Ia3 et Ia , pondérés respecti ement par des coefficients C7, cg, C5 et C4. La sortie du circuit de sommation ∑ est connectée à la borne A3 de sortie du circuit 101.
De nombreuses variantes d ' architectures de modulateurs sigma-delta peuvent être envisagées . De façon générale, les modes de réalisation décrits s ' appliquent à des modulateurs sigma-delta d ' ordre p supérieur ou égal à 1, dans lesquels chacun des p intégrateurs analogiques laj , avec j entier allant de 1 à p, reçoit sur son entrée un signal égal à la différence entre le signal d ' entrée Vin (k) pondéré par un coefficient bj et le signal de rétroaction BS(k-l) pondéré par un coefficient aj , à laquelle s ' additionne, si le rang j de 1 ' intégrateur laj est supérieur à 1, le signal de sortie du modulateur Ia-j _i de rang précédant pondéré par un coefficient cj-l- Le circuit de sommation ∑ additionne le signal d' entrée Vin (k) pondéré par un coefficient p+]_ , le signal de sortie de 1 ' intégrateur lap de rang p pondéré par un coefficient Cp, et, si p est supérieur à 1, le ou les signaux de sortie des intégrateurs de rang p-1, avec 1 entier allant de 1 à p-1, pondérés respectivement par des coefficients Cp+]_ . Certains des coefficients susmentionnés peuvent être nuls . Par exemple, dans le modulateur d ' ordre 4 de la figure 1, les coefficients b2 , 3, , a2 , a-3 et sont nuls . On notera que les modes de réalisation décrits peuvent aussi s ' appliquer à des modulateurs comportant en outre une ou plusieurs contre-réaction analogiques de la sortie d'un intégrateur analogique vers 1 ' entrée d' un intégrateur analogique amont , au travers d'un coefficient de pondération spécifique, et/ou dans lesquels la sortie d'un intégrateur de rang i est additionnée, au travers d' un coefficient de pondérâtion spécifique, à 1 ' entrée d' un intégrateur aval de rang supérieur ou égal à i+2. En outre, des délais peuvent être introduits entre les différents étages du circuit 101, et/ou entre le circuit 101 et le convertisseur 103.
Le filtre numérique d'un convertisseur sigma-delta comprend généralement un intégrateur numérique, ou plusieurs intégrateurs numériques en cascade . De préférence, un modulateur sigma-delta d ' ordre p est associé à un filtre numérique comportant un nombre supérieur ou égal à p d ' intégrateurs numériques . Dans 1 ' exemple de la figure 1B, le filtre numérique comprend quatre intégrateurs numériques cascadés I¾, I¾ , !¾ et I¾ . Chaque intégrateur numérique, par exemple un compteur, comporte une entrée et une sortie, et, à chaque cycle, le signal intégré, ou signal de sortie de 1 ' intégrateur, est augmenté de la valeur du signal appliqué en entrée de 1 ' intégrateur. Le premier intégrateur I¾ reçoit sur son entrée le signal binaire BS de sortie du modulateur sigma-delta de la figure 1A, le deuxième intégrateur I¾ reçoit sur son entrée un signal numérique de sortie de 1 ' intégrateur !¾, le troisième intégrateur !¾ reçoit sur son entrée un signal numérique de sortie de 1 ' intégrateur !¾, et le quatrième intégrateur Ir.4 reçoit sur son entrée un signal numérique de sortie de 1 ' intégrateur I113. Le filtre de la figure 1B réalise une fonction de type passe-bas destinée à extraire 1 ' information utile du train de bits produit par le modulateur sigma-delta . Plus généralement , le filtre numérique extrait le signal aux fréquences où 1 ' atténuation de la NTF est la plus importante . Ainsi , selon la structure du modulateur, le filtre numérique peut réaliser une fonction passe-bas, une fonction passe-bande, ou une fonction passe-haut .
L ' intégration numérique est réalisée à la fréquence de sur-échanti1lonnage du modulateur sigma-delta . Dans 1 ' exemple représenté, les quatre intégrateurs numériques Iiij sont commandés simultanément par un même signal de commande <J>COmp d' de fréquence 1/TQSR- L sortie du dernier intégrateur numérique In4 est reliée à un bloc de normalisation 105 qui a pour fonction de convertir le signal fourni par 1 ' intégrateur In4 en un code numérique sur N-bits, N étant un entier supérieur à 1 correspondant à la résolution du convertisseur sigma-delta. A titre d' exemple, le bloc 105 divise le signal qu'il reçoit par une valeur de référence, par exemple à égale à la valeur que prendrait ce signal pour la valeur maximale autorisée du signal Vin, et fournit sur une borne de sortie A5 du convertisseur une valeur de sortie représentative du résultat de la division quantifiée sur N-bits .
Diverses variantes d' architectures de filtres numériques peuvent être envisagées . En particulier, la topologie du filtre numérique peut être modifiée pour se rapprocher de celle du modulateur sigma-delta. Par exemple, au lieu de recevoir sur son entrée uniquement le signal de sortie du dernier intégrateur numérique In4 comme dans 1 ' exemple de la figure 1B, le circuit de normalisation 105 peut recevoir un signal égal à la somme des signaux de sortie des quatre intégrateurs !¾, I¾ , !¾ et In4. En outre, pour se rapprocher encore davantage de la topologie du modulateur sigma-delta, les signaux numériques internes du filtre numérique peuvent être pondérés par des coefficients identiques à ceux du modulateur .
La figure 2 est un schéma électrique détaillé illustrant un exemple (non limitatif) de réalisation du modulateur sigma-delta de la figure 1A.
Dans 1 ' exemple de la figure 2 , chaque intégrateur laj comprend un amplificateur opérationnel AO dont 1 ' entrée est reliée à la sortie par une capacité d' intégration Cij . L ' entrée et la sortie de 1 ' amplificateur opérationnel forment respectivement 1 ' entrée et la sortie de 1 ' intégrateur . Chaque intégrateur laj comprend en outre, en parallèle de sa capacité d ' intégration Cij , un interrupteur de réinitialisation commandé par un signal Or. Dans la suite de la description, par souci de simplification, les interrupteurs du modulateur sont désignés par les mêmes références que leurs signaux de commande respectifs .
Les sorties des intégrateurs la^, !¾, Ia3 et Ia4 sont reliées respectivement à une première électrode d'une capacité Col , à une première électrode d' une capacité Co2, à une première électrode d'une capacité Co3 et à une première électrode d'une capacité Co4, par des premier, deuxième, troisième et quatrième interrupteurs Old. Par ailleurs, les premières électrodes des capacités Col, Co2, Co3 et Co4 sont reliées à un nœud R d' application d'un potentiel de référence, par exemple égal au potentiel moyen entre la valeur de sortie haute DACUp et la valeur de sortie basse DA¾n du convertisseur numérique- analogique de contre-réaction, respectivement par des premier, deuxième, troisième et quatrième interrupteurs <t>2d. Les deuxièmes électrodes des capacités Col , Co2 et Co3 sont reliées au nœud R respectivement par des premier, deuxième et troisième interrupteurs Φ1. De plus, les deuxièmes électrodes des capacités Col, Co2 et Co3 sont reliées respectivement à 1 ' entrée de 1 ' intégrateur Ia2 , à 1 ' entrée de 1 ' intégrateur Ia3 , et à 1 ' entrée de 1 ' intégrateur Ia4 , par des premier, deuxième et troisième interrupteurs Φ2. La deuxième électrode de la capacité Co4 est reliée au nœud R par un quatrième interrupteur Φ2 , et est en outre connectée à 1 ' entrée A3 du convertisseur analogique-numérique 103.
Le modulateur de la figure 2 comprend en outre une capacité Csl dont une première électrode est reliée à la borne Al d' application du signal d' entrée Vin par un cinquième interrupteur Old, et dont la deuxième électrode est reliée à 1 ' entrée de 1 ' intégrateur Ia^ par un cinquième interrupteur Φ2. La deuxième électrode de la capacité Csl est en outre reliée au nœud R par un quatrième interrupteur Φ1. Par ailleurs, la première électrode de la capacité Csl est reliée à un nœud d' application d'un potentiel DACup par un interrupteur Odac, et à un nœud d' application d ' un potentiel DACdn inférieur au potentiel DACup par un interrupteur ΦάΒ<¾3Γ.
La borne Al d'application du signal d' entrée Vin est en outre reliée à une première électrode d'une capacité Cs5 par un sixième interrupteur Old. La première électrode de la capacité Cs5 est en outre reliée au nœud R par un cinquième interrupteur 02d. La deuxième électrode de la capacité Cs5 est connectée au nœud d' entrée A3 du convertisseur analogique- numérique 103.
Par ailleurs, les premières électrodes des capacités Col , Co2 et Co3 sont reliées au nœud d' entrée du convertisseur analogique-numérique 103 respectivement par des capacités Cff1, Cff2 et Cff3.
Dans cet exemple, le convertisseur analogique- numérique 1-bit 103 comprend un comparateur 201 et une bascule 203. L ' entrée du comparateur 201 forme 1 ' entrée du convertisseur 103. La sortie du comparateur 201 est connectée à 1 ' entrée de la bascule 203. La sortie de la bascule 203 forme la sortie A2 du convertisseur 103 , fournissant le signal de sortie BS du modulateur sigma-delta . En fonctionnement, la sortie du comparateur 201 passe d'un état haut à un état bas selon que le signal appliqué sur la borne A3 est supérieur ou inférieur à un seuil, par exemple égal au potentiel de référence appliqué sur le nœud R . La bascule 203 échantillonne le signal de sortie du comparateur 201 et le recopie sur la sortie du modulateur à chaque front montant ou descendant d' un signal de commande Ocomp .
Le modulateur de la figure 2 comprend en outre deux portes ET ANDl et AND2 comportant chacune deux entrées et une sortie binaires . Les entrées de la porte ANDl sont connectées respectivement à la sortie A2 du convertisseur 103 et au signal de commande 02d, et les entrées de la porte AND2 reçoivent respectivement un signal complémentaire du signal de sortie du convertisseur 103 et le signal de commande 02d. La sortie de la porte ANDl est connectée à un nœud de commande de 1 ' interrupteur Odac, et la sortie de la porte AND2 est connectée à un nœud de commande de 1 ' interrupteur dac^^ .
Les intégrateurs Ia]_, Ia2 , Ia3 et la^, les capacités
Csl, Col, Co2, Co3, Co , Cs5, Cff1, Cff2 et Cff3, et les interrupteurs Φΐ , Φ2 , Old et 02d forment le circuit analogique d' intégration 101 du modulateur . Les interrupteurs Odac et Odac^aj;- et les portes ANDl et AND2 forment le convertisseur numérique-analogique 1-bit de la boucle de rétroaction du modulateur.
La figure 3 est un chronogramme illustrant 1 ' évolution, en fonction du temps, des signaux de commande Φΐ , Old, Φ2 , 02d et Ocomp du modulateur de la figure 2 selon un exemple de procédé de commande de ce modulateur . Plus particulièrement, la figure 3 illustre 1 ' évolution des signaux Φ1, Old, 02, 02d et Ocomp pendant un cycle TQSR correspondant à une période de sur-échanti1lonnage du modulateur . A titre d' exemple, 1 ' acquisition d'une valeur numérique sur N-bits représentative du signal d' entrée Vin peut comporter une phase initiale de réinitialisation des intégrateurs analogiques Ia]_, Ia2 , Ia3 et Ia4 , pendant laquelle les interrupteurs Or sont fermés de façon à décharger les capacités d' intégration Cil, Ci2 , Ci3 et Ci4. A 1 ' issue de cette phase de réinitialisation, les interrupteurs Or peuvent être ouverts, puis la séquence de commande de durée TggR illustrée en figure 3 peut être répétée OSR fois (dans le cas d' un convertisseur sigma-delta incrémental réinitialisé entre deux conversions analogique-numérique successives, ou plus de OSR fois s ' il ne s ' agit pas d'un convertisseur incrémental ) .
A un instant tO de début d'un cycle TQSR de commande du modulateur, les interrupteurs Φ1 et Old sont commandés à 1 ' état fermé (signaux de commande correspondants à 1 ' état 1 dans cet exemple) , et les interrupteurs Φ2 et Φ2ά sont commandés à 1 ' état ouvert (signaux de commande correspondants à 1 ' état 0 dans cet exemple) . Ceci conduit à 1 ' échantillonnage du signal d' entrée Vin sur la capacité d' entrée Csl de 1 ' intégrateur Ia- , et des signaux de sortie des intégrateurs Ia]_, Ia2, respectivement sur les capacités d' entrée Col, Co2 et Co3 des intégrateurs la^, Ia2 et Ia3. Les signaux échantillonnés étant des tensions, chaque capacité stocke une quantité de charges proportionnelle au produit de la tension échantillonnée par la valeur de la capacité d ' échantillonnage . Pendant cette phase, les signaux stockés dans les capacités Cs5, Cff1, Cff2, Cff3 et Co4 sont sommés sur le nœud de sortie A3 du circuit 101, qui constitue le sommateur ∑ de la figure 1A. On réalise ainsi la sommation pondérée des signaux stockés dans ces capacités, la pondération appliquée résultant des valeurs des capacités .
A un instant tl postérieur à 1 ' instant tO , le signal Ocomp est mis à 1 ' état haut . Le signal d' entrée du convertisseur analogique-numérique 103 (tension du nœud A3) est quantifié sur un bit par le convertisseur 103 sur le front montant du signal Ocomp. La valeur binaire du signal de sortie BS est ainsi mise à jour .
A un instant t2 postérieur à 1 ' instant tl, le signal
Φ1 est mis à 1 ' état bas, et, à un instant t3 postérieur à 1 ' instant t2, le signal Old est mis à 1 ' état bas .
A un instant t4 postérieur à 1 ' instant t3, les signaux Φ2 et 02d sont mis à 1 ' état haut . Il en résulte que les valeurs des intégrateurs laj,, !¾, !¾ et Ia4 sont mises à jour, c ' est- à-dire que les charges échantillonnées dans les capacités Csl, Col , Co2 , Co3 sont intégrées dans les capacités Cil, Ci2, Ci3, Ci4 respectivement . En outre, la contreréaction est activée, c ' est-à-dire que le signal DACup ou DACdn (selon que le signal BS est à 1 ' état haut ou bas) , est soustrait au signal d' entrée de la capacité Csl .
A un instant t5, postérieur à 1 ' instant t4 dans cet exemple, le signal Ocomp est remis à 1 ' état bas .
A un instant t6 postérieur à 1 ' instant t4, le signal Φ2 est mis à 1 ' état bas, et, à un instant t7 postérieur à 1 ' instant t6, le signal 02d est mis à 1 ' état bas .
Après 1 ' instant t7, le cycle susmentionné peut recommencer .
La quantification est effectuée pendant la phase Φ1 = 1 , et 1 ' intégration de la nouvelle contre-réaction est effectuée pendant la phase Φ2 = 1.
La valeur numérique binaire BS (k) de sortie du modulateur obtenue à chaque cycle TQSR est intégrée par le filtre numérique à la fréquence de sur-échanti1lonnage du modulateur, par exemple sur les fronts montants du signal ΦΟΟΓΠρ <3< qui peut être une copie retardée du signal ∞π (d'un retard inférieur à TQSR) ·
Les valeurs des capacités Csl, Cs5, Col, Co2, Co3, Co4 , Cff1, Cff2 , Cff3 fixent les valeurs des coefficients b]_, b5, a]_, c^, C2, C3 , C4, C5, cg, C7 du modulateur, par exemple selon les relations suivantes : Cil = 2*Csl/ci ; Ci2 = C0I/C2 ; Ci3 = Co2/c3 ; Ci4 = Co3/c4 ; Cffl = Cs5* (c7/ (Ci*b5) ) ; Cff2 = Cs5* (cg/ (c2*b5) ) ; Cff3 = Cs5* (c5/ (c3*b5) ) ; et Co4 = Cs5/b5.
Une caractéristique importante d'un convertisseur sigma-delta est sa linéarité . L ' erreur de non-linéarité, généralement désignée dans la technique par 1 ' acronyme INL (de 1 ' anglais "Intégral Non Linearity" ) , est la différence maximale (erreur crête à crête) , sur la plage de fonctionnement du convertisseur, entre la fonction de transfert du convertisseur (qui fait correspondre à chaque valeur du signal d' entrée analogique un code de sortie numérique) , et la fonction de transfert linéaire idéale . L ' erreur de linéarité peut être exprimée en LSB (de 1 ' anglais "Least Significant Bit" - bit de poids faible) , où 1 LSB = (Vinmax-Vinmj_n) /2N, Vinrnax et Vinmin étant respectivement la valeur maximale et la valeur minimale du signal analogique d' entrée sur la plage de fonctionnement du convertisseur, et N étant la résolution de quantification du convertisseur . La linéarité L du convertisseur peut être définie par la formule suivante : L = log2 ( (Vinmax-Vinmj_n) / (INL*LSB) .
Une autre caractéristique importante d'un convertisseur sigma-delta est son bruit de sortie B, qui peut être défini comme étant la moyenne, sur la plage de fonctionnement [Vinm-j_n , Vinmax] du convertisseur (sur un nombre de conversions significatif pour chaque point de la dynamique d' entrée) , des écarts types des codes numériques de sortie du convertisseur de chaque niveau du signal analogique d'entrée.
La figure 4 est un diagramme illustrant 1 ' évolution de la linéarité L et du bruit B, en fonction de 1 ' OSR, dans un convertisseur sigma-delta du type décrit en relation avec les figures 1 à 3. Plus particulièrement, la courbe 401 représente 1 ' évolution de la linéarité L (en ordonnée à gauche) en fonction de 1 'OSR (en abscisse) , et la courbe 403 représente 1 ' évolution du bruit B exprimé en LSB (en ordonnée à droite) en fonction de 1 ' OSR . Dans cet exemple, on a considéré un convertisseur sigma- delta effectuant une quantification sur N=16 bits .
Comme cela apparaît sur la figure 4 , plus l 'OSR augmente, plus la linéarité L augmente, et plus le bruit B diminue . A titre d' exemple, un OSR égal à 100 permet d' avoir une valeur de linéarité L égale à 15 et un niveau de bruit B égal à 0 , 85 LSB, alors qu'un OSR égal à 60 ne procure qu'une linéarité L égale à 12 et un niveau de bruit B égal à 2 , 4 LSB .
Il serait souhaitable de pouvoir améliorer la linéarité d'un convertisseur sigma-delta pour un OSR donné, ou, pour une valeur de linéarité donnée, de pouvoir réduire 1 ' OSR, et ce sans dégrader de façon significative le bruit de sortie du convertisseur .
La solution proposée, qui va maintenant être décrite, est tout particulièrement avantageuse pour des convertisseurs sigma-delta d ' ordre supérieur à 1, dans lesquels elle permet d' améliorer de façon significative le compromis OSR/linéarité . Toutefois, cette solution est compatible avec des convertisseurs sigma-delta d' ordre 1 , dans lesquels elle permet aussi d ' améliorer le compromis OSR/1inéarité (et en outre d' augmenter le rapport signal sur-bruit par rapport au rapport signal sur bruit induit par le bruit de quantification, par exemple généralement défini par log2 ( ( (3*OSR3) / (π2/12) ) 1/2) dans un modulateur d' ordre 1 sans coefficient variable .
Selon un aspect d'un mode de réalisation, on prévoit un convertisseur sigma-delta dans lequel, pendant 1 ' acquisition d'une valeur numérique sur N-bits représentative du signal analogique d'entrée, au moins un coefficient de pondération du modulateur sigma-delta varie de façon dynamique selon une loi f prédéterminée . De préférence, au moins un signal numérique interne au filtre numérique est en outre pondéré par une loi variable prédéterminée, par exemple mais non nécessairement par la même loi f que celle appliquée dans le modulateur.
Ceci constitue une différence par rapport aux convertisseurs sigma-delta connus , dans lesquels les coefficients de pondération du modulateur sont fixes, et en particulier, restent constants pendant les OSR cycles d' échantillonnage d' une phase de conversion analogique-numérique du signal d' entrée . En outre, dans les convertisseurs sigma- delta connus, aucun signal interne au filtre numérique n'est pondéré par un coefficient variable dynamiquement pendant les OSR cycles d' échantillonnage d' une phase de conversion analogique-numérique du signal d' entrée .
On notera que le coefficient de pondération du modulateur auquel est appliquée la loi f peut par exemple avoir une valeur initiale (avant modulation par la loi f) égale à 1 (à titre d'exemple, un fil de liaison sans coefficient apparent correspond à un coefficient unitaire, et on peut choisir d'appliquer la loi f sur ce coefficient) . Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier.
Les figures 5A et 5B illustrent, sous forme de blocs, un exemple d' un mode de réalisation d'un convertisseur sigma- delta. Dans 1 ' exemple représenté, le convertisseur est un convertisseur d' ordre 4. La figure 5A représente le modulateur sigma-delta du convertisseur, et la figure 5B représente le filtre numérique du convertisseur .
Le convertisseur sigma-delta des figures 5A et 5B présente des éléments communs avec le convertisseur sigma-delta des figures 1A et 1B. Ces éléments ne seront pas détaillés à nouveau . Seules les différences entre les deux convertisseurs seront exposées ci-après .
Le modulateur sigma-delta de la figure 5A diffère du modulateur sigma-delta de la figure 1A essentiellement en ce que, dans le modulateur de la figure 5A, les coefficients de pondération C2, cg, C7 et b§ sont modulés par une même loi variable prédéterminée f . A chaque cycle d ' échantillonnage k d'une phase de conversion analogique-numérique du signal d' entrée, avec k entier allant de 1 à OSR, la valeur f (k) de la loi f est susceptible de prendre une nouvelle valeur . Ainsi, les coefficients de pondération fixes C2 , cg, C7 et b5 du modulateur de la figure 1A sont remplacés par des coefficients variables c2*f (k) , c6*f(k), c7*f (k) et b5*f (k) . La loi f (k) est de préférence non binaire . Les OSR valeurs f (k) de la loi f sont par exemple stockées dans une mémoire d'un circuit de commande (non représenté) du convertisseur sigma-delta. Un exemple de circuit permettant d' appliquer une loi de pondération variable à des coefficients du modulateur sera décrit plus en détail ci- après en relation avec la figure 12. Les valeurs de base (non modulées par la loi f) des coefficients c2, cg, C7 et b5 , de même que les valeurs des coefficients fixes b]_, a^, C_, C3, C4 et C5, peuvent être déterminées par les méthodes usuelles de détermination des coefficients d'un modulateur sigma-delta, par exemple selon les règles de dimensionnement décrites dans 1 ' article intitulé "Automatic coefficients design for high-order sigma-delta modulators" de Kuo, T.H., Chen, K.D., et Chen, J.R. (Circuits and Systems II : Analog and Digital Signal Processing, IEEE Transactions, Volume 46, Issue 1) , ou dans le document "Understanding Delta-Sigma Data Converters" (John Wiley & Sons , New York, 2004) .
Le filtre numérique de la figure 5B diffère du filtre numérique de la figure 1B essentiellement en ce que, dans le filtre de la figure 5B, la loi de pondération variable f appliquée aux coefficients C2, cg, C7 et b5 du modulateur sigma- delta est en outre appliquée au signal numérique d' entrée de 1 ' intégrateur numérique de rang 3 I113. Dans 1 ' exemple représenté, la loi variable f est appliquée au niveau du filtre numérique avec un cycle d' avance par rapport au modulateur, c ' est-à-dire que lors d'un cycle d' échanti1lonnage TQSR du convertisseur sigma-delta, si la valeur de pondération f (k) est appliquée aux coefficients C2, cg , C7 et b5 du modulateur, la valeur de pondération f (k+1) est appliquée au signal d' entrée de 1 ' intégrateur numérique I¾ . Les inventeurs ont en effet constaté que ce décalage d' un cycle permet d' obtenir des performances particulièrement bonnes en termes de linéarité . Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. A titre de variante, la loi f peut être appliquée en phase au niveau du modulateur et au niveau du filtre numérique, ou avec une avance supérieure à un cycle dans le filtre numérique, ou avec un retard d'un cycle ou plus dans le filtre numérique . Dans une autre variante de réalisation, la loi f peut être appliquée avec un déphasage d' un cycle ou plus sur des coefficients distincts du modulateur, ou sur des signaux distincts du filtre numérique . Par exemple, lors d'un même cycle k d'une phase de conversion analogique-numérique du signal d'entrée, le coefficient al du modulateur peut être pondéré par la valeur f (k) , et le coefficient bl par la valeur f (k+1) .
Les modes de réalisation décrits ne se limitent pas à 1 ' exemple particulier des figures 5A et 5B, dans lequel le convertisseur sigma-delta est un convertisseur d' ordre 4 et dans lequel la loi de pondération f (k) est appliquée sur les coefficients C2 , cg , Οη et 5 du modulateur, et en entrée de 1 ' intégrateur numérique de rang 3 du filtre numérique .
Plus généralement, quel que soit 1 ' ordre du convertisseur, le choix du ou des coefficients du modulateur sur lesquels est appliquée la loi de pondération f (k) est de préférence tel qu ' au moins un coefficient d' entrée d' un intégrateur analogique Iaj du modulateur est modulé par la loi f . De plus, dans un mode de réalisation préféré, au moins un coefficient d' entrée d' un intégrateur numérique Ιι¾ du filtre numérique est modulé par la loi f , avec de préférence j=k.
De préférence, on prévoit en outre que les signaux analogiques additionnés ou soustraits dans le modulateur soient à la même échelle vis-à-vis de la loi f (k) , c ' est-à-dire qu' ils aient été multipliés ou divisés un même nombre de fois (éventuellement nul) par la loi f (k) . Autrement dit , une remise à l' échelle permet aux signaux analogiques de varier dans une même plage d' amplitude pour une plage d' amplitude donnée du signal analogique d' entrée (Vin) . Le choix du ou des coefficients du modulateur sur lesquels est appliquée la loi de pondération f (k) peut par exemple être effectué de façon que tous les échantillons composant le signal intégré de sortie du circuit analogique d' intégration 101 soient à la même échelle vis-à-vis de la loi f (k) . De préférence, on prévoit qu' au moins un coefficient d' entrée d'un intégrateur analogique Iaj_ soit modulé par la loi f , et que tous les signaux s ' additionnant ou se soustrayant au signal pondéré, que ce soit à 1 ' entrée de 1 ' intégrateur Iaj. ou sur le chemin aval (après la sortie de 1 ' intégrateur Iaj), soient de préférence à la même échelle vis- à-vis de la loi f . Un signal est considéré à 1 ' échelle vis-à-vis de la loi f s'il se situe sur le chemin aval d'un intégrateur ayant un coefficient amont pondéré par la loi f , ou s ' il est lui -même directement pondéré par la loi f .
A titre d ' exemple , le choix du ou des coefficients du modulateur sur lesquels est appliquée la loi de pondération f (k) est effectué de façon que tous les échantillons composant le signal intégré de sortie du circuit 101 soient multipliés (directement, ou indirectement si 1 ' échantillon est un échantillon de sortie d'un intégrateur ayant un coefficient amont pondéré par la loi f ) par la loi f (k) . Cette règle est notamment respectée dans le modulateur de la figure 5A, dans lequel tous les échantillons qui composent les signaux d ' entrée du sommateur ∑ sont multipliés directement ou indirectement par la loi f (k) (directement pour les signaux passant par les coefficients variables b5*f (k) , cg*f(k) et C7*f (k) , et indirectement pour les signaux passant par les coefficients fixes C4 et C5, dans la mesure où ces signaux sont passé en amont par le coefficient variable C2*f (k) ) . A titre de variante, et en respectant cette même règle, les coefficients du modulateur sur lesquels est appliquée la loi f (k) peuvent être les coefficients b]_, a]_ et bc,, ou dans une autre variante les coefficients C]_, b5 et C7, ou dans une autre variante les coefficients C3 , bc,, C5, cg et C7. La pondération du jeu de coefficients c4 , c5, c6, c7 et c5 par la loi f est quant à elle moins avantageuse dans la mesure où aucun coefficient amont d' un intégrateur analogique n' est modulé par la loi f .
Au niveau du filtre numérique, la loi de pondération f (k) peut être appliquée sur un signal autre que le signal d' entrée de 1 ' intégrateur numérique de rang 3 !¾ . Plus généralement et comme dans le modulateur, le choix des signaux numériques auxquels est appliquée la loi f (k) est de préférence effectué de façon à ce que la loi de pondération f (k) soit appliquée en entrée d' au moins un intégrateur numérique, de préférence 1 ' intégrateur de même rang j que 1 ' intégrateur analogique Ia-j en entrée duquel est appliquée la loi f (k) dans le modulateur. De plus, comme dans le modulateur, le choix des signaux numériques auxquels est appliquée la loi f (k) est de préférence effectué de façon à ce que les signaux numériques additionnés ou soustraits dans le filtre numérique soient à la même échelle vis-à-vis de la loi f (k) . De préférence, le filtre numérique comprend un nombre d' intégrateurs numériques cascadés supérieur ou égal (de préférence égal) à 1 ' ordre p du modulateur sigma-delta. De plus, si le filtre numérique présente une topologie similaire à celle du modulateur, la loi f (k) peut être appliquée sensiblement aux mêmes points dans le modulateur et dans le filtre numérique .
A titre de variante, pour respecter la mise à 1 ' échelle des signaux intermédiaires combinés pour former le signal de sortie du circuit analogique d' intégration 101 du modulateur, certains signaux intermédiaires peuvent être multipliés par la loi f (k) , et d' autres divisés par la loi f (k) . Par exemple, le coefficient C2 peut être multiplié par la loi f (k) et les coefficients C4 et C5 divisés par la loi f (k) de manière à conserver une même échelle au niveau du sommateur, les autres coefficients du modulateur restant constants . Dans ce cas, la pondération par la loi f (k) au niveau du filtre numérique peut être identique à ce qui a été décrit précédemment (multiplication du signal d' entrée de 1 ' intégrateur !¾ par la loi f (k) ) .
Les inventeurs ont constaté que quelle que soit la loi f choisie, et pour autant que la loi f présente au moins une phase de décroissance sur la plage des indices k allant de 1 à OSR, le fait d' appliquer un coefficient de pondération variable à au moins un signal analogique interne du modulateur sigma- delta et avantageusement à au moins un signal numérique interne du filtre numérique permet d' améliorer de façon significative la linéarité du convertisseur sigma-delta (pour un OSR donné) . La phase de décroissance est fonction du rang k du cycle . La phase de décroissance génère une contribution au filtre analogique du signal analogique interne à un cycle donné (k) qui est plus faible que la contribution au filtre analogique du même signal analogique interne au cycle précédent (k-1) . Au moins une contribution décroissante enter deux cycles de rang successifs apporte déjà un avantage . A titre d' exemple, la loi f peut être une loi décroissante sur toute la plage des indices k allant de 1 à OSR, par exemple une loi exponentielle décroissante. A titre de variante, la loi f peut être une loi constante, par exemple égale à 1, sur la plage des indices k allant de 1 à t, avec t entier compris entre 1 et OSR, et décroissante (par exemple selon une exponentielle) sur la plage des indices k allant de t+1 à OSR.
Les figures 6, 7 et 8 sont des diagrammes illustrant, pour trois lois f distinctes, 1 ' évolution de la linéarité L et du bruit B en fonction de 1 ' OSR dans un convertisseur sigma- delta du type décrit en relation avec les figures 5A et 5B.
Dans 1 ' exemple de la figure 6, la loi de pondération dynamique appliquée au convertisseur sigma-delta est donnée par 1 'équation f (k) = e_k/25.
Dans 1 ' exemple de la figure 7, la loi de pondération dynamique appliquée au convertisseur sigma-delta est définie comme suit :
pour k < 100, f (k) =1 ; et
pour k >= 100, f (k) = e" (k-100) /20 .
Dans 1 ' exemple de la figure 8, la loi de pondération dynamique appliquée au convertisseur sigma-delta est définie comme suit :
pour k < 60, f (k) =1 ;
pour 60 <= k < 75, f (k) = e" (k-40) /20 . et
pour k >= 75, f (k) = e" ( 75 - 40 ) /20 .
Sur les figures 6, 7 et 8, les courbes 601, respectivement 701, respectivement 801 représentent 1 ' évolution de la linéarité L (en ordonnée à gauche) en fonction de 1 ' OSR (en abscisse) , et les courbes 603 , respectivement 703 , respectivement 803 , représentent 1 ' évolution du bruit B exprimé en LSB (en ordonnée à droite) en fonction de 1 ' OSR . Dans cet exemple, on a considéré un convertisseur sigma-delta effectuant une quantification sur N=16 bits . Les courbes de linéarité 401 et de bruit 403 de la figure 4, qui correspondent au même convertisseur sigma-delta mais dans lequel aucune pondération dynamique des signaux n'est effectuée, ont aussi été tracées sur les figures 6 , 7 et 8 à des fins de comparaison.
Sur la figure 6 , on observe que pour un OSR égal à 70, le bruit est sensiblement inchangé par rapport à 1 ' exemple de la figure 4 , mais que la linéarité est nettement améliorée, puisqu' elle passe d'une valeur environ égale à 13 , 5 à une valeur environ égale à 15, 5. Pour des OSR plus élevés , on constate que la linéarité continue à s ' améliorer par rapport à 1 ' exemple de la figure 4 , mais que le bruit augmente significativement . Cette augmentation du bruit pour les OSR élevés peut notamment s ' expliquer par 1 ' atténuation importante des échantillons d' indice k élevés par la loi f (k) .
Sur la figure la figure 7, on observe que pour un OSR égal à 140, la linéarité est augmentée d' environ 0, 8 par rapport à 1 ' exemple de la figure 4, et que le bruit reste sensiblement au même niveau que dans 1 ' exemple de la figure 4 , soit environ 0,70 LSB.
Sur la figure la figure 8, on observe que pour un OSR égal à 100, la linéarité est augmentée d' environ 2 par rapport à 1 ' exemple de la figure 4 , et que le bruit reste sensiblement au même niveau que dans 1 ' exemple de la figure 4.
De façon générale, on observe que les lois du type utilisé dans 1 ' exemple de la figure 7, c ' est-à-dire comportant une phase constante unitaire au début de la phase de conversion analogique-numérique du signal d' entrée, suivie d'une phase décroissante, par exemple exponentie11e , à la fin de la phase de conversion, ou les lois du type utilisé dans 1 ' exemple de la figure 8, c ' est-à-dire comportant une phase constante unitaire au début de la phase de conversion analogique-numérique, suivie d'une phase décroissante, par exemple exponentielle, à un stade intermédiaire de la phase de conversion, puis d'une phase constante de niveau bas à la fin de la phase de conversion, permettent d'obtenir un bon compromis en termes de bruit et de linéarité .
Bien entendu, les plages de valeurs d'OSR d' intérêt, c ' est-à-dire dans lesquelles un gain de linéarité est observé sans que le bruit ne soit dégradé de façon significative, dépendent de nombreux paramètres et notamment de 1 ' ordre du modulateur .
On notera en outre que le gain en linéarité peut différer selon 1 ' endroit du modulateur où est appliquée la pondération par la loi f (k) . En particulier, plus la pondération est appliquée en amont dans le modulateur, plus le gain en linéarité est élevé, mais plus 1 ' augmentation du bruit de sortie sera significative si on considère un modulateur dont chaque bloc est soumis à un bruit temporel .
Pour aider au choix d' une loi de pondération f (k) adaptée à 1 ' application visée, il peut être tenu compte des considérations suivantes .
Saturation :
Les valeurs initiales (non pondérées) des coefficients du modulateur peuvent être déterminées par des méthodes usuelles de déterminâtion des coefficients d'un modulateur sigma-delta. Généralement, pour maximiser le rapport signal sur bruit, les valeurs des coefficients sont choisies de façon à maximiser les signaux internes au modulateur, en veillant toutefois à ne pas dépasser le seuil de saturation du modulateur. L'utilisation d'une loi f présentant des valeurs de pondération f (k) supérieures à 1 risque alors de conduire à la saturation du modulateur. On préférera dans ce cas une loi f dont toutes les valeurs sont inférieures ou égales à 1. Si en revanche les coefficients du modulateur sont choisis de façon que les signaux internes du modulateur restent toujours éloignés du seuil de saturation, la loi f peut présenter des valeurs supérieures à 1, ce qui permet notamment d ' augmenter le rapport signal sur bruit .
Variation de la loi f : De façon générale, la loi f peut présenter des phases de variation constante et/ou des phases de variation croissantes pour satisfaire aux diverses contraintes du convertisseur sigma- delta, notamment en termes de bruit et/ou de continuité ou de périodicité (loi cyclique) de la loi f si les intégrateurs analogiques et numériques ne sont pas réinitialisés entre deux phases successives d' acquisition d'une valeur numérique du signal (par exemple dans le cas d'un convertisseur sigma-delta utilisé pour numériser des signaux variables) . Pour obtenir le gain de linéarité recherché, la loi f comporte toutefois au moins une phase de variation décroissante pendant une phase d'acquisition d'une valeur numérique du signal d' entrée .
Par ailleurs , on notera que par loi prédéterminée on entend que la loi est définie à la conception du modulateur ou lors d'une phase de configuration de ce dernier . Toutefois, la loi peut éventuellement être ajustée dynamiquement selon des règles prédéfinie, pendant une phase d' acquisition d'une valeur numérique du signal d ' entrée, par exemple afin d' adapter la loi aux caractéristiques du signal en cours de conversion .
A titre de variante, plusieurs lois prédéterminées distinctes peuvent être utilisées pour pondérer les coefficients du modulateur sigma-delta . A titre d' exemple , le coefficient C]_ peut être multiplié par une première loi variable f1 (k) , et le coefficient C2 par une deuxième loi variable f2 (k) distincte de la loi f1. Dans ce cas, pour respecter les règles susmentionnées de mise à 1 ' échelle des différents signaux du modulateur, le coefficient cg est multiplié par la loi f2 , le coefficient Οη est multiplié par la loi f1 et par la loi f2 , et le coefficient b5 est multiplié par la loi f1 et par la loi f2. Au niveau du filtre numérique, le signal d' entrée de 1 ' intégrateur numérique de rang 2 !¾ peut être multiplié par la loi f1, et le signal d' entrée de 1 ' intégrateur numérique de rang 3 !¾ est multiplié par la loi f2.
Dans un autre exemple , le coefficient C2 peut être multiplié par une première loi variable f1 (k) . Dans ce cas, pour respecter la mise à 1 ' échelle des différents signaux du modulateur, les coefficients cg et C7 sont multipliés par la loi f1 (k) . Une seconde loi f2 (k) est appliquée au coefficient al de rétroaction. Le coefficient b5 est pondéré par f1 (k) *f2 (k) . Enfin, une troisième loi f3 (k) est appliquée au coefficient bl du signal d' entrée Vin. Au niveau du filtre numérique, le signal d' entrée de 1 ' intégrateur numérique de rang 1 !¾ peut être multiplié par la loi f2 (k+1) de pondération de la contre- réaction et le signal d' entrée de 1 ' intégrateur numérique de rang 3 !¾ peut être multiplié par la loi f1 (k+1) . On notera que les règles de mise à 1 ' échelle dans cet exemple ne sont pas appliquées en tout point, notamment entre les coefficients bl et al, modulés respectivement par deux lois distinctes f2 et f3. De même, l'application de la loi f3 n' est ici pas appliquée au filtre numérique . La loi de pondération du signal d' entrée du filtre diffère dans cet exemple de celle du modulateur . Certaines pondérations peuvent donc être appliquées uniquement sur l'un des coefficients du modulateur, en amont d'un intégrateur, sans remise à l'échelle en aval et sans être appliquées au filtre. Dans 1 ' exemple précité, la loi f3 peut être différente de zéro sur les j premiers cycles, puis mise à 0 à partir d' un cycle k (avec 1 < j < k < OSR) . Ainsi, le processus de quantification peut se poursuivre avec une pondération nulle du signal d' entrée, sans que cela réduise le gain en linéarité . En effet, le processus de pondération proposé permet de poursuivre la quantification du résidu de la conversion du signal d' entrée Vin, après avoir pondéré Vin de manière non nulle sur j premiers cycles .
De telles combinaisons de lois peuvent notamment permettre de relaxer les contraintes d' implémentation qui pourraient résulter de 1 'utilisation d'une loi de pondération unique en entrée d'un seul intégrateur analogique du modulateur et d' un seul intégrateur numérique du filtre numérique .
Les modes de réalisation décrits en relation avec les figures 5A, 5B, 6, 7 et 8 peuvent être adaptés à toutes les architectures connues de convertisseurs sigma-delta d' ordre p supérieur ou égal à 1.
La figure 9 illustre un exemple d'application à un autre type d' architecture de convertisseur sigma-delta . Sur la figure 9, seul le modulateur sigma-delta du convertisseur a été représenté . Le filtre numérique du convertisseur est par exemple identique ou similaire au filtre numérique de la figure 5B .
Le modulateur sigma-delta de la figure 9 comprend des éléments communs avec le modulateur sigma-delta de la figure 5A. Dans la suite, seules les différences entre ces deux modulateurs seront détaillées . Le modulateur de la figure 9 diffère du modulateur de la figure 5A notamment en ce que, dans le modulateur de la figure 9, les coefficients de pondération b2 , a.2 , 3 , 33, b4 et a.^ ne sont pas nuls, et les coefficients C5, cg et C7 sont nuls .
Dans 1 ' exemple de la figure 9, les coefficients de pondération C2, 3 , a^ et b5 sont multipliés par une même loi variable prédéterminée f .
Comme dans 1 ' exemple des figures 5A et 5B, on observe, dans certaines plages d'OSR, un gain significatif en termes de linéarité et un niveau de bruit sensiblement préservé par rapport au cas où tous les coefficients du modulateur seraient constants .
La figure 10 illustre, sous forme de blocs, un autre exemple d'un mode de réalisation d' un convertisseur sigma-delta. Le convertisseur de la figure 10 est un convertisseur d' ordre 1, comprenant un modulateur sigma-delta d' ordre 1 , et un filtre numérique d' ordre 1.
Le modulateur sigma-delta de la figure 10 comprend une borne d' entrée Al destinée à recevoir un signal analogique d ' entrée Vin à numériser, et une borne de sortie A2 destinée à fournir une suite d' échanti1Ions binaires BS représentative du signal Vin . Le modulateur de la figure 10 comprend un circuit analogique d' intégration 101 comprenant une première entrée connectée à la borne Al d'application du signal Vin, et une sortie A3 reliée à 1 ' entrée d'un circuit de conversion analogique-numérique 1-bit 103, par exemple un comparateur 1- bit . La sortie du convertisseur 103 est connectée à la sortie A2 du modulateur, et est en outre reliée par une boucle de rétroaction à une deuxième entrée A4 du circuit d' intégration 101. Dans 1 ' exemple représenté, la boucle de rétroaction comprend un convertisseur numérique-analogique 1-bit 107 (DAC) dont 1 ' entrée est connectée à la borne A2 et dont la sortie est connectée à la borne A4. A chaque cycle k de durée TQSR d' une phase de conversion du signal d' entrée Vin en une valeur numérique, avec k entier allant de 0 à OSR, le circuit d ' intégration 101 prélève un échantillon analogique Vin (k) du signal d'entrée, et le modulateur fournit, en sortie du convertisseur analogique-numérique 1-bit 103 , un échantillon binaire BS (k) du signal de sortie . Dans 1 ' exemple de la figure 10, le circuit d' intégration 101 comporte un unique intégrateur analogique Ia_, par exemple un simple circuit de sommation analogique comportant une entrée et une sortie, ce circuit étant adapté, à chaque cycle, à incrémenter la valeur du signal de sortie (ou signal intégré) de la valeur du signal appliqué en entrée de 1 ' intégrateur . Dans 1 ' exemple de la figure 10 , 1 ' intégrateur Ia^ reçoit sur son entrée un signal égal à la différence entre le signal d' entrée Vin (k) et le signal de rétroaction appliqué sur la borne A4 (correspondant à la valeur analogique du signal BS (k-1) ) , pondérée par un coefficient f (k- 1) variable selon une loi f prédéterminée . L' opération de différence est symbolisée par un soustracteur 108. La sortie de 1 ' intégrateur Ia^ est connectée à la borne A3 de sortie du circuit 101.
Le filtre numérique du convertisseur sigma-delta de la figure 10 comprend un intégrateur numérique (non représenté) , par exemple un compteur, dont 1 ' entrée est reliée à la sortie A2 du modulateur par 1 ' intermédiaire d ' un circuit numérique d' application d'un coefficient de pondération f (k) variable selon la loi f . Dans cet exemple, la loi variable f est appliquée au niveau du filtre numérique avec un cycle d' avance par rapport au modulateur .
On notera que la donnée d' entrée du filtre est numérique est la donnée binaire de sortie du modulateur sigma- delta, et que la résolution des données internes du filtre numérique dépend de 1 OSR et de la résolution de la loi de pondération f . La résolution de la loi de pondération f dans le filtre numérique est de préférence supérieure ou égale à la résolution de la loi f dans le modulateur .
Les équations qui suivent formalisent, pour un exemple de convertisseur sigma-delta du type décrit en relation avec la figure 10, 1 ' amélioration des performances liée à 1 ' application d ' une loi de pondération variable dans le modulateur.
On considère ici une loi f exponentie11e décroissante donnée par 1 ' équation f (k) = qk, avec qG|0 , 5 ; l] . On considère en outre que la dynamique du signal d' entrée Vin est limitée et satisfait à la relation |Vin|≤q-0 , 5. On considère de plus que la valeur de sortie BS (k) du modulateur sigma delta peut prendre la valeur 1 ou -1 pour k > 1, et est initialisée à 0 pour k=0. Dans cet exemple, le convertisseur numérique-analogique 107 fournit sur la borne A4 une valeur analogique égale à 0 , 5*BS (k-1) .
Pour un OSR égal à m (avec m entier supérieur ou égal à 1) , la sortie I (m) de 1 ' intégrateur analogique peut s ' écrire comme suit :
∑m-l 1 m-1
qkVin(k)--> qkBS(k) (1) k=0 ^ <k=0
avec
BS(k)=sign(l(m)) (2)
On définit comme suit la séquence U(m) représentant la différence entre 1 ' énergie accumulée provenant du signal d' entrée continu Vin et 1 ' énergie accumulée provenant de la contre-réaction réalisée par le modulateur sigma-delta. Cette séquence U(m) représente la différence entre 1 ' énergie introduite par le signal et son estimée .
U(m)=I(m) --qniBS(m)= ) qkVin(k)-- ) qkBS(k) (3)
Pour montrer 1 ' avantage du modulateur sigma-delta de la figure 10 par rapport à un modulateur sigma-delta d' ordre 1 classique, on démontre ci-après que 1 ' assertion P (m) suivante est valable pour tout m≥l :
P(m):jU(m)j<~qm (4)
On montre d' abord que pour m=l, 1 ' assertion P est vérifiée .
Pour 0 < Vin≤ q - 0,5, on a BS (1) =1. On a alors -0,5c/ < Vin - 0,Sq≤ 0,5(q - 1), et donc -Q.Sq≤ U(l)≤ 0,5q . Le même résultat est obtenu pour une entrée Vin négative. L' assertion P (équation (4) ) est donc vérifiée pour m=l .
On peut en outre montrer pour tout m≥l, si P (m) est vérifiée, alors P (m+1) est vérifiée .
Pour /(m + 1) = U(m) + qmVin≥ 0, on a BS(m+l)=l. On a alors 0 < U(m) + qmVin < 0 , 5*qm+qmVin , soit -0,5 * qm+l ≤ U(m) + qmVin - 0,5 * qm+1≤ 0 , 5*qm+qmVin - 0,5 * qm+1 , soit-0,5 * qm+1≤
U(m + 1) < qra (0 , 5 +Vin - 0,5 * q) . Etant donné que 0 , 5 +Vin - 0,5 * q≤ 0,5 * q, on a -0,5 * qm+1≤ U(m + 1) < 0,5 * qra+1. De façon similaire, on peut montrer que si I(m + 1) = U(m) + qmVin≤ 0, alors P (m+1) est vérifiée si P (m) est vérifiée .
On peut déduire de ce qui précède que 1 ' assertion P (équation (4) ) est valable pour tout m≥l .
Il en résulte que
. l∑L0qkBS(k)
Vin- - ym-i :k (s: La valeur estimée Ving du signal Vin est alors définie par 1 ' équation (6) ci-dessous, avec une erreur d' estimation eg définie par 1 ' équation (7) . qm
Pour q = 1, ce qui correspond à un convertisseur sigma-delta standard (sans modulation d'un coefficient par une loi variable) , 1 ' erreur eg vaut 1/m.
Pour m ≥ 1, on peut montrer que ) (8) du fait que : qra (m-mq+1) < 1 (9)
En effet, le maximum du terme qm (m-mq+1) est atteint lorsque la dérivée de ce terme (par rapport à q) s ' annule, c ' est-à-dire pour q=l .
Il résulte de ce qui précède que pour une valeur m d'OSR donnée, le modulateur de la figure 1 converge plus rapidement pour qE]0,5; 1[ que pour q=l (modulateur standard, sans pondération par une loi variable) .
La figure 11 est un diagramme illustrant 1 ' évolution, en fonction de 1 ' OSR, du nombre effectif de bits théorique ENOB défini par
Plus particulièrement, la figure 11 comprend une courbe 901 illustrant 1 ' évolution du nombre effectif de bits théorique ENOB pour q=l (cas d'un convertisseur standard) , et une courbe 903 illustrant 1 ' évolution du nombre effectif de bits théorique ENOB pour q=l/l, 1 (cas d'un convertisseur avec pondération d'un coefficient du modulateur par une loi exponentielle décroissante) . On constate sur le diagramme de la figure 11 que quel que soit l'OSR considéré, le nombre effectif de bits théorique ENOB est plus élevé pour q=l/l, 1 que pour q=l, et que la différence est d' autant plus élevée que l'OSR est élevée. A titre d' exemple, pour un OSR égal à 80, on observe une différence de près de 8 bits entre le cas q=l/l,l et le cas q=l .
La figure 12 est un schéma électrique d'un exemple de réalisation d' un circuit permettant de faire varier dynamiquement un coefficient de pondération d' un modulateur sigma-delta selon une loi variable f .
Dans cet exemple, on considère que les OSR coefficients f (k) de la loi f sont quantifiés sur un nombre n de bits (n=6 dans 1 ' exemple représenté) . On considère en outre que le coefficient de pondération que l 'on souhaite moduler dynamiquement est fixé par la capacité d'un condensateur C.
Au lieu d ' avoir une valeur de capacité fixe comme dans un modulateur du type décrit en relation avec la figure 2 , le condensateur C est, dans cet exemple, un condensateur à capacité variable commandable numériquement, réalisé à 1 ' aide d'une table de capacités commutées .
Plus particulièrement , dans 1 ' exemple de la figure 12 , le condensateur C est divisée en n+1 capacités CP]_ à CPn+]_ . Les valeurs des capacités ΟΡχ à CPn sont obtenues par division dichotomique de la valeur de la capacité <¾ase correspondant au coefficient de base (non pondéré) . Ainsi, les capacités CP]_, CP2 , ... CPn ont respectivement les valeurs <¾ase/2, ¾ase/4, ... <¾ase/2n. La capacité CPn+i a quant à elle la même valeur que la capacité CPn. Ainsi , la somme des valeurs des capacités CP_ à CPn+i est égale à <¾ase .
Le condensateur à capacité variable C de la figure 12 comprend, entre des bornes de conduction El et E2 , n+1 branches parallèles comportant chacune 1 'une des n+1 capacités CPa, avec q entier allant de 1 à n+1, et deux interrupteurs Sg commandés par un même signal de commande (ou par des signaux de commande très légèrement décalés, par exemple présentant un décalage temporel inférieur à 0, 1*TQSR) , reliant les électrodes de la capacité CPg respecti ement à la borne El et à la borne E2.
Un circuit de commande non représenté peut être prévu pour commander les interrupteurs Sg de manière à faire varier dynamiquement la capacité d'un condensateur C pendant une phase de conversion analogique-numérique du signal d ' entrée du convertisseur sigma-delta .
Pour pondérer le coefficient concerné par une valeur f (k) = 1, tous les interrupteurs Sg peuvent être fermés . La capacité du condensateur C est alors égale à <¾ase .
Pour toutes les autres valeurs (inférieures à 1 dans cet exemple) de la loi f (k) , les interrupteurs sn+i sont ouverts , et la valeur numérique sur n bits de la loi f (k) est appliquée sur les signaux de commande des interrupteurs S _ à sn, le bit de poids le plus fort étant appliqué sur les interrupteurs S]_ , et le bit de poids le plus faible étant appliqué sur les interrupteurs sn.
A titre d ' exemple , pour réaliser un modulateur sigma- delta du type décrit en relation avec la figure 5A, on peut partir d'un circuit du type décrit en relation avec la figure 2 , dans lequel les capacités co2, Cs5 , cff1 et cff2 sont remplacées par des condensateurs variables du type décrit en relation avec la figure 12.
Un avantage du circuit de la figure 12 est que la loi de pondération f (k) peut aisément être reconfigurée, par exemple si les besoins de 1 ' application changent .
Les modes de réalisation décrits ne se limitent toutefois pas à 1 ' exemple de circuit de la figure 12 pour faire varier dynamiquement des coefficients d'un modulateur sigma delta selon une loi prédéterminée . Plus généralement, tout autre circuit adapté peut être utilisé, par exemple un circuit à capacité variable à commande analogique ou numérique . Des modes de réalisation particuliers ont été décrits . Diverses variantes et modifications apparaîtront à 1 ' homme de 1 ' art .
En particulier, on a considéré ici uniquement des implémentations discrètes à capacités commutées, dans lesquelles le signal analogique à numériser est une tension et est échantillonné sur des capacités du modulateur sigma-delta (exemple de la figure 2) . Les modes de réalisation décrits ne se limitent pas à ce cas particulier. A titre de variante, la solution proposée peut être adaptée à des modulateurs sigma- delta a entrée analogique en courant . Dans ce cas, la pondération des signaux internes au modulateur par une loi variable peut par exemple être réalisée en modulant les temps d' intégration des courants sur des capacités . Pour les modulateurs à temps continu, la loi de pondération ne sera plus discrète (f (k) ) mais continue (f (t) ) .
Par ailleurs, on notera que la solution proposée peut être adaptée à des modulateurs sigma-delta de type MASH (de 1 ' anglais "Multi Stage Noise Shaping" - modulateur à mise en forme du bruit multi-étage) , c ' est-à-dire des modulateurs d' ordre p supérieur à 1 constitués par la mise en série de plusieurs modulateurs sigma-delta d' ordre inférieur à p, chaque modulateur d ' ordre inférieur à p comportant, comme cela dans les modulateurs décrits ci-dessus, un circuit analogique d' intégration, un convertisseur analogique-numérique 1 bit, et une boucle de rétroaction pouvant comporter un convertisseur numérique-analogique et un soustracteur. Le principe de fonctionnement des modulateurs sigma-delta de type MASH est par exemple décrit dans 1 ' article "Sturdy MASH Δ-Σ modulator" de Maghari et al . (ELECTRONICS LETTERS 26th October 2006 Vol.42 No.22) . Comme dans les exemples décrits ci-dessus, les signaux sur lesquels est appliquée la loi de pondération f (k) sont choisis de façon à ce qu'au moins une pondération par la loi f (k) soit effectuée en amont d'un intégrateur analogique du modulateur et de préférence de façon que les différents signaux additionnés ou soustraits dans le modulateur et/ou dans le filtre numérique du convertisseur soient à la même échelle .
On notera en outre que dans les exemples décrits ci- dessus, le signal analogique d' entrée est appliqué en entrée du circuit analogique d' intégration 101 du modulateur, et le convertisseur analogique-numérique 1-bit 103 du modulateur compare un signal de sortie du circuit 101 à un signal de référence constant . A titre de variante , le signal d' entrée et le signal de référence peuvent être intervertis . Dans ce cas, les inventeurs ont constaté que si les coefficients du modulateur sont fixes, le bruit de sortie du convertisseur sigma-delta est relativement élevé . En revanche , 1 ' application d'une loi de pondération variable sur des coefficients du modulateur permet d' améliorer de façon significative la précision du convertisseur . Un avantage de cette variante de réalisation est que 1 ' entrée de référence du comparateur 103 est une entrée haute impédance . Ainsi , 1 ' application du signal à convertir directement sur le comparateur permet d' éviter de tirer de la puissance sur le signal à numériser.
Par ailleurs, on a décrit ci-dessus des exemples de réalisation de modulateurs sigma-delta comportant un ou plusieurs intégrateurs analogiques cascadés . Les modes de réalisation décrits ne se limitent pas à ce cas particulier. Plus généralement, dans les modes de réalisation décrits, les intégrateurs analogiques des modulateurs sigma-delta peuvent être remplacés par d' autres types de filtres analogiques .
La figure 13 illustre, sous forme de blocs, un autre exemple d' un mode de réalisation d'un convertisseur sigma-delta d' ordre 1. Sur la figure 13 , seul le modulateur sigma-delta du convertisseur a été représenté . On retrouve comme sur la figure 10, le circuit analogique d' intégration 101, le circuit de conversion analogique-numérique 1-bit 103 et le convertisseur numérique-analogique 1-bit 107 et le soustracteur 108. A la différence de la figure 9, le filtre analogique 106 du circuit analogique d' intégration 101 représenté sur la figure 13 comprend un sommateur 109, un opérateur de retard 111 à gain unitaire, noté Z 1 et un multiplicateur 113 permettant de multiplier le signal de sortie de 1 ' opérateur 111 par un facteur a. Le sommateur 109 additionne le signal analogique reçu au cycle k et un signal interne au filtre analogique issu de 1 ' opérateur 111 multiplié par le coefficient a. La sortie du sommateur 109 alimente 1 ' entrée de 1 ' opérateur 111 et forme la sortie A3 du circuit d' intégration 101. Ainsi le signal interne au filtre analogique issu de 1 ' opérateur 111 forme la sortie du filtre analogique au cycle k-1. En choisissant une valeur du coefficient a supérieure strictement à 1 , la contribution à la valeur de sortie du filtre analogique au point A3 du signal analogique d' entrée du sommateur 109 issu du soustracteur 108 au cycle k est plus faible que sa contribution au filtre analogique au cycle précédent k-1. Il suffit qu' au cours d' au moins un cycle durant la phase de conversion, le coefficient a soit supérieur strictement à 1 pour que la condition de contribution soit respectée . Il est bien entendu possible de prévoir un coefficient a supérieur strictement à 1 pour plusieurs cycles voir pour tous les cycles d'une phase de conversion .
Les blocs fonctionnels représentés sur la figure 13 peuvent être réalisés de nombreuses façons dont une est explicitée sur la figure 14. Il est bien entendu possible de réaliser le sommateur, 109, 1 ' opérateur 111 et le multiplicateur 113 sous d' autres formes en fonction de composants existants sur le marché et de leur facilité de mise en œuvre.
Sur la figure 14 , le sommateur, 109 , 1 ' opérateur 111 et le multiplicateur 113 sont réalisés à partir d' un amplificateur opérationnel 115 recevant sur son entrée inverseuse le signal interne issu du soustracteur 108 par 1 ' intermédiaire d' une capacité Cin. Des interrupteurs Φ1 et Φ2 permettent de connecter la capacité Cin soit à la sortie du sommateur 108, soit à une tension de référence Vref soit à 1 ' entrée inverseuse . L' entrée inverseuse est raccordée à la sortie de 1 ' amplificateur opérationnel 115 par l' intermédiaire d'une capacité Cfb qui peut être court-circuitée par un interrupteur Φ-r . L' entrée inverseuse est également raccordée à la sortie de l' amplificateur opérationnel 115 par 1 ' intermédiaire d'une capacité Cout qui peut être commutée par des interrupteurs également appelés Φ1 et Φ2. Bien que les interrupteurs commutant les capacités Cin et Cout soient différents, des mêmes appellations sont utilisés pour les interrupteurs commutés simultanément . Un chronogramme est représenté sur la figure 14 pour montrer l'enchaînement par cycle de trois phases de commutation des interrupteurs Φ1, Φ2 et Φτ . Pour simplifier la compréhension, les trois phases Φ1 Φ2 et Φτ sont appelées par l' appellation des interrupteurs fermés lors de chacune des phases .
Lors de la phase Φ1 , on a les quantités de charges suivantes sur les capacités Cin et Cout :
Qcin = Cin* (Vref-Vin(k) )
Qcout = Cout* (0-Vout (k-1) )
Lors de la phase ΦΓ, 1 ' intégrateur constitué de 1 ' amplificateur 115 avec la capacité Cfb est réinitialisé en court-circuitant Cfb. Sa charge Qcfb devient nulle
Lors de la phase Φ2 , la totalité des charges Qcin et Qcout sont transférées sur la capacité Cfb. On a alors :
Qcin + Qcout = Cfb* (Vref -Vout (k) )
En résolvant cette expression avec Cin = Cfb = C, et en posant Cout = a*C, on obtient :
Vout (k) = Vin(k) + a*Vout (k-1)
Le rapport entre les valeurs des capacités Cout d'une part et Cfb et Cin d' autre part dorme la valeur du coefficient a.
A partir de 1 ' exemple de la figure 10 , on a montré plus haut 1 ' intérêt de 1 ' invention à partir de 1 ' exemple d'une loi exponentielle décroissante fonction du rang k du cycle : f (k) = q^. Pour obtenir le même résultat dans la variante décrite à partir de la figure 13, on peut donner au coefficient a une valeur égale à 1/q.
La pondération a de 1 ' intégrateur est constante ; 1/q, mais la contribution du signal d' entrée de 1 ' intégrateur dans 1 ' intégrateur décroit en suivant la loi f (k) =qk. Par ailleurs, la pondération de la sortie du filtre numérique peut suivre la loi f (k) (ou f (k+1) ) compte tenu du décalage d' application théorique entre le modulateur et le filtre numérique . Une autre loi décroissante peut aussi être choisie pour le filtre numérique .
La variante de réalisation décrit à partir des figures 13 et 14 présente 1 ' avantage de ne pas introduire nécessairement de facteur d' échelle à la sortie du circuit d' intégration 101. On a néanmoins un risque de saturation de 1 ' intégrateur du fait d'un gain supérieur à 1.
Dans la variante décrite à 1 ' aide de la figure 10, à chaque cycle, la pondération de chaque signal d' entrée de 1 ' intégrateur IaL est donnée par q de sorte que la contribution du signal d' entrée sur la valeur de 1 ' intégrateur suive la relation:
Dans la variante décrite à 1 ' aide de la figure 13 , à chaque cycle, la contribution du signal d' entrée sur la valeur de 1 ' intégrateur 106 suit la relation:
1
Ces deux relations sont complètement équivalentes .
Une autre façon d' exprimer l' équivalence des deux pondérations est de définir dans la variante illustrée par la figure 10, la pondération en entrée de 1 ' intégrateur par (k variant de 1 à OSR et par k le gain de 1 ' intégrateur au rang k dans la variante illustré par la figure 13. On a alors :
1=1
Il est nécessaire de remplir la condition β¾<β]ί-i (ou au moins un ¾ > 1 dans un intégrateur) pour au moins un rang k. donné afin que la contribution d' un signal en entrée de 1 ' intégrateur présente une phase de décroissance au cours d'une conversion de OSR cycles .
Un avantage d'une décroissance exponentielle à 1 ' entrée de 1 ' intégrateur (figure 10) est lié à la consommation. En effet, dans une réalisation à capacités commutées, la consommation liée à la charge de capacités de valeur décroissante permet de réduire la consommation dynamique . Néanmoins, cette atténuation du gain peut entraîner une hausse du bruit temporel . Cependant, dans certaines applications d' imagerie par exemple, la linéarité de la valeur numérique produite en sortie du convertisseur est plus importante que le bruit temporel sur cette valeur numérique . En effet, sur une série d' image, l'œil aura tendance à lisser ou à moyenner le bruit temporel et sera de ce fait plus sensible aux erreurs de linéarités (si on considère ici une population de valeurs numériques de sortie relatives à plusieurs conversions d'une même valeur statique analogique d' entrée, le bruit est relatif à 1 ' écart type de la population et 1 ' erreur de linéarité à la différence entre la valeur numérique théorique attendue et la moyenne de la population) . Ainsi, comme il 1 ' a été démontré plus haut, 1 ' invention proposée et notamment sa variante expliquée à partir de la figure 10 , réduit malgré tout 1 ' erreur de linéarité .
Avec la variante proposée à partir de la figure 13 dans laquelle on multiplie par 1/q le gain de 1 ' intégrateur, on gagne en linéarité tout en affectant de manière réduite le bruit car l' amplitude (ou plus précisément 1 ' enveloppe) des signaux n' est pas atténuée en entrée et en sortie des intégrateurs . La variante expliquée à l'aide de la figure 10 et la variante expliquée à 1 ' aide de la figure 13 peuvent être combinées afin d' éviter le risque de saturation au niveau de 1 ' intégrateur . Cette combinaison consiste par exemple à appliquer une loi de pondération sur le signal d' entrée de 1 ' intégrateur Ial par exemple de type f (k) =qk avec k variant de 1 à OSR, selon la variante de la figure 10 , et au moins une fois et avantageusement périodiquement tous les N cycles à 1 ' intérieur des OSR cycles, à réinitialiser la loi de pondération et tout en appliquant à 1 ' intégrateur un gain correspondant selon la variante la figure 13. La loi de pondération suit alors la loi q à la puissance (k-n*partie entière de (k/n) ) et tous les N cycles on applique un gain (l/q)N à 1 ' intégrateur .
La figure 15a représente sous forme de chronogramme dont l' axe des temps est exprimé en nombre de cycles l'évolution de la pondération en entrée de 1 ' intégrateur selon la variante de la figure 10. Dans cet exemple la loi f est de la forme f (k) =qk avec q= 0,8. Le nombre de cycles total OSR pour produire une valeur numérique de sortie est de 100 et le nombre N de cycles au bout du quel on réinitialise la pondération en entrée de 1 ' intégrateur est de 10. Au premier cycle de la phase de conversion, la pondération est de 0.8 et est suit la relation 0,8k jusqu' au dixième cycle puis est réinitialisée à 1 au onzième cycle . Cette décroissance suivie d'une réinitialisation est répétée tous les 10 cycles jusqu' à 0SR= 100.
La figure 15b représente sous forme de chronogramme avec le même axe des temps, la pondération appliquée au gain de 1 ' intégrateur selon la variante de la figure 13. Tous les N cycles, 10 dans 1 ' exemple représenté, le gain a de 1 ' intégrateur (initialement égal à 1) est multiplié par (l/q)N c ' est-à-dire (1/0, 8) 10 ~ 9,31, puis est réinitialisé à sa valeur initiale au cycle suivant . Ainsi , on conserve la propriété d'une contribution de la valeur d' entrée de 1 ' intégrateur qui suit la loi f (k) . Dans cette combinaison, le risque de saturation est réduit et la robustesse au bruit est accrue du fait de la moindre atténuation intervenant sur le signal d' entrée de 1 ' intégrateur .
Une autre combinaison des deux variantes des figures 10 et 13 consiste à réaliser simultanément , au moins pour un même rang k, à la fois une pondération en entrée d' intégrateur et un gain dans 1 ' intégrateur .
On a vu plus haut à 1 ' aide de la figure 5a que la variante figures 10 peut être généralisée à des convertisseurs d'ordre supérieurs à 1 comprenant plusieurs filtres analogiques cascadés . Il en est de même pour la variante présentée à 1 ' aide de la figure 13 qui peut être généralisée à des convertisseurs d' ordre supérieurs à 1. Cette généralisation est présentée sur la figure 16 où chaque intégrateur lal à Ia4 de la figure la est remplacé par un sommateur 109 , un opérateur 111 et un multiplicateur 113. Il est bien entendu possible de ne remplacer qu' au moins un des intégrateurs lal à Ia4 de la figure la par un sommateur 109, un opérateur 111 et un multiplicateur 113.
Dans le cas où plusieurs multiplicateur 113 sont présents, le facteur a de chacun peut être différent afin d' ajuster les plages de variation de sortie des filtres analogiques intégrateurs . Le filtre numérique est alors avantageusement adapté en fonction des différents facteurs .
Plus haut, il a été précisé que diverses variantes d ' architectures de filtres numériques peuvent être envisagées . En particulier, la topologie du filtre numérique peut être modifiée pour se rapprocher de celle du modulateur sigma-delta. Dans le cas d'un modulateur à filtres analogiques cascadés, il est avantageux de réaliser le filtre numérique au moyen de filtres élémentaires de mêmes types et cascadés de la même façon. Par filtre du même type, on entend par exemple des filtres passe haut, passe bas, passe bande, intégrateur... qui seront analogiques dans le modulateur et numériques dans le filtre numérique .
Dans le cas particulier d' intégrateurs numériques cascadés, différents filtres élémentaires peuvent être mis en œuvre de façon équivalente . Il est par exemple possible de prévoir deux variantes de filtre élémentaire . Dans la première variante, un intégrateur à gain unitaire est précédé d' un multiplicateur, à 1 ' image du modulateur de la figure 10. Dans la seconde variante, le filtre élémentaire comprend un intégrateur à gain non unitaire à 1 ' image du modulateur de la figure 13. Des cascades d' intégrateurs selon les deux variantes sont néanmoins complètement équivalente et peuvent toute deux être mise en œuvre en sortie d' un modulateur selon la figure 10 ou en sortie d'un rnodulateur selon la figure 13.
Pour prouver cette équivalence, le tableau suivant présente une cascade de deux intégrateurs à gain unitaire précédé d' un multiplicateur de coefficient qk. Dans ce tableau on considère que 1 ' entrée du filtre est unitaire :
La valeur de sortie du second intégrateur est égale à :
∑^((k-2) - i + l)qi
Le rapport entre la sortie du second intégrateur et 1 ' entrée du premier intégrateur pour deux rangs k d' écart est égal à :
qk-2 Le tableau suivant présente une cascade de deux intégrateurs à gain 1/q :
La sortie de 1 ' intégrateur 2 et le rapport entre la sortie du second intégrateur et 1 ' entrée du premier intégrateur pour deux rangs k d' écart sont égaux à
qk~2
Les deux rapports sont bien identiques ce qui montre 1 ' équivalence des deux variantes de filtre numérique . Cette équivalence a été montrée pour une cascade de deux filtres . Il est bien entendu que l'équivalence entre les deux variantes est obtenue quelque soit le nombre de filtres élémentaires cascadés .

Claims

REVE DICATICaJS
1. Convertisseur sigma-delta comportant un modulateur sigma-delta adapté à fournir une suite d' échantillons binaires (BS (k) ) représentatifs d'un signal analogique d' entrée (Vin) à numériser, la délivrance d' un échantillon binaire de la suite d' échantillons binaires étant réalisée à 1 ' issu d'un cycle de fonctionnement du modulateur, une phase de conversion canprenant un nombre (OSR) de cycles nécessaires pour produire une valeur numérique de sortie (Sd) du convertisseur, le modulateur comportant au moins un filtre analogique (lai, Ia2/ Ia3, Ia4) recevant un signal analogique interne issu du signal analogique d' entrée (Vin) , dans lequel la contribution au filtre analogique du signal analogique interne à un cycle donné (k) est plus faible que la contribution au filtre analogique du signal analogique interne au cycle précédent (k-1) , les contributions aux différents cycles étant régis par une première loi (f (k) ) prédéterminée fonction du rang (k) du cycle dans la phase de conversion.
2. Convertisseur selon la revendication 1, dans lequel le au moins un filtre analogique est un intégrateur (lai, Ia2, Ia3, la.;) .
3. Convertisseur selon l 'une des revendications précédentes, comportant en outre un filtre numérique adapté à traiter les échantillons binaires (BS (k) ) de sortie du modulateur, le filtre numérique recevant un signal numérique interne dans lequel la contribution au filtre numérique du signal numérique interne à un cycle donné (k) est plus faible que la contribution au filtre numérique du signal numérique interne au cycle précédent (k-1) , les contributions aux différents cycles étant régis par une deuxième loi prédéterminée fonction du rang (k) du cycle .
4. Convertisseur selon la revendication 3 , dans lequel le filtre analogique et le filtre numérique sont de même type .
5. Convertisseur selon l'une des revendications 3 ou 4 , dans lequel les première (f (k) ) et deuxième lois prédéterminées sont identiques .
6. Convertisseur selon l 'une quelconque des revendications précédentes, dans lequel le modulateur sigma- delta comprend un circuit analogique d' intégration (101) , un convertisseur analogique-numérique 1-bit (103) , et une boucle de rétroaction, et dans lequel ledit au moins un signal analogique interne au modulateur est un signal interne au circuit analogique d' intégration (101) .
7. Convertisseur selon la revendication 6, dans lequel le circuit analogique d' intégration (101) comprend plusieurs filtres analogiques (la^, Ia2 , Ia3, 134) cascadés .
8. Convertisseur selon l'une quelconque des revendications 6 ou 7 , dans lequel le convertisseur analogique- numérique 1-bit (103) comprend un comparateur (201) , et dans lequel :
le signal analogique d' entrée (Vin) à numériser est appliqué sur un nœud d' entrée (Al) du circuit analogique d' intégration (101) ; et
un potentiel constant (R) est appliqué sur un nœud d' application d'un potentiel de seuil de comparaison du comparateur (201) .
9. Convertisseur selon l 'une quelconque des revendications 6 ou 7, dans lequel le convertisseur analogique- numérique 1-bit (103) comprend un comparateur (201) , et dans lequel :
le signal analogique d' entrée (Vin) à numériser est appliqué sur un nœud d' application d'un potentiel de seuil de comparaison du comparateur (201) ; et
un potentiel constant (R) est appliqué sur un nœud d' entrée (Al) du circuit analogique d' intégration (101) .
10. Convertisseur selon l 'une quelconque des revendications précédentes , dans lequel la première loi prédéterminée (f (k) ) est appliquée à un ou plusieurs signaux analogiques internes au modulateur de façon que tous les signaux analogiques s ' additionnant ou se soustrayant dans le modulateur soient à la même échelle vis-à-vis de la première loi (f (k) ) , c ' est-à-dire de façon que les signaux analogiques puissent varier dans une même plage d' amplitude pour une plage d' amplitude donnée du signal analogique d' entrée (Vin) .
11. Convertisseur selon l 'une quelconque des revendications 3, et 4 à 10 en ce qu'elles dépendent de la revendication 3 , dans lequel le filtre numérique comprend au moins un intégrateur numérique (!¾) , et dans lequel ledit au moins un signal numérique interne au filtre numérique est un signal d' entrée d'un des au moins un intégrateur numérique (ln3) .
12. Convertisseur selon l 'une quelconque des revendications 3, et 4 à 11 en ce qu ' elles dépendent de la revendication 3 , dans lequel le filtre numérique comprend plusieurs intégrateurs numériques (I¾, !¾, !¾, In4) cascadés .
13. Convertisseur selon l 'une quelconque des revendications 1 à 12 , dans lequel la première loi (f) est une loi exponentielle décroissante fonction du rang (k) du cycle .
14. Convertisseur selon l 'une quelconque des revendications 1 à 12, dans lequel la première loi (f (k) ) est constante pendant une première partie de la phase de conversion, et décroit exponentie11ement en fonction du rang (k) du cycle pendant une deuxième partie de la phase de conversion .
15. Convertisseur selon la revendication 14 , dans lequel la première loi (f (k) ) est constante pendant une troisième partie de la phase de conversion.
16. Convertisseur selon 1 'une quelconque des revendications précédentes , dans lequel le signal analogique d' entrée (Vin) est pondéré par un coefficient en entrée du modulateur et dans lequel le coefficient est non nul pendant une première partie de la phase de conversion, suivie d' une seconde partie de la phase de conversion pendant laquelle le coefficient est nul .
17. Convertisseur selon l 'une quelconque des revendications précédentes, dans lequel la première loi (f) est modifiée dynamiquement selon des règles prédéterminées pendant la phase de conversion.
18. Convertisseur selon l 'une quelconque des revendications 4 , et 5 à 17 en ce qu'elles dépendent de la revendication 4, dans lequel la première loi (f) est appliquée avec un déphasage en nombre de cycles au niveau du modulateur sigma-delta et au niveau du filtre numérique .
19. Convertisseur selon l 'une quelconque des revendications précédentes, dans lequel au moins deux lois (f1 , f2) distinctes sont appliquées sur des signaux analogiques internes distincts du modulateur.
20. Convertisseur selon l 'une quelconque des revendications précédentes, dans lequel, au niveau du modulateur, la première loi variable (f) est appliquée en faisant varier une capacité variable (C) pendant la phase de conversion.
21. Convertisseur selon la revendication 20, dans lequel ladite capacité variable (C) comprend une pluralité de capacités (CP]_, CP2 , ... , CP5) commutables reliées en parallèle, dont les valeurs correspondent respectivement aux valeurs obtenues par dichotomie à partir d'une valeur de capacité de base, la somme des valeurs des capacités commutables étant égale à la valeur de la capacité de base.
22. Convertisseur selon l 'une quelconque des revendications précédentes, comprenant en entrée du filtre un dispositif de pondération (Cl à C4 ; CPi. à CP7) du signal analogique interne reçu par le filtre analogique appliquant un coefficient de pondération variable βΚ:, fonction du rang k du cycle et dans lequel , durant la phase de conversion, au moins deux coefficients distincts k-l et βk sont appliqués, respectivement pour deux cycles successifs de rang k-1 et k, et dans lequel pk-l > β^
23. Convertisseur selon la revendication 22 , dans lequel le coefficient de pondération variable βk est décroissant avec le rang k du cycle .
24. Convertisseur selon l 'une quelconque des revendications précédentes, dans sa dépendance de la revendication 2, dans lequel ledit au moins un filtre analogique intégrateur est équivalent à un circuit théorique comprenant un sommateur entre la valeur d'un signal analogique reçu au cycle k et un signal interne du filtre correspondant à une multiplication par un coefficient a du signal de sortie du filtre analogique obtenu au cycle k-1, et dans lequel, durant la phase de conversion, au moins une valeur du coefficient supérieur strictement à 1 est appliquée pour au moins un cycle.
25. Convertisseur selon la revendication 24 , dans lequel le coefficient a est croissant avec le rang k du cycle .
26. Convertisseur selon l'une des revendications 22 et 24 , configuré pour que lors de la phase de conversion, on applique au moins une fois la séquence d' opérations suivantes :
durant N cycles, N étant supérieur à 1 et inférieur au nombre OSR de cycles nécessaires pour produire une valeur numérique de sortie (Sd) du convertisseur, après un cycle initial , un coefficient de pondération βk variable de façon décroissante est appliqué au signal analogique interne,
durant M cycles suivants, M étant supérieur ou égal à 1 et inférieur au nombre OSR de telle sorte que M+N soit inférieur ou égal à OSR, le coefficient du filtre analogique est supérieur strictement à 1.
27. Convertisseur selon la revendication 26 , dans lequel M est égal à 1 et dans lequel le coefficient du filtre analogique prend une valeur supérieure ou égale à 1 ' inverse du coefficient de pondération βΝ appliqué au cycle N, de sorte que le signal de sortie du filtre analogique retrouve une amplitude de variation correspondant à l'amplitude de variation au cycle initial et le coefficient a est réinitialisé à la fin du N+l- ième cycle pour retrouver sa valeur au cycle initial .
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