JPWO2013005267A1 - デルタシグマ変調器、並びに、これを備えた受信装置および無線通信装置 - Google Patents

デルタシグマ変調器、並びに、これを備えた受信装置および無線通信装置 Download PDF

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Abstract

デルタシグマ変調器は、演算増幅器（１０４）を有する積分器を備えたフィルタ回路（１００）と、フィルタ回路（１００）の出力部と量子化器（１０１）の入力部との間に接続された第１抵抗素子（２０１）を含む第１の加算回路（１２０）と、第２抵抗素子（２０２）を含む第１のフィードフォワード回路（１２１）、および量子化器（１０１）によって量子化されたデジタル出力信号をアナログ信号として量子化器（１０１）の入力部にフィードバックする第１のフィードバック回路（１０３）のうち、少なくともいずれか一方を有する第２の加算回路（１２３）とを備えている。そして、第１の加算回路（１２０）および第１のフィードバック回路（１０３）のうち、少なくともいずれか一方が位相補償手段（３００）を備えている。

Description

本発明は、デルタシグマ変調器、並びに、これを備えた受信装置および無線通信装置に関するものであり、特に、演算増幅器を用いた積分器を有するデルタシグマ変調器に関するものである。
連続時間型デルタシグマ変調器のループフィルタ（フィルタ回路）には、一般的に、演算増幅器を用いた積分器の縦続接続によって構成されたActive-RC型フィルタや、電流電圧変換アンプ（OTA:Operational Transconductance Amplifier)と容量素子とを用いて構成される積分器を縦続接続したｇｍ−Ｃ型フィルタが採用されている。
一般的に、演算増幅器を用いた積分器によって構成されたループフィルタ（フィルタ回路）の出力部と量子化器の入力部との間のノードには、アナログ入力信号もしくは縦続接続された積分器の少なくとも一段の出力信号からのフィードフォワード信号、または量子化器のデジタル出力信号をデジタルアナログ変換したフィードバック信号（アナログ信号）が加算される。この量子化器の入力部への信号加算の手段としては、演算増幅器と抵抗素子とを用いて信号を加算する方法、および抵抗素子のみを用いて信号を加算する方法等が知られている。
非特許文献１では、演算増幅器を用いた積分器を縦続接続した連続時間型デルタシグマ変調器において、演算増幅器と抵抗素子とを用いて量子化器の入力部に信号を加算する技術が開示されている。
非特許文献２では、抵抗素子のみを用いて量子化器の入力部に信号を加算する５次の連続時間型デルタシグマ変調器に関する技術が開示されている。
また、特許文献１では、消費電力を抑えつつ位相補償を実現したｇｍ−Ｃ型のフィルタ回路およびそれを用いたデルタシグマＡ／Ｄ（Analog to Digital）変換器に関する技術が開示されている。
特許第４５６７４２０号公報
Lukas Dorrer, 他3名, "A 10-bit, 4mW continuous-time sigma-delta ADC for UMTS in a 0.12μm CMOS process", Circuits and Systems, 2003. ISCAS '03., 25-28 May 2003, p.I-1057-1060 vol.1 Kazuo Matsukawa, 他5名, "A fifth-order continuous-time delta-sigma modulator with single-opamp resonator", IEEE JSSC, vol.45, no.4, Apr. 2010, p.697-706
しかしながら、非特許文献１のように演算増幅器と抵抗素子とを用いて量子化器の入力部に信号を加算する構成において、デルタシグマ変調器の精度を高めるためには、信号加算用の演算増幅器から出力する信号の精度を高める必要がある。すなわち、信号加算用の演算増幅器には、誤差をできるだけ抑制した信号を出力することが求められる。このため、信号加算用の演算増幅器の消費電力は、他の演算増幅器の何倍もの電力になり、同時に、回路面積の増加を伴う。
これに対して、非特許文献２のように、抵抗素子のみを用いて量子化器の入力部に信号を加算する構成においては、信号加算用の演算増幅器が不要であり、この信号加算用の演算増幅器による消費電力および回路面積の増加を抑制することができる。
図１１は、抵抗素子のみを用いて加算回路を構成した１次のデルタシグマ変調器の構成例を示している。
図１１のデルタシグマ変調器は、入力端子Ｎ６００、フィルタ回路６００、量子化器６０１、デジタルアナログ変換器（DAC:Digital to Analog Converter）６０２，６０３、抵抗素子７０１，７０２、および反転素子９００を備えている。ここで、容量８２０は量子化器６０１の入力ノードＮ６０１の寄生容量を示している。フィルタ回路６００は、演算増幅器６０４、抵抗素子７００、および容量素子８０１を備えた積分器を備えている。
入力端子Ｎ６００から入力されたアナログ入力信号は、フィルタ回路６００および抵抗素子７０１を介して量子化器６０１に入力される。量子化器６０１によって量子化されたデジタル出力信号は、デジタルアナログ変換器６０２によって、アナログ信号としてフィルタ回路６００にフィードバックされるとともに、デジタルアナログ変換器６０３によって、アナログ信号として量子化器６０１の入力部（ノードＮ６０１）にフィードバックされる。一方で、アナログ入力信号は、反転素子９００および抵抗素子７０２を介して量子化器６０１の入力部に加算される。
ここで、デルタシグマ変調器は負帰還ループであるため、演算増幅器６０４の有限ゲイン帯域幅が低い場合、ループフィルタ（フィルタ回路６００）全体の位相余裕が不足し、デルタシグマ変調器の安定性が低下する。加えて、図１１のような抵抗素子のみを用いて信号を加算する構成は、抵抗素子７０１およびノードＮ６０１の寄生容量８２０によるポール（極）が生じ、デルタシグマ変調器の安定性を低下させる。
図１２（ａ）は図１１に示したデルタシグマ変調器に係る振幅および位相の周波数特性の一例を示した図である。図１２（ａ）において、上図は振幅の周波数特性を示しており、下図は位相の周波数特性を示している（後述する図１２（ｂ）、図１５についても同様）。また、図内のｐ１は演算増幅器６０４のポール周波数を示しており、ｐＲＣは量子化器６０１の入力部に接続された、抵抗素子７０１による加算回路のポール周波数を示している。
図１２（ａ）において、図１１に示したデルタシグマ変調器は、寄生容量８２０、抵抗素子７０１，７０２、および演算増幅器６０４の有限ゲイン帯域幅等の影響によって、位相余裕が４５度以下となっている（矢印Ａ）。すなわち、デルタシグマ変調器は安定条件を満たしておらず、回路が発振する可能性がある。
図１３（ａ），（ｂ）は図１１に示したデルタシグマ変調器に係るスペクトル例およびノイズ伝達関数の極零配置例をそれぞれ示している。図１３（ｂ）に示すように、極ｐ１０がｚ平面における単位円の外部にあり、この図からも図１１に示したデルタシグマ変調器は、安定条件を満たしていないことがわかる。
この対策として、演算増幅器６０４の有限ゲイン帯域幅を高める方法が考えられる。有限ゲイン帯域幅は、例えば演算増幅器６０４の出力段の電流を増加させることにより高めることができる。
図１２（ｂ）は図１１に示したデルタシグマ変調器において、演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたときの振幅および位相の周波数特性の一例を示した図である。図１２（ｂ）において、実線は演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたときの周波数特性の一例を示した図であり、破線は図１２(ａ)に示した元の周波数特性である。演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたことに伴い、演算増幅器６０４のポール周波数はｐ１からｐ１’に変化している。
図１２（ｂ）に示すように、有限ゲイン帯域幅を１０倍に高めることにより、高周波領域における位相が戻され、位相余裕が４５度以下（矢印Ａ）から４５度以上（矢印Ｂ）へと改善されている。従って、デルタシグマ変調器は安定条件を満たすことができる。
図１４（ａ），（ｂ）は演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたときの図１１のデルタシグマ変調器に係るスペクトルの一例およびノイズ伝達関数の極零配置の一例をそれぞれ示している。図１４（ｂ）に示すように、極が全てｚ平面における単位円内に入っており、この図からもデルタシグマ変調器は安定条件を満たしていることが分かる。
図１５は２次のデルタシグマ変調器における振幅および位相の周波数特性の一例を示している。図１５において、破線は演算増幅器の有限ゲイン帯域幅を変化させる前の周波数特性であり、実線は演算増幅器の有限ゲイン帯域幅を１０倍に増加させた場合の周波数特性を示している。図１２（ｂ）と同様に図１５では、演算増幅器の有限ゲイン帯域幅を１０倍としたことに伴い、ポール周波数がｐ１からｐ１’に変化している。そして、図１５に示すように、２次のデルタシグマ変調器においても有限ゲイン帯域幅を１０倍に高めることにより、位相余裕が４５度以下（矢印Ａ）から４５度以上（矢印Ｂ）へと改善されている。これにより、デルタシグマ変調器は安定条件を満たすことができる。
上述のように、抵抗素子のみを用いて量子化器６０１の入力部に信号を加算する構成において、演算増幅器６０４の有限ゲイン帯域幅を高めることによってデルタシグマ変調器の安定性を保つことができる。しかしながら、この場合にも、演算増幅器６０４の消費電流および回路面積を増加させる必要が生じてしまう。
また、更なるデルタシグマ変調器の精度を高める場合、量子化器６０１の高精度化（ビット数の増加）、および量子化器６０１の入力部に接続されているデジタルアナログ変換器６０３の高精度化等が必要となる。これにより、寄生容量８２０が更に増加することが考えられ、図１１の構成に係るデルタシグマ変調器の安定性は更に著しく低下する。すると、演算増幅器６０４の電流を増加させるだけでは位相余裕の低下を補償できず、デルタシグマ変調器は安定条件を満たせない可能性がでてくる。このため、量子化器６０１およびデジタルアナログ変換器６０３の分解能を上げることができなくなり、すなわちデルタシグマ変調器の精度を高めることが困難となる。
上記の点に鑑み、本発明は、演算増幅器に高い有限ゲイン帯域幅を必要とせず、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を提供することを目的とする。
本発明の第１態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路、および前記量子化器のデジタル出力信号を前記量子化器の入力部にアナログ信号としてフィードバックする第１のフィードバック回路のうち、少なくともいずれか一方を有する第２の加算回路とを備えている。そして、前記第１の加算回路および前記第１のフィードバック回路のうち、少なくともいずれか一方が位相補償手段を備えている。
この態様によると、デルタシグマ変調器は、第１の加算回路および第１のフィードバック回路のうち、少なくともいずれか一方が位相補償手段を備えている。これにより、量子化器の入力部における寄生容量、第１および第２の加算回路、並びに演算増幅器の有限ゲイン帯域幅の影響等による位相余裕の低下を補償することができ、安定条件を満たすことができる。このとき、デルタシグマ変調器は、受動素子によって第１の加算回路を構成しているため、信号加算用の演算増幅器を備えていない。また、位相補償手段を第１の加算回路および第１のフィードバック回路のうち、少なくともいずれか一方が備えているため、演算増幅器の有限ゲイン帯域幅を高める必要もない。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第２態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を、複数段、縦続に接続したフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路、前記量子化器のデジタル出力信号を前記量子化器の入力部にアナログ信号としてフィードバックする第１のフィードバック回路、および複数の前記積分器のうち、少なくとも１つの出力信号を、受動素子を介してフィードフォワードした第２のフィードフォワード回路のうち、少なくともいずれか１つを有する第２の加算回路とを備えている。そして、前記第１の加算回路、前記第１のフィードバック回路、および前記第２のフィードフォワード回路のうち、少なくともいずれか１つが位相補償手段を備えている。
この態様によると、デルタシグマ変調器は、第１の加算回路、第１のフィードバック回路、および第２のフィードフォワード回路のうち、少なくともいずれか１つが位相補償手段を備えている。これにより、第１態様と同様に位相余裕の低下を補償することができ、デルタシグマ変調器は安定条件を満たすことができる。また、第１態様と同様にデルタシグマ変調器は信号加算用の演算増幅器を備えておらず、演算増幅器の有限ゲイン帯域幅を高める必要もない。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
そして、第１または第２態様のデルタシグマ変調器の前記第１の加算回路は、前記位相補償手段として、前記第１抵抗素子に並列に接続された容量素子を備えているのが好ましい。
これにより、第１の加算回路は、第１抵抗素子と容量素子とが並列接続された回路、すなわち受動素子によって構成され、かつ、位相補償手段を備えた回路を有している。これにより、デルタシグマ変調器は信号加算用の演算増幅器を用いることなく加算回路を実現することができるとともに、第１抵抗素子に並列に接続された容量素子によって位相余裕の低下を補償することができ、安定条件を満たすことができる。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第３態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記量子化器の入力部にアナログ信号としてフィードバックする第２のデジタルアナログ変換器と、前記量子化器の出力部と前記第２のデジタルアナログ変換器の入力部との間に設けられたハイパスフィルタとを備えている。
この態様によると、量子化器によって量子化されたデジタル出力信号に含まれる量子化前のアナログ信号の高周波成分のみをハイパスフィルタによって通過させ、第２のデジタルアナログ変換器によってデジタルアナログ変換し、アナログ信号として量子化器の入力部に加算することができる。これにより、位相余裕の低下を補償することができ、デルタシグマ変調器は安定条件を満たすことができる。また、デジタルのハイパスフィルタを用いるため、アナログ回路によってハイパスフィルタを実現する場合と比較して、消費電力および回路面積（回路コスト）を抑制することができる。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第４態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられた第１抵抗素子と、前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路と、前記第１抵抗素子に並列に接続された容量素子とを備えている。
この態様によると、デルタシグマ変調器は、受動素子である第１抵抗素子および第２抵抗素子による加算回路を有しており、信号加算用の演算増幅器を備えていない。また、位相補償手段としての容量素子が第１抵抗素子と並列に接続されているため、演算増幅器の有限ゲイン帯域幅を高める必要もない。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第５態様では、受信装置は、アンテナと、請求項１から９のいずれか１項に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部とを備えている。
本発明の第６態様では、無線通信装置は、アンテナと、請求項１から９のいずれか１項に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部と、送信信号を変調する送信部と、前記受信部および前記送信部と前記アンテナとの間に設けられ、前記アンテナから前記受信部への前記受信信号の供給と、前記送信部から前記アンテナへの前記送信信号の供給とを切替える送受切替部とを備えている。
この第５および第６態様によると、低消費電力かつ低コストを実現しつつ、高品質な音声および映像の受信ができる受信装置、および高品質な音声および映像の送受信ができる無線通信装置を実現することができる。
本発明によれば、量子化器の入力部における寄生容量、第１および第２の加算回路、並びに演算増幅器の有限ゲイン帯域幅の影響等に起因する高周波領域における位相遅延の補償を、加算用の演算増幅器の追加および積分器の演算増幅器の有限ゲイン帯域幅を高めることを行わずに実現することができる。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器、並びにこれを備えた受信装置および無線通信装置を実現することができる。
第１の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第１の実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性例を示す図である。 第１の実施形態に係るデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例を示す図である。 第２の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第２の実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性を示す図である。 第３の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第３の実施形態に係るデルタシグマ変調器の他の構成例を示す図である。 第４の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第５の実施形態に係るデルタシグマ変調器の構成例を示す図である。 適用例としての無線通信装置の構成例を示すブロック図である。 １次のデルタシグマ変調器の構成例を示す図である。 １次のデルタシグマ変調器の振幅および位相の周波数特性例を示す図である。 １次のデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例を示す図である。 １次のデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例を示す図である。 ２次のデルタシグマ変調器の振幅および位相の周波数特性例を示す図である。
以下、本発明の実施形態について図面を参照しながら説明する。
なお、以下の各実施形態に用いる図面において、同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。
＜第１の実施形態＞
図１は第１の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図１に示すデルタシグマ変調器は、入力端子Ｎ１００、フィルタ回路１００、量子化器１０１、第１のデジタルアナログ変換器１０２、デジタルアナログ変換器１０３（第１のフィードバック回路）、第１抵抗素子２０１(抵抗値はＲｓｕｍ１)、第２抵抗素子２０２(抵抗値はＲｓｕｍ２)、容量素子３００(容量値はＣｓｕｍ１)、および反転素子４００を備えている。ここで、容量３２０は量子化器１０１の入力ノードＮ１０３の寄生容量を示している。
フィルタ回路１００は、演算増幅器１０４、抵抗素子２００、および容量素子３０１によって構成された積分器を備えている。
入力端子Ｎ１００から入力されたアナログ入力信号は、フィルタ回路１００および、受動素子である第１抵抗素子２０１と容量素子３００とが並列接続された第１の加算回路１２０を介して量子化器１０１に入力される。量子化器１０１によって量子化されたデジタル出力信号は、第１のデジタルアナログ変換器１０２によってデジタルアナログ変換され、アナログ信号としてフィルタ回路１００にフィードバックされるとともに、デジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号として量子化器１０１の入力部（ノードＮ１０３）にフィードバックされる。一方で、アナログ入力信号は、反転素子４００および第２抵抗素子２０２を有する第１のフィードフォワード回路１２１によって、量子化器１０１の入力部（ノードＮ１０３）に加算される。ここで、第２の加算回路１２３は、デジタルアナログ変換器１０３（第１のフィードバック回路）と第１のフィードフォワード回路１２１とを有している。
具体的には、入力端子Ｎ１００は抵抗素子２００の一端と接続されており、抵抗素子２００の他端はノードＮ１０１に接続されている。そして、ノードＮ１０１は演算増幅器１０４の反転入力端子および容量素子３０１の一端と接続されている。容量素子３０１の他端はノードＮ１０２と接続されている。そして、ノードＮ１０２は演算増幅器１０４の出力部、および第１抵抗素子２０１の一端と接続されている。第１抵抗素子２０１の他端は、量子化器１０１の入力ノードＮ１０３に接続されている。そして、第１抵抗素子２０１には、位相補償手段として、容量素子３００が並列に接続されている。なお、演算増幅器１０４の非反転入力端子は、接地されている。
一方で、入力端子Ｎ１００は反転素子４００を介して第２抵抗素子２０２の一端と接続されており、第２抵抗素子２０２の他端は量子化器１０１の入力ノードＮ１０３に接続されている。
量子化器１０１では、ノードＮ１０３から入力されたアナログ信号が量子化される。そして、量子化器１０１のデジタル出力信号は、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３へとフィードバックされる。第１のデジタルアナログ変換器１０２にフィードバックされたデジタル出力信号は、デジタルアナログ変換され、ノードＮ１０１を通って演算増幅器１０４の反転入力端子に入力される。同様に、デジタルアナログ変換器１０３にフィードバックされたデジタル出力信号は、デジタルアナログ変換され、アナログ信号としてノードＮ１０３に加算され、量子化器１０１に入力される。
ここで、容量素子３００による位相補償の原理について説明する。容量素子３００は、フィルタ回路１００の出力部と量子化器１０１の入力部との間に直列に接続されており、これは伝達関数における零点を形成する。そして、この零点は位相余裕を改善させる作用を持つ。
図２は本実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性の一例を示している。図２において、上図は振幅の周波数特性を示しており、下図は位相の周波数特性を示している（後述する図５についても同様）。また、実線は本実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性を示しており、破線は図１２(ａ)に示した元のデルタシグマ変調器の周波数特性を示している。そして、矢印Ｃ，Ａはそれぞれの周波数特性において、ループゲインが１となる、すなわち０ｄＢとなったときの位相余裕を示したものである。また、図内のｐ１は演算増幅器１０４のポール周波数を示しており、ｐＲＣは量子化器１０１の入力部に接続された第１抵抗素子２０１および容量素子３００を有する第１の加算回路１２０のポール周波数を示している。本実施形態において、演算増幅器１０４の有限ゲイン帯域幅は元のデルタシグマ変調器から変更していないため、ポール周波数ｐ１は変化していない。
図２に示すように、位相余裕が元のデルタシグマ変調器においては４５度以下（矢印Ａ）であったのに対して、本実施形態では４５度以上（矢印Ｃ）に改善している。従って、本実施形態に係るデルタシグマ変調器は安定条件を満たすことができる。
なお、図１の構成において、容量素子３００の容量値Ｃｓｕｍ１は、次のような条件を満たすように定めるのが好ましい。
Figure 2013005267
ここで、Ｃｐは寄生容量３２０の容量値である。そして、この上式の容量値Ｃｓｕｍ１は、ノードＮ１０３の寄生容量３２０の影響を打ち消すように設定された値となる。
ここで、上式は演算増幅器１０４の有限ゲイン帯域幅の影響がないものとして考えた場合における算出例であり、演算増幅器１０４の有限ゲイン帯域幅の影響が無視できない場合には、容量値Ｃｓｕｍ１は、フィルタ回路１００、第１および第２の加算回路１２０，１２３、並びにノードＮ１０３の寄生容量３２０の影響等を考慮して、安定条件を満たすことが可能な容量値に設定するのが好ましい。
図３（ａ），（ｂ）は、本実施形態に係るデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例をそれぞれ示している。本実施形態のデルタシグマ変調器は、図３（ｂ）に示すように、極が全てｚ平面における単位円内に入っており、安定条件を満たしていることが分かる。すなわち、演算増幅器１０４の有限ゲイン帯域幅を高めることなく、安定条件を満たすことができる。
以上のように、本実施形態に係るデルタシグマ変調器は、演算増幅器１０４の有限ゲイン帯域幅を高めることなく、ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３、並びに演算増幅器１０４の有限ゲイン帯域幅等の影響による位相余裕の低下を補償する、すなわち安定条件を満たすことができる。そのため、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
なお、本実施形態に係るデルタシグマ変調器は、第２の加算回路１２３として第２抵抗素子２０２を有する第１のフィードフォワード回路１２１およびデジタルアナログ変換器１０３（第１のフィードバック回路）を備えていたが、いずれか一方を備えていればよい。
＜第２の実施形態＞
図４は第２の実施形態に係るデルタシグマ変調器の構成例を示す図である。図４は２つの縦続接続された積分器を有する２次のデルタシグマ変調器の一例である。
図４のデルタシグマ変調器において、図１と異なるのは、フィルタ回路１００Ａに、演算増幅器１０５、抵抗素子２０３および容量素子３０２によって構成された積分器が追加されている点である。そして、反転素子４０１および容量素子３０３(容量値はＣｓｕｍ２)が追加され、容量素子３００および反転素子４００は省かれている。
入力端子Ｎ１００から入力されたアナログ入力信号は、２つの縦続接続された積分器を有するフィルタ回路１００Ａおよび第１抵抗素子２０１（第１の加算回路１２０）を介して量子化器１０１に入力される。量子化器１０１によって量子化されたデジタル出力信号は、図１と同様に、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号としてフィードバックされる。一方で、演算増幅器１０４の出力信号は、反転素子４０１および容量素子３０３を有する第２のフィードフォワード回路１２２によって、量子化器１０１の入力部（ノードＮ１０３）に加算される。また、図１と同様にアナログ入力信号は、第２抵抗素子２０２を有する第１のフィードフォワード回路１２１によって、量子化器１０１の入力部（ノードＮ１０３）に加算される。ここで、第２の加算回路１２３Ａは、デジタルアナログ変換器１０３（第１のフィードバック回路）、第１のフィードフォワード回路１２１および第２のフィードフォワード回路１２２を有している。
図４では、１段目の積分器の演算増幅器１０４の出力部が接続されたノードＮ１０２と、第１抵抗素子２０１の一端との間に２段目の積分器が接続されている。具体的には、ノードＮ１０２と、２段目の積分器の演算増幅器１０５の反転入力端子に接続されたノードＮ１０４との間には、抵抗素子２０３が接続されている。そして、ノードＮ１０４は容量素子３０２を介して、ノードＮ１０５に接続されている。ノードＮ１０５は演算増幅器１０５の出力部、および第１抵抗素子２０１の一端と接続されている。なお、演算増幅器１０４，１０５の非反転入力端子は、接地されている。
一方で、ノードＮ１０２は反転素子４０１を介して容量素子３０３の一端と接続されており、容量素子３０３の他端が量子化器１０１の入力ノードＮ１０３に接続されることにより第２のフィードフォワード回路１２２を構成している。すなわち、第２のフィードフォワード回路１２２は、本実施形態に係る位相補償手段として、量子化器１０１の入力部と演算増幅器１０４の出力部との間に設けられた容量素子３０３を有している。また、第１のフィードフォワード回路１２１からは反転素子４００が省かれている。
ここで、図５を参照しながら、容量素子３０３による位相補償の原理について説明する。
図５において、実線は本実施形態における振幅および位相の周波数特性を示しており、破線は図１５に破線で示した元の２次のデルタシグマ変調器に係る振幅および位相の周波数特性を示している。また、図内のｐ１は演算増幅器１０４，１０５におけるポール周波数を示している。本実施形態において、演算増幅器１０４，１０５の有限ゲイン帯域幅は元の２次のデルタシグマ変調器から変更していないため、ポール周波数ｐ１は変化していない。
図４において、容量素子３０３は、演算増幅器１０４の出力部と量子化器１０１の入力部との間に反転素子４０１を介して直列に接続されており、これは伝達関数における零点を形成する。そして、この零点は位相余裕を改善させる作用を持つ。従って、容量素子３０３の容量値Ｃｓｕｍ２を、演算増幅器１０４，１０５の有限ゲイン帯域幅、第１および第２の加算回路１２０，１２３Ａ、並びにノードＮ１０３の寄生容量３２０の影響等を考慮して、安定条件を満たすことが可能な適切な容量値に設定することにより、図５に示すように、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が元の２次のデルタシグマ変調器においては４５度以下（矢印Ａ）であったのに対して、本実施形態では４５度以上（矢印Ｃ）に改善している。従って、デルタシグマ変調器は安定条件を満たすことができる。
以上のように、本実施形態に係るデルタシグマ変調器は、演算増幅器１０４，１０５の有限ゲイン帯域幅を高めることなく、ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３Ａ、並びに演算増幅器１０４，１０５の有限ゲイン帯域幅等の影響による位相余裕の低下を補償する、すなわち安定条件を満たすことができる。これにより、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
なお、本実施形態において、デジタルアナログ変換器１０３（第１のフィードバック回路）は、必ずしも必要ではなく、なくても同様の効果が得られる。
また、第１の実施形態と第２の実施形態とは、組み合わせることが可能であり、第３の実施形態ではその組合せの例および他の例について説明する。
＜第３の実施形態＞
図６は第３の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図６のデルタシグマ変調器において、図４と異なるのは、第１抵抗素子２０１に容量素子３００が並列に接続されている点である。
入力端子Ｎ１００から入力されたアナログ入力信号は、２つの縦続接続された積分器を有するフィルタ回路１００Ａおよび第１抵抗素子２０１と容量素子３００とが並列接続された第１の加算回路１２０を介して量子化器１０１に入力される。以下、図４と同様に、量子化器１０１によって量子化されたデジタル出力信号は、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号としてフィードバックされる。一方で、演算増幅器１０４の出力信号およびアナログ入力信号は、第２のフィードフォワード回路１２２および第１のフィードフォワード回路１２１によって、それぞれ、量子化器１０１の入力部（ノードＮ１０３）に加算される。本実施形態において、第２の加算回路１２３Ａは、図４と同様に、デジタルアナログ変換器１０３（第１のフィードバック回路）、第１のフィードフォワード回路１２１および第２のフィードフォワード回路１２２を有している。そして、本実施形態に係るデルタシグマ変調器は、位相補償手段として、第２のフィードフォワード回路１２２において、量子化器１０１の入力部と演算増幅器１０４の出力部との間に設けられた容量素子３０３を有しており、第１の加算回路１２０において、第１抵抗素子２０１と並列に接続された容量素子３００を有している。
図６において、容量素子３００，３０３は、伝達関数における零点を形成する。そして、この零点は位相余裕を改善させる作用を持つ。従って、例えば容量素子３００の容量値Ｃｓｕｍ１および容量素子３０３の容量値Ｃｓｕｍ２を第１および第２の実施形態に示したような適切な容量値に設定することによって、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
（第３の実施形態の他の例）
図７（ａ），（ｂ）は第３の実施形態に係るデルタシグマ変調器の他の構成例を示す図である。
図７（ａ）は図６のデルタシグマ変調器に加えて、第２のフィードフォワード回路１２２の容量素子３０３に並列に第３抵抗素子２０４を設けた例を示している。図７（ａ）においても、図６と同様に、容量素子３００，３０３の容量値Ｃｓｕｍ１，Ｃｓｕｍ２を、適切な容量値に設定することにより、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
図７（ｂ）は３つの縦続接続された積分器を有する３次のデルタシグマ変調器の例を示している。図７（ｂ）のデルタシグマ変調器において、図７（ａ）と異なるのは、フィルタ回路１００Ｂに演算増幅器１０６、抵抗素子２０５、および容量素子３０４によって構成された積分器が追加された点である。そして、第２のフィードフォワード回路１２２には、演算増幅器１０５の出力部とノードＮ１０３との間に反転素子４０２、並びに並列接続された抵抗素子２０６および容量素子３０５（容量値はＣｓｕｍ３）が追加されている。また、反転素子４００が追加され、反転素子４０１が省かれている。
そして、容量素子３００，３０３，３０５の容量値Ｃｓｕｍ１，Ｃｓｕｍ２，Ｃｓｕｍ３を、図６と同様に適切な容量値に設定することにより、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
以上のように、本実施形態に係るデルタシグマ変調器は、フィルタ回路１００Ａ，１００Ｂの演算増幅器１０４，１０５，１０６の有限ゲイン帯域幅を高めることなく、ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３Ａ、並びに演算増幅器１０４，１０５，１０６の有限ゲイン帯域幅等の影響による位相余裕の低下を補償する、すなわち安定条件を満たすことができる。これにより、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
なお、上記の図７（ａ），（ｂ）に係るデルタシグマ変調器は、第２の加算回路１２３Ａとして、第１のフィードフォワード回路１２１、デジタルアナログ変換器１０３（第１のフィードバック回路）、および第２のフィードフォワード回路１２２のうち、少なくともいずれか１つを備えていればよい。
また、第１〜３の実施形態は、差動回路にしても同様の効果が得られる。第４の実施形態では、図６のデルタシグマ変調器を差動回路にした例について説明する。
＜第４の実施形態＞
図８は第４の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図８に示すデルタシグマ変調器は、差動入力端子Ｖｉｎ＋，Ｖｉｎ−、フィルタ回路１００Ｃ、量子化器１０１Ａ、第１のデジタルアナログ変換器１０２Ａ、デジタルアナログ変換器１０３Ａ（第１のフィードバック回路）、第１抵抗素子２０１Ａ，２０１Ｂ、第２抵抗素子２０２Ａ，２０２Ｂ、および容量素子３００Ａ，３００Ｂ，３０３Ａ，３０３Ｂ（それぞれの容量値はＣｓｕｍ１Ａ，Ｃｓｕｍ１Ｂ，Ｃｓｕｍ２Ａ，Ｃｓｕｍ２Ｂ）を備えている。ここで、容量３２０Ａ，３２０Ｂは量子化器１０１Ａの入力ノードＮ１０３Ａ，Ｎ１０３Ｂのそれぞれにおける寄生容量を示している。また、差動のデルタシグマ変調器には、図１における反転素子４００および図４および図６における反転素子４０１のような反転素子は必要としない。そのため、図８において反転素子は省いている。
フィルタ回路１００Ｃは、演算増幅器１０４Ａを用いた積分器１０７、および演算増幅器１０５Ａを用いた積分器１０８を備えている。
差動入力端子Ｖｉｎ＋，Ｖｉｎ−から入力されたアナログ入力信号は、フィルタ回路１００Ｃと、第１抵抗素子２０１Ａおよび容量素子３００Ａ並びに第１抵抗素子２０１Ｂおよび容量素子３００Ｂがそれぞれ並列接続された第１の加算回路１２０とを介して量子化器１０１Ａに入力される。量子化器１０１Ａによって量子化されたデジタル出力信号は、出力端子Ｄｏｕｔから出力される。また、このデジタル出力信号は、第１のデジタルアナログ変換器１０２Ａによってデジタルアナログ変換され、アナログ信号としてフィルタ回路１００Ｃにフィードバックされるとともに、デジタルアナログ変換器１０３Ａによってデジタルアナログ変換され、アナログ信号として量子化器１０１Ａの入力部にフィードバックされる。一方で、アナログ入力信号は、第２抵抗素子２０２Ａ，２０２Ｂを有する第１のフィードフォワード回路１２１によって、量子化器１０１Ａの入力部に加算される。また、積分器１０７の出力信号は、容量素子３０３Ａ，３０３Ｂを有する第２のフィードフォワード回路１２２によって、量子化器１０１Ａの入力部に加算される。
そして、容量素子３００Ａ，３００Ｂの容量値Ｃｓｕｍ１Ａ，Ｃｓｕｍ１Ｂおよび容量素子３０３Ａ，３０３Ｂの容量値Ｃｓｕｍ２Ａ，Ｃｓｕｍ２Ｂを、演算増幅器１０４Ａ，１０５Ａの有限ゲイン帯域幅、第１および第２の加算回路１２０，１２３Ｂ、並びにノードＮ１０３Ａ，Ｎ１０３Ｂの寄生容量３２０Ａ，３２０Ｂの影響等を考慮して、安定条件を満たすことが可能な適切な容量値に設定することにより、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
以上の本実施形態に示すような回路構成を用いることにより、差動のデルタシグマ変調器においても、演算増幅器１０４Ａ，１０５Ａの有限ゲイン帯域幅を高めることなく、安定条件を満たすことができる。これにより、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
＜第５の実施形態＞
図９は第５の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図９のデルタシグマ変調器において、図１と異なるのは、デジタルアナログ変換器１０３を有する第１のフィードバック回路１１１に、第２のデジタルアナログ変換器１０９および位相補償手段としてのハイパスフィルタ１１０が追加されている点である。そして、第１の加算回路１２０からは、容量素子３００が省かれている。すなわち、第２の加算回路１２３Ｃは、第１のフィードバック回路１１１と第１のフィードフォワード回路１２１とを有している。そして、第１のフィードバック回路１１１は位相補償手段として、ハイパスフィルタ１１０を備えている。
入力端子Ｎ１００から入力されたアナログ入力信号は、演算増幅器１０４を有する積分器を備えたフィルタ回路１００および第１抵抗素子２０１（第１の加算回路１２０）を介して量子化器１０１に入力される。量子化器１０１によって量子化されたデジタル出力信号は、図１と同様に、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号としてフィードバックされる。さらに、ハイパスフィルタ１１０および第２のデジタルアナログ変換器１０９を介して、量子化器１０１から出力されたデジタル出力信号に含まれる量子化前のアナログ信号の高周波成分の信号のみがデジタルアナログ変換され、アナログ信号として量子化器１０１の入力部にフィードバックされる。
これにより、量子化器１０１によって量子化されたデジタル出力信号に含まれる量子化前のアナログ信号の高周波信号成分のみを量子化器１０１の入力部に加算することができる。これにより、量子化器１０１の入力ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３Ｃ、並びに演算増幅器１０４の有限ゲイン帯域幅等の影響による位相余裕の低下を補償することが可能となる。また、デジタルのハイパスフィルタ１１０を用いるため、回路面積（回路コスト）の抑制に有利である。
なお、本実施形態に係るデルタシグマ変調器も差動回路にすることが可能であり、差動回路でも同様の効果が得られる。
また、本実施形態において、第２抵抗素子２０２を有する第１のフィードフォワード回路１２１およびデジタルアナログ変換器１０３は必ずしも必要ではなく、なくても同様の効果が得られる。
＜適用例＞
図１０は無線通信装置５０の構成を示すブロック図である。
図１０の無線通信装置５０は、アンテナ５００、送受切替部５０８、送信部５０７、および受信部５０１を備えている。
受信部５０１は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）５０２、ミキサ５０３、ローパスフィルタ５０４、上述した第１〜第５の実施形態のいずれか１つに記載のデルタシグマ変調器５０５、およびデジタルベースバンド処理部５０６を備えている。
このような構成を用いることにより、広帯域の信号に対して精度を保った無線通信装置５０を実現することが可能となる。したがって、例えば携帯電話に適用すれば、装置の消費電力および回路面積を抑制しつつ、高品質な送受話をすることが可能となる。
なお、上述したデルタシグマ変調器は受信装置に使用することも可能である。受信装置の構成は、例えば図１０において、送受切替部５０８および送信部５０７を省いた構成となる。すなわち、この場合の受信装置は、アンテナ５００および受信部５０１を備えている。そして、アンテナ５００から入力された信号は、受信部５０１のＬＮＡ５０２に入力される。
これにより、広帯域の信号に対して精度を保った受信装置を実現することが可能となる。したがって、例えばデジタルテレビチューナーやラジオチューナーに適用すれば、受信装置の消費電力および回路面積を抑制しつつ、高品質な音声および映像の受信をすることが可能となる。
なお、上記の各実施形態では、安定条件を位相余裕が４５度以上あることとしているが、使用環境等によって安定条件として要求される位相余裕は異なる場合があり、容量値Ｃｓｕｍ１，Ｃｓｕｍ２，Ｃｓｕｍ３は要求される位相余裕（安定条件）を満たす範囲で変更されてもかまわない。
また、上記の各実施形態の回路は置き換えて使用したり、組み合わせて使用することが可能である。例えば、図９の第１のフィードバック回路１１１を図４、図６または図７に適用してもよい。
本発明に係るデルタシグマ変調器は、小面積かつ低消費電力を実現しつつ、デルタシグマ変調器の安定性を保つことができる。したがって、携帯電話、無線ＬＡＮ等の通信機器、並びに音声機器、および映像機器等の受信装置等におけるデータ変換回路として有用である。また、本発明に係る無線通信装置および受信装置は、携帯電話、無線ＬＡＮ等の通信機器、およびデジタルテレビチューナー、ラジオチューナー等の映像機器、音声機器等の受信装置に有用である。
１００，１００Ａ，１００Ｂ，１００Ｃ フィルタ回路
１０１，１０１Ａ 量子化器
１０２，１０２Ａ 第１のデジタルアナログ変換器
１０３，１０３Ａ デジタルアナログ変換器（第１のフィードバック回路）
１０４，１０４Ａ 演算増幅器
１０５，１０５Ａ 演算増幅器
１０６ 演算増幅器
１０９ 第２のデジタルアナログ変換器
１１０ ハイパスフィルタ（位相補償手段）
１１１ 第１のフィードバック回路
１２０ 第１の加算回路
１２１ 第１のフィードフォワード回路
１２２ 第２のフィードフォワード回路
１２３，１２３Ａ，１２３Ｂ，１２３Ｃ 第２の加算回路
２０１，２０１Ａ，２０１Ｂ 第１抵抗素子
２０２，２０２Ａ，２０２Ｂ 第２抵抗素子
２０４ 第３抵抗素子
３００，３００Ａ，３００Ｂ 容量素子（位相補償手段）
３０３，３０３Ａ，３０３Ｂ 容量素子（位相補償手段）
３０５ 容量素子（位相補償手段）
５０ 無線通信装置
５００ アンテナ
５０１ 受信部
５０５ デルタシグマ変調器
５０７ 送信部
５０８ 送受切替部
本発明は、デルタシグマ変調器、並びに、これを備えた受信装置および無線通信装置に関するものであり、特に、演算増幅器を用いた積分器を有するデルタシグマ変調器に関するものである。
連続時間型デルタシグマ変調器のループフィルタ（フィルタ回路）には、一般的に、演算増幅器を用いた積分器の縦続接続によって構成されたActive-RC型フィルタや、電流電圧変換アンプ（OTA:Operational Transconductance Amplifier)と容量素子とを用いて構成される積分器を縦続接続したｇｍ−Ｃ型フィルタが採用されている。
一般的に、演算増幅器を用いた積分器によって構成されたループフィルタ（フィルタ回路）の出力部と量子化器の入力部との間のノードには、アナログ入力信号もしくは縦続接続された積分器の少なくとも一段の出力信号からのフィードフォワード信号、または量子化器のデジタル出力信号をデジタルアナログ変換したフィードバック信号（アナログ信号）が加算される。この量子化器の入力部への信号加算の手段としては、演算増幅器と抵抗素子とを用いて信号を加算する方法、および抵抗素子のみを用いて信号を加算する方法等が知られている。
非特許文献１では、演算増幅器を用いた積分器を縦続接続した連続時間型デルタシグマ変調器において、演算増幅器と抵抗素子とを用いて量子化器の入力部に信号を加算する技術が開示されている。
非特許文献２では、抵抗素子のみを用いて量子化器の入力部に信号を加算する５次の連続時間型デルタシグマ変調器に関する技術が開示されている。
また、特許文献１では、消費電力を抑えつつ位相補償を実現したｇｍ−Ｃ型のフィルタ回路およびそれを用いたデルタシグマＡ／Ｄ（Analog to Digital）変換器に関する技術が開示されている。
特許第４５６７４２０号公報
Lukas Dorrer, 他3名, "A 10-bit, 4mW continuous-time sigma-delta ADC for UMTS in a 0.12μm CMOS process", Circuits and Systems, 2003. ISCAS '03., 25-28 May 2003, p.I-1057-1060 vol.1 Kazuo Matsukawa, 他5名, "A fifth-order continuous-time delta-sigma modulator with single-opamp resonator", IEEE JSSC, vol.45, no.4, Apr. 2010, p.697-706
しかしながら、非特許文献１のように演算増幅器と抵抗素子とを用いて量子化器の入力部に信号を加算する構成において、デルタシグマ変調器の精度を高めるためには、信号加算用の演算増幅器から出力する信号の精度を高める必要がある。すなわち、信号加算用の演算増幅器には、誤差をできるだけ抑制した信号を出力することが求められる。このため、信号加算用の演算増幅器の消費電力は、他の演算増幅器の何倍もの電力になり、同時に、回路面積の増加を伴う。
これに対して、非特許文献２のように、抵抗素子のみを用いて量子化器の入力部に信号を加算する構成においては、信号加算用の演算増幅器が不要であり、この信号加算用の演算増幅器による消費電力および回路面積の増加を抑制することができる。
図１１は、抵抗素子のみを用いて加算回路を構成した１次のデルタシグマ変調器の構成例を示している。
図１１のデルタシグマ変調器は、入力端子Ｎ６００、フィルタ回路６００、量子化器６０１、デジタルアナログ変換器（DAC:Digital to Analog Converter）６０２，６０３、抵抗素子７０１，７０２、および反転素子９００を備えている。ここで、容量８２０は量子化器６０１の入力ノードＮ６０１の寄生容量を示している。フィルタ回路６００は、演算増幅器６０４、抵抗素子７００、および容量素子８０１を備えた積分器を備えている。
入力端子Ｎ６００から入力されたアナログ入力信号は、フィルタ回路６００および抵抗素子７０１を介して量子化器６０１に入力される。量子化器６０１によって量子化されたデジタル出力信号は、デジタルアナログ変換器６０２によって、アナログ信号としてフィルタ回路６００にフィードバックされるとともに、デジタルアナログ変換器６０３によって、アナログ信号として量子化器６０１の入力部（ノードＮ６０１）にフィードバックされる。一方で、アナログ入力信号は、反転素子９００および抵抗素子７０２を介して量子化器６０１の入力部に加算される。
ここで、デルタシグマ変調器は負帰還ループであるため、演算増幅器６０４の有限ゲイン帯域幅が低い場合、ループフィルタ（フィルタ回路６００）全体の位相余裕が不足し、デルタシグマ変調器の安定性が低下する。加えて、図１１のような抵抗素子のみを用いて信号を加算する構成は、抵抗素子７０１およびノードＮ６０１の寄生容量８２０によるポール（極）が生じ、デルタシグマ変調器の安定性を低下させる。
図１２（ａ）は図１１に示したデルタシグマ変調器に係る振幅および位相の周波数特性の一例を示した図である。図１２（ａ）において、上図は振幅の周波数特性を示しており、下図は位相の周波数特性を示している（後述する図１２（ｂ）、図１５についても同様）。また、図内のｐ１は演算増幅器６０４のポール周波数を示しており、ｐＲＣは量子化器６０１の入力部に接続された、抵抗素子７０１による加算回路のポール周波数を示している。
図１２（ａ）において、図１１に示したデルタシグマ変調器は、寄生容量８２０、抵抗素子７０１，７０２、および演算増幅器６０４の有限ゲイン帯域幅等の影響によって、位相余裕が４５度以下となっている（矢印Ａ）。すなわち、デルタシグマ変調器は安定条件を満たしておらず、回路が発振する可能性がある。
図１３（ａ），（ｂ）は図１１に示したデルタシグマ変調器に係るスペクトル例およびノイズ伝達関数の極零配置例をそれぞれ示している。図１３（ｂ）に示すように、極ｐ１０がｚ平面における単位円の外部にあり、この図からも図１１に示したデルタシグマ変調器は、安定条件を満たしていないことがわかる。
この対策として、演算増幅器６０４の有限ゲイン帯域幅を高める方法が考えられる。有限ゲイン帯域幅は、例えば演算増幅器６０４の出力段の電流を増加させることにより高めることができる。
図１２（ｂ）は図１１に示したデルタシグマ変調器において、演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたときの振幅および位相の周波数特性の一例を示した図である。図１２（ｂ）において、実線は演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたときの周波数特性の一例を示した図であり、破線は図１２(ａ)に示した元の周波数特性である。演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたことに伴い、演算増幅器６０４のポール周波数はｐ１からｐ１’に変化している。
図１２（ｂ）に示すように、有限ゲイン帯域幅を１０倍に高めることにより、高周波領域における位相が戻され、位相余裕が４５度以下（矢印Ａ）から４５度以上（矢印Ｂ）へと改善されている。従って、デルタシグマ変調器は安定条件を満たすことができる。
図１４（ａ），（ｂ）は演算増幅器６０４の有限ゲイン帯域幅を１０倍にしたときの図１１のデルタシグマ変調器に係るスペクトルの一例およびノイズ伝達関数の極零配置の一例をそれぞれ示している。図１４（ｂ）に示すように、極が全てｚ平面における単位円内に入っており、この図からもデルタシグマ変調器は安定条件を満たしていることが分かる。
図１５は２次のデルタシグマ変調器における振幅および位相の周波数特性の一例を示している。図１５において、破線は演算増幅器の有限ゲイン帯域幅を変化させる前の周波数特性であり、実線は演算増幅器の有限ゲイン帯域幅を１０倍に増加させた場合の周波数特性を示している。図１２（ｂ）と同様に図１５では、演算増幅器の有限ゲイン帯域幅を１０倍としたことに伴い、ポール周波数がｐ１からｐ１’に変化している。そして、図１５に示すように、２次のデルタシグマ変調器においても有限ゲイン帯域幅を１０倍に高めることにより、位相余裕が４５度以下（矢印Ａ）から４５度以上（矢印Ｂ）へと改善されている。これにより、デルタシグマ変調器は安定条件を満たすことができる。
上述のように、抵抗素子のみを用いて量子化器６０１の入力部に信号を加算する構成において、演算増幅器６０４の有限ゲイン帯域幅を高めることによってデルタシグマ変調器の安定性を保つことができる。しかしながら、この場合にも、演算増幅器６０４の消費電流および回路面積を増加させる必要が生じてしまう。
また、更なるデルタシグマ変調器の精度を高める場合、量子化器６０１の高精度化（ビット数の増加）、および量子化器６０１の入力部に接続されているデジタルアナログ変換器６０３の高精度化等が必要となる。これにより、寄生容量８２０が更に増加することが考えられ、図１１の構成に係るデルタシグマ変調器の安定性は更に著しく低下する。すると、演算増幅器６０４の電流を増加させるだけでは位相余裕の低下を補償できず、デルタシグマ変調器は安定条件を満たせない可能性がでてくる。このため、量子化器６０１およびデジタルアナログ変換器６０３の分解能を上げることができなくなり、すなわちデルタシグマ変調器の精度を高めることが困難となる。
上記の点に鑑み、本発明は、演算増幅器に高い有限ゲイン帯域幅を必要とせず、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を提供することを目的とする。
本発明の第１態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路、および前記量子化器のデジタル出力信号を前記量子化器の入力部にアナログ信号としてフィードバックする第１のフィードバック回路のうち、少なくともいずれか一方を有する第２の加算回路とを備えている。そして、前記第１の加算回路および前記第１のフィードバック回路のうち、少なくともいずれか一方が位相補償手段を備えている。
この態様によると、デルタシグマ変調器は、第１の加算回路および第１のフィードバック回路のうち、少なくともいずれか一方が位相補償手段を備えている。これにより、量子化器の入力部における寄生容量、第１および第２の加算回路、並びに演算増幅器の有限ゲイン帯域幅の影響等による位相余裕の低下を補償することができ、安定条件を満たすことができる。このとき、デルタシグマ変調器は、受動素子によって第１の加算回路を構成しているため、信号加算用の演算増幅器を備えていない。また、位相補償手段を第１の加算回路および第１のフィードバック回路のうち、少なくともいずれか一方が備えているため、演算増幅器の有限ゲイン帯域幅を高める必要もない。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第２態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を、複数段、縦続に接続したフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路、前記量子化器のデジタル出力信号を前記量子化器の入力部にアナログ信号としてフィードバックする第１のフィードバック回路、および複数の前記積分器のうち、少なくとも１つの出力信号を、受動素子を介してフィードフォワードした第２のフィードフォワード回路のうち、少なくともいずれか１つを有する第２の加算回路とを備えている。そして、前記第１の加算回路、前記第１のフィードバック回路、および前記第２のフィードフォワード回路のうち、少なくともいずれか１つが位相補償手段を備えている。
この態様によると、デルタシグマ変調器は、第１の加算回路、第１のフィードバック回路、および第２のフィードフォワード回路のうち、少なくともいずれか１つが位相補償手段を備えている。これにより、第１態様と同様に位相余裕の低下を補償することができ、デルタシグマ変調器は安定条件を満たすことができる。また、第１態様と同様にデルタシグマ変調器は信号加算用の演算増幅器を備えておらず、演算増幅器の有限ゲイン帯域幅を高める必要もない。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
そして、第１または第２態様のデルタシグマ変調器の前記第１の加算回路は、前記位相補償手段として、前記第１抵抗素子に並列に接続された容量素子を備えているのが好ましい。
これにより、第１の加算回路は、第１抵抗素子と容量素子とが並列接続された回路、すなわち受動素子によって構成され、かつ、位相補償手段を備えた回路を有している。これにより、デルタシグマ変調器は信号加算用の演算増幅器を用いることなく加算回路を実現することができるとともに、第１抵抗素子に並列に接続された容量素子によって位相余裕の低下を補償することができ、安定条件を満たすことができる。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第３態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記量子化器の入力部にアナログ信号としてフィードバックする第２のデジタルアナログ変換器と、前記量子化器の出力部と前記第２のデジタルアナログ変換器の入力部との間に設けられたハイパスフィルタとを備えている。
この態様によると、量子化器によって量子化されたデジタル出力信号に含まれる量子化前のアナログ信号の高周波成分のみをハイパスフィルタによって通過させ、第２のデジタルアナログ変換器によってデジタルアナログ変換し、アナログ信号として量子化器の入力部に加算することができる。これにより、位相余裕の低下を補償することができ、デルタシグマ変調器は安定条件を満たすことができる。また、デジタルのハイパスフィルタを用いるため、アナログ回路によってハイパスフィルタを実現する場合と比較して、消費電力および回路面積（回路コスト）を抑制することができる。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第４態様では、デルタシグマ変調器は、演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、前記フィルタ回路の出力信号を量子化する量子化器と、前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられた第１抵抗素子と、前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路と、前記第１抵抗素子に並列に接続された容量素子とを備えている。
この態様によると、デルタシグマ変調器は、受動素子である第１抵抗素子および第２抵抗素子による加算回路を有しており、信号加算用の演算増幅器を備えていない。また、位相補償手段としての容量素子が第１抵抗素子と並列に接続されているため、演算増幅器の有限ゲイン帯域幅を高める必要もない。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
本発明の第５態様では、受信装置は、アンテナと、第１から第４態様のいずれか１態様に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部とを備えている。
本発明の第６態様では、無線通信装置は、アンテナと、第１から第４態様のいずれか１態様に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部と、送信信号を変調する送信部と、前記受信部および前記送信部と前記アンテナとの間に設けられ、前記アンテナから前記受信部への前記受信信号の供給と、前記送信部から前記アンテナへの前記送信信号の供給とを切替える送受切替部とを備えている。
この第５および第６態様によると、低消費電力かつ低コストを実現しつつ、高品質な音声および映像の受信ができる受信装置、および高品質な音声および映像の送受信ができる無線通信装置を実現することができる。
本発明によれば、量子化器の入力部における寄生容量、第１および第２の加算回路、並びに演算増幅器の有限ゲイン帯域幅の影響等に起因する高周波領域における位相遅延の補償を、加算用の演算増幅器の追加および積分器の演算増幅器の有限ゲイン帯域幅を高めることを行わずに実現することができる。これにより、消費電力および回路面積（回路コスト）を抑制しつつ、安定性の高いデルタシグマ変調器、並びにこれを備えた受信装置および無線通信装置を実現することができる。
第１の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第１の実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性例を示す図である。 第１の実施形態に係るデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例を示す図である。 第２の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第２の実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性を示す図である。 第３の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第３の実施形態に係るデルタシグマ変調器の他の構成例を示す図である。 第４の実施形態に係るデルタシグマ変調器の構成例を示す図である。 第５の実施形態に係るデルタシグマ変調器の構成例を示す図である。 適用例としての無線通信装置の構成例を示すブロック図である。 １次のデルタシグマ変調器の構成例を示す図である。 １次のデルタシグマ変調器の振幅および位相の周波数特性例を示す図である。 １次のデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例を示す図である。 １次のデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例を示す図である。 ２次のデルタシグマ変調器の振幅および位相の周波数特性例を示す図である。
以下、本発明の実施形態について図面を参照しながら説明する。
なお、以下の各実施形態に用いる図面において、同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。
＜第１の実施形態＞
図１は第１の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図１に示すデルタシグマ変調器は、入力端子Ｎ１００、フィルタ回路１００、量子化器１０１、第１のデジタルアナログ変換器１０２、デジタルアナログ変換器１０３（第１のフィードバック回路）、第１抵抗素子２０１(抵抗値はＲｓｕｍ１)、第２抵抗素子２０２(抵抗値はＲｓｕｍ２)、容量素子３００(容量値はＣｓｕｍ１)、および反転素子４００を備えている。ここで、容量３２０は量子化器１０１の入力ノードＮ１０３の寄生容量を示している。
フィルタ回路１００は、演算増幅器１０４、抵抗素子２００、および容量素子３０１によって構成された積分器を備えている。
入力端子Ｎ１００から入力されたアナログ入力信号は、フィルタ回路１００および、受動素子である第１抵抗素子２０１と容量素子３００とが並列接続された第１の加算回路１２０を介して量子化器１０１に入力される。量子化器１０１によって量子化されたデジタル出力信号は、第１のデジタルアナログ変換器１０２によってデジタルアナログ変換され、アナログ信号としてフィルタ回路１００にフィードバックされるとともに、デジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号として量子化器１０１の入力部（ノードＮ１０３）にフィードバックされる。一方で、アナログ入力信号は、反転素子４００および第２抵抗素子２０２を有する第１のフィードフォワード回路１２１によって、量子化器１０１の入力部（ノードＮ１０３）に加算される。ここで、第２の加算回路１２３は、デジタルアナログ変換器１０３（第１のフィードバック回路）と第１のフィードフォワード回路１２１とを有している。
具体的には、入力端子Ｎ１００は抵抗素子２００の一端と接続されており、抵抗素子２００の他端はノードＮ１０１に接続されている。そして、ノードＮ１０１は演算増幅器１０４の反転入力端子および容量素子３０１の一端と接続されている。容量素子３０１の他端はノードＮ１０２と接続されている。そして、ノードＮ１０２は演算増幅器１０４の出力部、および第１抵抗素子２０１の一端と接続されている。第１抵抗素子２０１の他端は、量子化器１０１の入力ノードＮ１０３に接続されている。そして、第１抵抗素子２０１には、位相補償手段として、容量素子３００が並列に接続されている。なお、演算増幅器１０４の非反転入力端子は、接地されている。
一方で、入力端子Ｎ１００は反転素子４００を介して第２抵抗素子２０２の一端と接続されており、第２抵抗素子２０２の他端は量子化器１０１の入力ノードＮ１０３に接続されている。
量子化器１０１では、ノードＮ１０３から入力されたアナログ信号が量子化される。そして、量子化器１０１のデジタル出力信号は、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３へとフィードバックされる。第１のデジタルアナログ変換器１０２にフィードバックされたデジタル出力信号は、デジタルアナログ変換され、ノードＮ１０１を通って演算増幅器１０４の反転入力端子に入力される。同様に、デジタルアナログ変換器１０３にフィードバックされたデジタル出力信号は、デジタルアナログ変換され、アナログ信号としてノードＮ１０３に加算され、量子化器１０１に入力される。
ここで、容量素子３００による位相補償の原理について説明する。容量素子３００は、フィルタ回路１００の出力部と量子化器１０１の入力部との間に直列に接続されており、これは伝達関数における零点を形成する。そして、この零点は位相余裕を改善させる作用を持つ。
図２は本実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性の一例を示している。図２において、上図は振幅の周波数特性を示しており、下図は位相の周波数特性を示している（後述する図５についても同様）。また、実線は本実施形態に係るデルタシグマ変調器の振幅および位相の周波数特性を示しており、破線は図１２(ａ)に示した元のデルタシグマ変調器の周波数特性を示している。そして、矢印Ｃ，Ａはそれぞれの周波数特性において、ループゲインが１となる、すなわち０ｄＢとなったときの位相余裕を示したものである。また、図内のｐ１は演算増幅器１０４のポール周波数を示しており、ｐＲＣは量子化器１０１の入力部に接続された第１抵抗素子２０１および容量素子３００を有する第１の加算回路１２０のポール周波数を示している。本実施形態において、演算増幅器１０４の有限ゲイン帯域幅は元のデルタシグマ変調器から変更していないため、ポール周波数ｐ１は変化していない。
図２に示すように、位相余裕が元のデルタシグマ変調器においては４５度以下（矢印Ａ）であったのに対して、本実施形態では４５度以上（矢印Ｃ）に改善している。従って、本実施形態に係るデルタシグマ変調器は安定条件を満たすことができる。
なお、図１の構成において、容量素子３００の容量値Ｃｓｕｍ１は、次のような条件を満たすように定めるのが好ましい。
Figure 2013005267
ここで、Ｃｐは寄生容量３２０の容量値である。そして、この上式の容量値Ｃｓｕｍ１は、ノードＮ１０３の寄生容量３２０の影響を打ち消すように設定された値となる。
ここで、上式は演算増幅器１０４の有限ゲイン帯域幅の影響がないものとして考えた場合における算出例であり、演算増幅器１０４の有限ゲイン帯域幅の影響が無視できない場合には、容量値Ｃｓｕｍ１は、フィルタ回路１００、第１および第２の加算回路１２０，１２３、並びにノードＮ１０３の寄生容量３２０の影響等を考慮して、安定条件を満たすことが可能な容量値に設定するのが好ましい。
図３（ａ），（ｂ）は、本実施形態に係るデルタシグマ変調器のスペクトル例およびノイズ伝達関数の極零配置例をそれぞれ示している。本実施形態のデルタシグマ変調器は、図３（ｂ）に示すように、極が全てｚ平面における単位円内に入っており、安定条件を満たしていることが分かる。すなわち、演算増幅器１０４の有限ゲイン帯域幅を高めることなく、安定条件を満たすことができる。
以上のように、本実施形態に係るデルタシグマ変調器は、演算増幅器１０４の有限ゲイン帯域幅を高めることなく、ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３、並びに演算増幅器１０４の有限ゲイン帯域幅等の影響による位相余裕の低下を補償する、すなわち安定条件を満たすことができる。そのため、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
なお、本実施形態に係るデルタシグマ変調器は、第２の加算回路１２３として第２抵抗素子２０２を有する第１のフィードフォワード回路１２１およびデジタルアナログ変換器１０３（第１のフィードバック回路）を備えていたが、いずれか一方を備えていればよい。
＜第２の実施形態＞
図４は第２の実施形態に係るデルタシグマ変調器の構成例を示す図である。図４は２つの縦続接続された積分器を有する２次のデルタシグマ変調器の一例である。
図４のデルタシグマ変調器において、図１と異なるのは、フィルタ回路１００Ａに、演算増幅器１０５、抵抗素子２０３および容量素子３０２によって構成された積分器が追加されている点である。そして、反転素子４０１および容量素子３０３(容量値はＣｓｕｍ２)が追加され、容量素子３００および反転素子４００は省かれている。
入力端子Ｎ１００から入力されたアナログ入力信号は、２つの縦続接続された積分器を有するフィルタ回路１００Ａおよび第１抵抗素子２０１（第１の加算回路１２０）を介して量子化器１０１に入力される。量子化器１０１によって量子化されたデジタル出力信号は、図１と同様に、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号としてフィードバックされる。一方で、演算増幅器１０４の出力信号は、反転素子４０１および容量素子３０３を有する第２のフィードフォワード回路１２２によって、量子化器１０１の入力部（ノードＮ１０３）に加算される。また、図１と同様にアナログ入力信号は、第２抵抗素子２０２を有する第１のフィードフォワード回路１２１によって、量子化器１０１の入力部（ノードＮ１０３）に加算される。ここで、第２の加算回路１２３Ａは、デジタルアナログ変換器１０３（第１のフィードバック回路）、第１のフィードフォワード回路１２１および第２のフィードフォワード回路１２２を有している。
図４では、１段目の積分器の演算増幅器１０４の出力部が接続されたノードＮ１０２と、第１抵抗素子２０１の一端との間に２段目の積分器が接続されている。具体的には、ノードＮ１０２と、２段目の積分器の演算増幅器１０５の反転入力端子に接続されたノードＮ１０４との間には、抵抗素子２０３が接続されている。そして、ノードＮ１０４は容量素子３０２を介して、ノードＮ１０５に接続されている。ノードＮ１０５は演算増幅器１０５の出力部、および第１抵抗素子２０１の一端と接続されている。なお、演算増幅器１０４，１０５の非反転入力端子は、接地されている。
一方で、ノードＮ１０２は反転素子４０１を介して容量素子３０３の一端と接続されており、容量素子３０３の他端が量子化器１０１の入力ノードＮ１０３に接続されることにより第２のフィードフォワード回路１２２を構成している。すなわち、第２のフィードフォワード回路１２２は、本実施形態に係る位相補償手段として、量子化器１０１の入力部と演算増幅器１０４の出力部との間に設けられた容量素子３０３を有している。また、第１のフィードフォワード回路１２１からは反転素子４００が省かれている。
ここで、図５を参照しながら、容量素子３０３による位相補償の原理について説明する。
図５において、実線は本実施形態における振幅および位相の周波数特性を示しており、破線は図１５に破線で示した元の２次のデルタシグマ変調器に係る振幅および位相の周波数特性を示している。また、図内のｐ１は演算増幅器１０４，１０５におけるポール周波数を示している。本実施形態において、演算増幅器１０４，１０５の有限ゲイン帯域幅は元の２次のデルタシグマ変調器から変更していないため、ポール周波数ｐ１は変化していない。
図４において、容量素子３０３は、演算増幅器１０４の出力部と量子化器１０１の入力部との間に反転素子４０１を介して直列に接続されており、これは伝達関数における零点を形成する。そして、この零点は位相余裕を改善させる作用を持つ。従って、容量素子３０３の容量値Ｃｓｕｍ２を、演算増幅器１０４，１０５の有限ゲイン帯域幅、第１および第２の加算回路１２０，１２３Ａ、並びにノードＮ１０３の寄生容量３２０の影響等を考慮して、安定条件を満たすことが可能な適切な容量値に設定することにより、図５に示すように、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が元の２次のデルタシグマ変調器においては４５度以下（矢印Ａ）であったのに対して、本実施形態では４５度以上（矢印Ｃ）に改善している。従って、デルタシグマ変調器は安定条件を満たすことができる。
以上のように、本実施形態に係るデルタシグマ変調器は、演算増幅器１０４，１０５の有限ゲイン帯域幅を高めることなく、ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３Ａ、並びに演算増幅器１０４，１０５の有限ゲイン帯域幅等の影響による位相余裕の低下を補償する、すなわち安定条件を満たすことができる。これにより、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
なお、本実施形態において、デジタルアナログ変換器１０３（第１のフィードバック回路）は、必ずしも必要ではなく、なくても同様の効果が得られる。
また、第１の実施形態と第２の実施形態とは、組み合わせることが可能であり、第３の実施形態ではその組合せの例および他の例について説明する。
＜第３の実施形態＞
図６は第３の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図６のデルタシグマ変調器において、図４と異なるのは、第１抵抗素子２０１に容量素子３００が並列に接続されている点である。
入力端子Ｎ１００から入力されたアナログ入力信号は、２つの縦続接続された積分器を有するフィルタ回路１００Ａおよび第１抵抗素子２０１と容量素子３００とが並列接続された第１の加算回路１２０を介して量子化器１０１に入力される。以下、図４と同様に、量子化器１０１によって量子化されたデジタル出力信号は、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号としてフィードバックされる。一方で、演算増幅器１０４の出力信号およびアナログ入力信号は、第２のフィードフォワード回路１２２および第１のフィードフォワード回路１２１によって、それぞれ、量子化器１０１の入力部（ノードＮ１０３）に加算される。本実施形態において、第２の加算回路１２３Ａは、図４と同様に、デジタルアナログ変換器１０３（第１のフィードバック回路）、第１のフィードフォワード回路１２１および第２のフィードフォワード回路１２２を有している。そして、本実施形態に係るデルタシグマ変調器は、位相補償手段として、第２のフィードフォワード回路１２２において、量子化器１０１の入力部と演算増幅器１０４の出力部との間に設けられた容量素子３０３を有しており、第１の加算回路１２０において、第１抵抗素子２０１と並列に接続された容量素子３００を有している。
図６において、容量素子３００，３０３は、伝達関数における零点を形成する。そして、この零点は位相余裕を改善させる作用を持つ。従って、例えば容量素子３００の容量値Ｃｓｕｍ１および容量素子３０３の容量値Ｃｓｕｍ２を第１および第２の実施形態に示したような適切な容量値に設定することによって、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
（第３の実施形態の他の例）
図７（ａ），（ｂ）は第３の実施形態に係るデルタシグマ変調器の他の構成例を示す図である。
図７（ａ）は図６のデルタシグマ変調器に加えて、第２のフィードフォワード回路１２２の容量素子３０３に並列に第３抵抗素子２０４を設けた例を示している。図７（ａ）においても、図６と同様に、容量素子３００，３０３の容量値Ｃｓｕｍ１，Ｃｓｕｍ２を、適切な容量値に設定することにより、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
図７（ｂ）は３つの縦続接続された積分器を有する３次のデルタシグマ変調器の例を示している。図７（ｂ）のデルタシグマ変調器において、図７（ａ）と異なるのは、フィルタ回路１００Ｂに演算増幅器１０６、抵抗素子２０５、および容量素子３０４によって構成された積分器が追加された点である。そして、第２のフィードフォワード回路１２２には、演算増幅器１０５の出力部とノードＮ１０３との間に反転素子４０２、並びに並列接続された抵抗素子２０６および容量素子３０５（容量値はＣｓｕｍ３）が追加されている。また、反転素子４００が追加され、反転素子４０１が省かれている。
そして、容量素子３００，３０３，３０５の容量値Ｃｓｕｍ１，Ｃｓｕｍ２，Ｃｓｕｍ３を、図６と同様に適切な容量値に設定することにより、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
以上のように、本実施形態に係るデルタシグマ変調器は、フィルタ回路１００Ａ，１００Ｂの演算増幅器１０４，１０５，１０６の有限ゲイン帯域幅を高めることなく、ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３Ａ、並びに演算増幅器１０４，１０５，１０６の有限ゲイン帯域幅等の影響による位相余裕の低下を補償する、すなわち安定条件を満たすことができる。これにより、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
なお、上記の図７（ａ），（ｂ）に係るデルタシグマ変調器は、第２の加算回路１２３Ａとして、第１のフィードフォワード回路１２１、デジタルアナログ変換器１０３（第１のフィードバック回路）、および第２のフィードフォワード回路１２２のうち、少なくともいずれか１つを備えていればよい。
また、第１〜３の実施形態は、差動回路にしても同様の効果が得られる。第４の実施形態では、図６のデルタシグマ変調器を差動回路にした例について説明する。
＜第４の実施形態＞
図８は第４の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図８に示すデルタシグマ変調器は、差動入力端子Ｖｉｎ＋，Ｖｉｎ−、フィルタ回路１００Ｃ、量子化器１０１Ａ、第１のデジタルアナログ変換器１０２Ａ、デジタルアナログ変換器１０３Ａ（第１のフィードバック回路）、第１抵抗素子２０１Ａ，２０１Ｂ、第２抵抗素子２０２Ａ，２０２Ｂ、および容量素子３００Ａ，３００Ｂ，３０３Ａ，３０３Ｂ（それぞれの容量値はＣｓｕｍ１Ａ，Ｃｓｕｍ１Ｂ，Ｃｓｕｍ２Ａ，Ｃｓｕｍ２Ｂ）を備えている。ここで、容量３２０Ａ，３２０Ｂは量子化器１０１Ａの入力ノードＮ１０３Ａ，Ｎ１０３Ｂのそれぞれにおける寄生容量を示している。また、差動のデルタシグマ変調器には、図１における反転素子４００および図４および図６における反転素子４０１のような反転素子は必要としない。そのため、図８において反転素子は省いている。
フィルタ回路１００Ｃは、演算増幅器１０４Ａを用いた積分器１０７、および演算増幅器１０５Ａを用いた積分器１０８を備えている。
差動入力端子Ｖｉｎ＋，Ｖｉｎ−から入力されたアナログ入力信号は、フィルタ回路１００Ｃと、第１抵抗素子２０１Ａおよび容量素子３００Ａ並びに第１抵抗素子２０１Ｂおよび容量素子３００Ｂがそれぞれ並列接続された第１の加算回路１２０とを介して量子化器１０１Ａに入力される。量子化器１０１Ａによって量子化されたデジタル出力信号は、出力端子Ｄｏｕｔから出力される。また、このデジタル出力信号は、第１のデジタルアナログ変換器１０２Ａによってデジタルアナログ変換され、アナログ信号としてフィルタ回路１００Ｃにフィードバックされるとともに、デジタルアナログ変換器１０３Ａによってデジタルアナログ変換され、アナログ信号として量子化器１０１Ａの入力部にフィードバックされる。一方で、アナログ入力信号は、第２抵抗素子２０２Ａ，２０２Ｂを有する第１のフィードフォワード回路１２１によって、量子化器１０１Ａの入力部に加算される。また、積分器１０７の出力信号は、容量素子３０３Ａ，３０３Ｂを有する第２のフィードフォワード回路１２２によって、量子化器１０１Ａの入力部に加算される。
そして、容量素子３００Ａ，３００Ｂの容量値Ｃｓｕｍ１Ａ，Ｃｓｕｍ１Ｂおよび容量素子３０３Ａ，３０３Ｂの容量値Ｃｓｕｍ２Ａ，Ｃｓｕｍ２Ｂを、演算増幅器１０４Ａ，１０５Ａの有限ゲイン帯域幅、第１および第２の加算回路１２０，１２３Ｂ、並びにノードＮ１０３Ａ，Ｎ１０３Ｂの寄生容量３２０Ａ，３２０Ｂの影響等を考慮して、安定条件を満たすことが可能な適切な容量値に設定することにより、デルタシグマ変調器の高周波領域における位相が戻される。これにより、位相余裕が確保され、デルタシグマ変調器は安定条件を満たすことができる。
以上の本実施形態に示すような回路構成を用いることにより、差動のデルタシグマ変調器においても、演算増幅器１０４Ａ，１０５Ａの有限ゲイン帯域幅を高めることなく、安定条件を満たすことができる。これにより、消費電力およびチップ面積を抑制しつつ、安定性の高いデルタシグマ変調器を実現することができる。
＜第５の実施形態＞
図９は第５の実施形態に係るデルタシグマ変調器の構成例を示す図である。
図９のデルタシグマ変調器において、図１と異なるのは、デジタルアナログ変換器１０３を有する第１のフィードバック回路１１１に、第２のデジタルアナログ変換器１０９および位相補償手段としてのハイパスフィルタ１１０が追加されている点である。そして、第１の加算回路１２０からは、容量素子３００が省かれている。すなわち、第２の加算回路１２３Ｃは、第１のフィードバック回路１１１と第１のフィードフォワード回路１２１とを有している。そして、第１のフィードバック回路１１１は位相補償手段として、ハイパスフィルタ１１０を備えている。
入力端子Ｎ１００から入力されたアナログ入力信号は、演算増幅器１０４を有する積分器を備えたフィルタ回路１００および第１抵抗素子２０１（第１の加算回路１２０）を介して量子化器１０１に入力される。量子化器１０１によって量子化されたデジタル出力信号は、図１と同様に、第１のデジタルアナログ変換器１０２およびデジタルアナログ変換器１０３によってデジタルアナログ変換され、アナログ信号としてフィードバックされる。さらに、ハイパスフィルタ１１０および第２のデジタルアナログ変換器１０９を介して、量子化器１０１から出力されたデジタル出力信号に含まれる量子化前のアナログ信号の高周波成分の信号のみがデジタルアナログ変換され、アナログ信号として量子化器１０１の入力部にフィードバックされる。
これにより、量子化器１０１によって量子化されたデジタル出力信号に含まれる量子化前のアナログ信号の高周波信号成分のみを量子化器１０１の入力部に加算することができる。これにより、量子化器１０１の入力ノードＮ１０３の寄生容量３２０、第１および第２の加算回路１２０，１２３Ｃ、並びに演算増幅器１０４の有限ゲイン帯域幅等の影響による位相余裕の低下を補償することが可能となる。また、デジタルのハイパスフィルタ１１０を用いるため、回路面積（回路コスト）の抑制に有利である。
なお、本実施形態に係るデルタシグマ変調器も差動回路にすることが可能であり、差動回路でも同様の効果が得られる。
また、本実施形態において、第２抵抗素子２０２を有する第１のフィードフォワード回路１２１およびデジタルアナログ変換器１０３は必ずしも必要ではなく、なくても同様の効果が得られる。
＜適用例＞
図１０は無線通信装置５０の構成を示すブロック図である。
図１０の無線通信装置５０は、アンテナ５００、送受切替部５０８、送信部５０７、および受信部５０１を備えている。
受信部５０１は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）５０２、ミキサ５０３、ローパスフィルタ５０４、上述した第１〜第５の実施形態のいずれか１つに記載のデルタシグマ変調器５０５、およびデジタルベースバンド処理部５０６を備えている。
このような構成を用いることにより、広帯域の信号に対して精度を保った無線通信装置５０を実現することが可能となる。したがって、例えば携帯電話に適用すれば、装置の消費電力および回路面積を抑制しつつ、高品質な送受話をすることが可能となる。
なお、上述したデルタシグマ変調器は受信装置に使用することも可能である。受信装置の構成は、例えば図１０において、送受切替部５０８および送信部５０７を省いた構成となる。すなわち、この場合の受信装置は、アンテナ５００および受信部５０１を備えている。そして、アンテナ５００から入力された信号は、受信部５０１のＬＮＡ５０２に入力される。
これにより、広帯域の信号に対して精度を保った受信装置を実現することが可能となる。したがって、例えばデジタルテレビチューナーやラジオチューナーに適用すれば、受信装置の消費電力および回路面積を抑制しつつ、高品質な音声および映像の受信をすることが可能となる。
なお、上記の各実施形態では、安定条件を位相余裕が４５度以上あることとしているが、使用環境等によって安定条件として要求される位相余裕は異なる場合があり、容量値Ｃｓｕｍ１，Ｃｓｕｍ２，Ｃｓｕｍ３は要求される位相余裕（安定条件）を満たす範囲で変更されてもかまわない。
また、上記の各実施形態の回路は置き換えて使用したり、組み合わせて使用することが可能である。例えば、図９の第１のフィードバック回路１１１を図４、図６または図７に適用してもよい。
本発明に係るデルタシグマ変調器は、小面積かつ低消費電力を実現しつつ、デルタシグマ変調器の安定性を保つことができる。したがって、携帯電話、無線ＬＡＮ等の通信機器、並びに音声機器、および映像機器等の受信装置等におけるデータ変換回路として有用である。また、本発明に係る無線通信装置および受信装置は、携帯電話、無線ＬＡＮ等の通信機器、およびデジタルテレビチューナー、ラジオチューナー等の映像機器、音声機器等の受信装置に有用である。
１００，１００Ａ，１００Ｂ，１００Ｃ フィルタ回路
１０１，１０１Ａ 量子化器
１０２，１０２Ａ 第１のデジタルアナログ変換器
１０３，１０３Ａ デジタルアナログ変換器（第１のフィードバック回路）
１０４，１０４Ａ 演算増幅器
１０５，１０５Ａ 演算増幅器
１０６ 演算増幅器
１０９ 第２のデジタルアナログ変換器
１１０ ハイパスフィルタ（位相補償手段）
１１１ 第１のフィードバック回路
１２０ 第１の加算回路
１２１ 第１のフィードフォワード回路
１２２ 第２のフィードフォワード回路
１２３，１２３Ａ，１２３Ｂ，１２３Ｃ 第２の加算回路
２０１，２０１Ａ，２０１Ｂ 第１抵抗素子
２０２，２０２Ａ，２０２Ｂ 第２抵抗素子
２０４ 第３抵抗素子
３００，３００Ａ，３００Ｂ 容量素子（位相補償手段）
３０３，３０３Ａ，３０３Ｂ 容量素子（位相補償手段）
３０５ 容量素子（位相補償手段）
５０ 無線通信装置
５００ アンテナ
５０１ 受信部
５０５ デルタシグマ変調器
５０７ 送信部
５０８ 送受切替部

Claims (11)

  1. 演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、
    前記フィルタ回路の出力信号を量子化する量子化器と、
    前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、
    前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、
    前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路、および前記量子化器のデジタル出力信号を前記量子化器の入力部にアナログ信号としてフィードバックする第１のフィードバック回路のうち、少なくともいずれか一方を有する第２の加算回路とを備えており、
    前記第１の加算回路および前記第１のフィードバック回路のうち、少なくともいずれか一方が位相補償手段を備えている
    ことを特徴とするデルタシグマ変調器。
  2. 演算増幅器を用いた積分器を、複数段、縦続に接続したフィルタ回路と、
    前記フィルタ回路の出力信号を量子化する量子化器と、
    前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、
    前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、
    前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路、前記量子化器のデジタル出力信号を前記量子化器の入力部にアナログ信号としてフィードバックする第１のフィードバック回路、および複数の前記積分器のうち、少なくとも１つの出力信号を、受動素子を介してフィードフォワードした第２のフィードフォワード回路のうち、少なくともいずれか１つを有する第２の加算回路とを備えており、
    前記第１の加算回路、前記第１のフィードバック回路、および前記第２のフィードフォワード回路のうち、少なくともいずれか１つが位相補償手段を備えている
    ことを特徴とするデルタシグマ変調器。
  3. 請求項１または２記載のデルタシグマ変調器において、
    前記第１の加算回路は、前記位相補償手段として、前記第１抵抗素子に並列に接続された容量素子を備えている
    ことを特徴とするデルタシグマ変調器。
  4. 請求項１または２記載のデルタシグマ変調器において、
    前記第１のフィードバック回路は、
    前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記量子化器の入力部にアナログ信号として出力する第２のデジタルアナログ変換器と、
    前記位相補償手段としての、前記量子化器の出力部と前記第２のデジタルアナログ変換器の入力部との間に設けられたハイパスフィルタとを備えている
    ことを特徴とするデルタシグマ変調器。
  5. 請求項２記載のデルタシグマ変調器において、
    前記第２の加算回路は、前記第２のフィードフォワード回路を有しており、
    前記第１の加算回路および前記第２のフィードフォワード回路のうち、少なくともいずれか一方が、前記位相補償手段として、前記量子化器の入力部に接続された少なくとも１つの容量素子を備えている
    ことを特徴とするデルタシグマ変調器。
  6. 請求項２記載のデルタシグマ変調器において、
    前記第２の加算回路は、前記第１のフィードフォワード回路と、前記第２のフィードフォワード回路とを有しており、
    前記第２のフィードフォワード回路が有する受動素子は、前記位相補償手段として、容量素子を含んでいる
    ことを特徴とするデルタシグマ変調器。
  7. 請求項２記載のデルタシグマ変調器において、
    前記第２の加算回路は、第３抵抗素子を含む受動素子によって構成された前記第２のフィードフォワード回路を有しており、
    前記第２のフィードフォワード回路は、前記位相補償手段として、前記第３抵抗素子に並列に接続された容量素子を備えている
    ことを特徴とするデルタシグマ変調器。
  8. 演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、
    前記フィルタ回路の出力信号を量子化する量子化器と、
    前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、
    前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられた第１抵抗素子と、
    前記フィルタ回路の入力部と前記量子化器の入力部とを第２抵抗素子を介して接続する第１のフィードフォワード回路と、
    前記第１抵抗素子に並列に接続された容量素子とを備えている
    ことを特徴とするデルタシグマ変調器。
  9. 演算増幅器を用いた積分器を少なくとも１つ備えたフィルタ回路と、
    前記フィルタ回路の出力信号を量子化する量子化器と、
    前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記フィルタ回路にアナログ信号としてフィードバックする第１のデジタルアナログ変換器と、
    前記フィルタ回路の出力部と前記量子化器の入力部との間に設けられ、第１抵抗素子を含む受動素子によって構成された第１の加算回路と、
    前記量子化器のデジタル出力信号をデジタルアナログ変換し、前記量子化器の入力部にアナログ信号としてフィードバックする第２のデジタルアナログ変換器と、
    前記量子化器の出力部と前記第２のデジタルアナログ変換器の入力部との間に設けられたハイパスフィルタとを備えている
    ことを特徴とするデルタシグマ変調器。
  10. アンテナと、
    請求項１から９のうちいずれか１項に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部とを備えている
    ことを特徴とする受信装置。
  11. アンテナと、
    請求項１から９のうちいずれか１項に記載のデルタシグマ変調器を有しており、前記アンテナからの受信信号の信号処理を行う受信部と、
    送信信号を変調する送信部と、
    前記受信部および前記送信部と前記アンテナとの間に設けられ、前記アンテナから前記受信部への前記受信信号の供給と、前記送信部から前記アンテナへの前記送信信号の供給とを切替える送受切替部とを備えている
    ことを特徴とする無線通信装置。
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