CN103546140A - 输出缓冲器 - Google Patents

Abstract

本发明提供一种输出缓冲器，包括输入级电路、输出级电路及补偿电路。补偿电路包括补偿电容、第一开关、第二开关、第三开关及第四开关。输入级电路用以接收差分输入信号，以输出响应信号。输出级电路用以接收响应信号，以输出一输出信号。第一开关用以控制输入级电路与补偿电容的第一端之间的连接。第二开关用以控制补偿电路的输出端与补偿电容的第二端之间的连接。第三开关用以控制输入级电路与补偿电容的第二端之间的连接。第四开关用以控制补偿电路的输出端与补偿电容的第一端之间的连接。

Description

输出缓冲器

技术领域

本发明是有关于一种具有补偿电容的输出缓冲器，且特别是有关于一种具有切换开关来切换补偿电容的两端点的输出缓冲器。

背景技术

输出缓冲器的功能主要是提供信号端与负载端的阻抗匹配的缓冲机制。对信号端而言，输出缓冲器的输入端提供一个相当高输入阻抗的输入，用来完整地接收信号端所输出的信号，以避免输出缓冲器的输入信号的衰减。此外，输出缓冲器的输出端提供一个低输出阻抗的输出与负载端连接，以避免因额外的负载效应而降低了输出缓冲器可传输的最大功率。

请参照图1，图1为示出的现有技术的输出缓冲器100的示意图。输出缓冲器100包括输入级单元110、中间级单元120、输出级单元130与补偿电容Cc。输入级单元110可将双端的差分输入信号Vid转换成单端的输出信号SS并提供部分的增益。中间级单元120做为缓冲器(buffer)使用，主要是用来补偿信号的频率响应以提高电路的频宽，最后再将补偿后的信号送至输出级单元130。输出级单元130主要是用来提高电路输出的功率，并适当地提供部分增益。

输出缓冲器100的工作原理说明如下。当输入级单元110的输入电压的状态改变时，输入级单元110的输出端的电压也会跟着改变。当输入级单元110的正极输入电压V1大于负极输入电压V2，会在输入级单元110的输出端产生一个高态的电压准位的输出。反之，当输入级单元110的正极输入电压V1小于负极输入电压V2时，则会在输入级单元110的输出端产生一个低态的电压准位的输出。此外，输入级单元110的输出信号SS会被送至中间级单元120的输入端。中间级单元120通常时由共栅极(Common Gate)的放大器所组成，主要是用来提供输入级单元110一个低阻抗的节点，让输入级单元110的输出端所产生的极点远离主极点的位置，使输出缓冲器100得以忽略该节点对整体频宽的影响。

此外，补偿电容Cc跨接至中间级单元120的输入端与输出级单元130的输出端。补偿电容Cc的主要的作用是用于极点分离的补偿，使相邻的两个极点的位置分离成为一低频的主极点与一个高频可忽略次要极点的位置。

由于输出缓冲器100需要补偿电容Cc来做极点分离，输入级单元110的输出端状态改变时均须要对补偿电容Cc充放电。因此，使得输出缓冲器100的大信号响应速度，取决于对输入级单元110的偏压电流对补偿电容Cc的充放电速度。当补偿电容Cc越大且输入级单元110的偏压电流越小，则输出缓冲器100的大信号响应速度越慢。当补偿电容Cc越小且输入级单元110的偏压电流越大，则输出缓冲器100的大信号响应速度越快。

一般为了维持正常频率响应的特性，补偿电容Cc的大小通常在选定之后便会固定下来。所以，可以调整的部分，只剩下输入级单元110的偏压电流。为了提高输出缓冲器100的大信号响应速度，则输入级单元110的偏压电流的设计也要越大，因此输出缓冲器100整体的耗电也就会增加，而这也将成为一个重要的课题。

发明内容

本发明提供一种输出缓冲器，不需要通过输入级电路的偏压电流缓慢地对补偿电容充电，进而提升输出缓冲器内部的反应速度，且不需要重新对补偿电容充放电，因此能够降低额外的动态耗电。

本发明提供一种输出缓冲器，包括输入级电路、输出级电路及补偿电路。补偿电路包括第一补偿电容、第一开关、第二开关、第三开关及第四开关。输入级电路用以接收差分输入信号，以输出响应信号。输出级电路耦接输入级电路，用以接收响应信号，以输出一输出信号。补偿电路耦接输入级电路及输出级电路的输出端。其中，第一补偿电容具有第一端及第二端。第一开关用以控制输入级电路与第一补偿电容的第一端之间的电性连接。第二开关用以控制补偿电路的输出端与第一补偿电容的第二端之间的电性连接。第三开关用以控制输入级电路与第一补偿电容的第二端之间的电性连接。第四开关用以控制补偿电路的输出端与第一补偿电容的第一端之间的电性连接。第一开关的开启/关闭时间与第二开关的一致，而第三开关的开启/关闭时间与第四开关的一致。当第一开关与第二开关开启时，第三开关与第四开关关闭。当第三开关与第四开关开启时，第一开关与第二开关关闭。

在本发明的一实施例中，上述的输出缓冲器，其中上述的差分输入信号包括正极输入信号及负极输入信号。输入级电路包括差分对单元及电流镜单元。差分对单元依据所接收的正极输入信号及负极输入信号，输出响应信号。电流镜单元耦接至差分对单元，用以提供偏压电流及映射电流，其中电流镜单元映射偏压电流而产生映射电流。

在本发明的一实施例中，上述的输出缓冲器还包括检测电路，用以依据正极输入信号及负极输入信号控制第一开关、第二开关、第三开关及第四开关。

在本发明的一实施例中，上述的电流镜单元为电流镜电路。电流镜电路包括第一晶体管及第二晶体管。第一晶体管的第一源/漏极耦接第一电压，第一晶体管的第二源/漏极及栅极耦接至电流镜电路的第一节点。第二晶体管的栅极耦接第一晶体管的栅极，第二晶体管的第一源/漏极耦接第一电压，而第二晶体管的第二源/漏极耦接至电流镜电路的第二节点。其中，第一节点耦接差分对单元，第二节点耦接差分对单元与补偿电路的输入端。偏压电流通过第一节点流至差分对单元，而映射电流通过第二节点输出。

在本发明的一实施例中，上述的第一电压为电源电压。

在本发明的一实施例中，上述的第一电压为接地电压。

在本发明的一实施例中，上述的差分对单元为一差分放大器。差分放大器包括第三晶体管、第四晶体管及第五晶体管。第三晶体管的栅极接收负极输入信号，第三晶体管的第一源/漏极耦接电流镜电路的第一节点。第四晶体管的栅极接收正极输入信号，第四晶体管的第一源/漏极耦接电流镜电路的第二节点，其中响应信号自第二节点输出。第五晶体管的栅极接收第一偏压，第五晶体管的第一源/漏极耦接第一晶体管的第二源/漏极及第二晶体管的第二源/漏极，第五晶体管的第二源/漏极耦接第二电压。

在本发明的一实施例中，上述的第二电压为电源电压。

在本发明的一实施例中，上述的第二电压为接地电压。

在本发明的一实施例中，上述的输出级电路包括第六晶体管及第七晶体管。第六晶体管的栅极耦接第一节点，第六晶体管的第一源/漏极耦接一第一电压，第六晶体管的第二源/漏极耦接第三节点。第七晶体管的栅极耦接第二节点，用以接收响应信号。第七晶体管的第一源/漏极耦接第三节点，用以输出输出信号。第七晶体管的第二源/漏极耦接第二电压。

在本发明的一实施例中，上述的电流镜单元为轨对轨电流镜电路，而差分对单元为轨对轨差分放大器。

在本发明的一实施例中，上述的轨对轨电流镜电路包括第八晶体管、第九晶体管、第十晶体管及第十一晶体管。第八晶体管的源极耦接第一电压，第八晶体管的栅极耦接第四节点，第八晶体管的漏极耦接第五节点。第九晶体管的源极耦接第一电压，第九晶体管的栅极耦接第四节点，第九晶体管的漏极耦接第六节点。其中第一开关耦接第六节点。第十晶体管的源极耦接第五节点，第十晶体管的源漏极耦接第四节点，第十晶体管的源栅极接收第二偏压。第十一晶体管的源极耦接第六节点，第十一晶体管的栅极耦接第十晶体管的栅极，第十一晶体管的漏极耦接第七节点。

在本发明的一实施例中，上述的轨对轨电流镜电路还包括第一阻抗提供元件及第二阻抗提供元件。第一阻抗提供元件的一端耦接第四节点，第一阻抗提供元件的另一端耦接第八节点。第二阻抗提供元件的一端耦接第七节点，第二阻抗提供元件的另一端耦接第九节点。其中响应信号自第九节点输出。

在本发明的一实施例中，上述的轨对轨电流镜电路还包括第十二晶体管、第十三晶体管、第十四晶体管及第十五晶体管。第十二晶体管，其漏极耦接第八节点，其源极耦接第十节点，其栅极接收第三偏压。第十三晶体管，其漏极耦接第九节点，其栅极耦接第十二晶体管的栅极，其源极耦接第十一节点，其中第三开关耦接第十一节点。第十四晶体管，其漏极耦接第十节点，其栅极耦接第八节点，其源极耦接第二电压。第十五晶体管，其漏极耦接第十一节点，其栅极耦接第八节点，其源极耦接第二电压。其中，第五节点及第十节点耦接轨对轨差分放大器，第六节点及第十一节点耦接轨对轨差分放大器及补偿电路的输入端。

在本发明的一实施例中，上述的轨对轨差分放大器包括P型差分放大器及N型差分放大器。

在本发明的一实施例中，上述的P型差分放大器包括第十六晶体管、第十七晶体管及第十八晶体管。第十六晶体管，其栅极接收负极输入信号，其漏极耦接轨对轨电流镜电路的第十节点。第十七晶体管，其栅极接收正极输入信号，其漏极耦接轨对轨电流镜电路的第十一节点。第十八晶体管，其栅极接收第四偏压，其漏极耦接第十六晶体管的源极及第十七晶体管的源极，其源极耦接第一电压。

在本发明的一实施例中，上述的N型差分放大器包括第十九晶体管、第二十晶体管及第二十一晶体管。第十九晶体管，其栅极接收负极输入信号，其漏极耦接轨对轨电流镜电路的第五节点。第二十晶体管，其栅极接收正极输入信号，其漏极耦接轨对轨电流镜电路的第六节点。第二十一晶体管，其栅极接收第五偏压，其漏极耦接第十九晶体管的源极及第二十晶体管的源极，其源极耦接第二电压。

在本发明的一实施例中，上述的补偿电路还包括第二补偿电容、第五开关、第六开关、第七开关及第八开关。第二补偿电容，具有第一端及第二端。第五开关用以控制输入级电路与第二补偿电容的第二端之间的电性连接。第六开关用以控制补偿电路的输出端与第二补偿电容的第一端之间的电性连接。第七开关用以控制输入级电路与第二补偿电容的第一端之间的电性连接。第八开关用以控制补偿电路的输出端与第二补偿电容的第二端之间的电性连接。其中，第五开关的开启/关闭时间与第六开关的一致，而第七开关的开启/关闭时间与第八开关的一致。其中当第五开关与第六开关开启时，第七开关与第八开关关闭。其中当第七开关与第八开关开启时，第五开关与第六开关关闭。

在本发明的一实施例中，上述的第五开关与第六开关的开启/关闭时间与第一开关与第二开关的一致，而第七开关与第八开关的开启/关闭时间与第三开关与第四开关的一致。其中，当第一开关、第二开关、第五开关与第六开关开启时，则第三开关、第四开关、第七开关与第八开关关闭。其中，当第三开关、第四开关、第七开关与第八开关开启时，则第一开关、第二开关、第五开关、第六开关关闭。

在本发明的一实施例中，上述的输出级电路包括第二十二晶体管及第二十三晶体管。第二十二晶体管，其栅极耦接第七节点，其源极耦接第一电压，其漏极耦接第十二节点。第二十三晶体管，其栅极耦接第九节点，用以接收响应信号，其漏极耦接第十二节点，用以输出输出信号，其源极耦接第二电压。

基于上述，本发明利用第一开关、第二开关、第三开关及第四开关来控制第一补偿电容的第一端及第二端与补偿电路的输入端及输出端之间的电性连接。藉此，不需要通过输入级电路的偏压电流缓慢地对补偿电容充电，进而提升输出缓冲器内部的反应速度，并且不需要重新地对补偿电容充放电，因此能够降低额外的动态耗电。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为示出的现有技术下的输出缓冲器的结构示意图；

图2为本发明的一实施例的输出缓冲器的结构示意图；

图3为本发明的一实施例的输出缓冲器的结构示意图；

图4为本发明的实施例的检测电路示意图；

图5为本发明的实施例的开关信号波形图；

图6为本发明的一实施例的输出缓冲器的电路图；

图7为本发明的另一实施例的输出缓冲器的电路图；

图8为本发明的另一实施例的输出缓冲器的结构示意图；

图9为本发明的一实施例的输出缓冲器的电路图。

附图标记说明：

100、200、300、600、800、900：输出缓冲器；

110：输入级单元；

120：中间级单元；

130：输出级单元；

210、310、602、702、810、902：输入级电路；

220、640、740、820、940：输出级电路；

230、830、930：补偿电路；

312、812：电流镜单元；

314、814：差分对单元；

410：检测电路；

610、710：电流镜电路；

620、720：差分放大器；

910：轨对轨电流镜电路；

920：轨对轨差分放大器；

923：N型差分放大器；

925：P型差分放大器；

Cc、Cc1、Cc2：补偿电容；

CT1、CT3：第一端；

CT2、CT4：第二端；

IB1：偏压电流；

IM1、IM2、IM3、IM4：映射电流；

IBD：差分偏压电流；

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19、M20、M21、M22、M23：晶体管；

n1、n2、n3、n4、n5、n6、n7、n8、n9、n10、n11、n12：节点；

OS：输出信号；

P2：输出端；

RS：响应信号；

R1、R2：阻抗提供元件；

SS：输出信号；

SWA、SWB：开关控制信号；

SW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8：开关；

V1：正极输入电压；

V2：负极输入电压；

Vid：差分输入信号；

VS1：正极输入信号；

VS2：负极输入信号；

VB1、VB2、VB3、VB4、VB5：偏压；

VDD：电源电压；

VSS：接地电压。

具体实施方式

下述实施例将说明一种输出缓冲器，利用交互切换多个开关技术，来改变耦接于补偿电容的两端点位置，使得补偿电容上的电荷得以保存，进而提升输出缓冲器内部的反应速度。并且，不需要重新对补偿电容充放电，因此能够降低额外的动态耗电。为使本发明的内容更为明了，以下特举实施例作为本发明确实能够据以实施的范例。

图2为本发明的一实施例的输出缓冲器的结构示意图。请参照图2，输出缓冲器200包括输入级电路210、输出级电路220及补偿电路230。其中，输入级电路210用以接收差分输入信号Vid，并输出响应信号RS。输出级电路220耦接输入级电路210，用以接收响应信号RS，以输出一个输出信号OS。补偿电路230耦接至输入级电路210及输出级电路220的输出端之间。并且，补偿电路230包括补偿电容Cc1及开关SW1～SW4。其中，补偿电容Cc1具有第一端CT1及第二端CT2。开关SW1用以控制输入级电路210与补偿电容Cc1的第一端CT1之间的电性连接。开关SW2用以控制补偿电路230的输出端P2与补偿电容Cc1的第二端CT2之间的电性连接。开关SW3用以控制输入级电路210与补偿电容Cc1的第二端CT2之间的电性连接。开关SW4用以控制补偿电路230的输出端P2与补偿电容Cc1的第一端CT1之间的电性连接。

输入级电路210可包括一个或多个输出端。在本发明一实施例中，输入级电路210包括单一个输出端，而开关SW1、开关SW3及输出级电路220耦接于输入级电路210的同一个输出端，用以接收响应信号RS。再者，在本发明一实施例中，输入级电路210包括多个输出端，而开关SW1、开关SW3及输出级电路220耦接于输入级电路210的不同输出端。此外，在本发明一实施例中，输入级电路210包括两个输出端，而开关SW1和SW3耦接于输入级电路210的同一个输出端，而输出级电路220耦接于输入级电路210的另一个输出端。然而，不论输入级电路210具有多少个输入端，开关SW1和SW3皆是用来控制补偿电容Cc1与输入级电路210之间的电性连结，而输出级电路220则是用以基于响应信号RS，以输出上述的输出信号OS。

值得注意的是，开关SW1的开启/关闭时间与开关SW2的开启/关闭时间一致，而开关SW3的开启/关闭时间与开关SW4的开启/关闭时间一致。并且，当开关SW1、SW2开启时，开关SW3、SW4开关会关闭。也就是说，当开关SW3、SW4开启时，开关SW1、SW2会关闭。下面将进一步说明图2实施例中输出缓冲器200的相关动作。

当输入级电路210的输入端的电压改变时，此时输入级电路220的输出端也会跟着改变。差分输入信号Vid包括正极输入信号VS1及负极输入信号VS2。当输入级电路210所接收的差分输入信号Vid为正，即正极输入电压VS1大于负极输入电压VS2时，则在输入级电路210的输出端所产生的一个响应信号RS会是为一个高态的电压准位信号。相对的，当输入级电路210所接收的差分输入信号Vid为负，即正极输入电压VS1小于负极输入电压VS2时，则响应信号RS会是一个低态的电压准位信号。响应信号RS会被传送至输出级电路220的输入端。由于输出级电路220对响应信号RS提供部分的增益(Gain)及低阻抗的输出，故输出缓冲器200的整体增益会提高并得以驱动更大的负载。在此请注意，在本发明实施例中，当输入级电路210在不同的输出状态时(如高电压准位或低电压准位)，通过控制开关SW1～SW4的开启/关闭，补偿电路230会在输入级电路210与输出级电路220之间建立补偿电容Cc1的对应电性连接，而产生不同的电路拓扑组态。

举例来说，当输入级电路210所输出的响应信号RS为高态的电压准位时，开关SW1及SW2会同时开启，而开关SW3及SW4会同时关闭。此时，补偿电容Cc1的第一端CT1会被输入级电路210充电至一个高态的电压准位，而补偿电容Cc1的第二端CT2会被放电至一个低态的电压准位，而使输出级电路220的输出信号OS为低态的电压准位。相对的，如果当输入级电路210所输出的响应信号RS为低态的电压准位时，开关SW1及SW2会同时关闭，而开关SW3及SW4会同时开启。此时，补偿电容Cc1的第二端CT2会维持在一个低态的电压准位，而补偿电容Cc1的第一端CT1会维持在一个高态的电压准位，使得输出级电路220的输出信号OS为高态的电压准位。因此，当正极输入信号VS1及负极输入信号VS2交替变化时，通过补偿电路230中开关SW1～SW4的切换机制，可以维持补偿电容Cc1两端的极性不变，且输出级电路220的输出信号OS可反映出差分输入信号Vid的状态。

值得一提的是，本发明实施例中的补偿电容Cc1只要通过一次完整的充电即可改变补偿电容Cc1的两端极性，无须于每次差分输入信号Vid的状态改变时皆对补偿电容Cc1充放电一次。故在本发明实施例中，当输入级电路210的输出状态改变时，因减少了对补偿电容Cc1的充放电时间，故可以增加输出缓冲器200的反应速度。另外，当输入级电路210的输出状态改变时，通过开关SW1～SW4切换的机制，可以维持补偿电容Cc1上大部分的电荷，减少输入级电路210的偏压电流对补偿电容Cc1的充放电时间。因此，可以降低输出缓冲器200在输入状态改变时所产生的动态耗电。

另外，在本发明实施例中，也可在输出级电路220的输入端与补偿电路230的输入端之间配置一中间级电路(未示出)，来作为频率响应的补偿以提高电路的频宽。在本实施例中，中间级电路为共栅极(CommonGate)组态的放大器所组成，主要用来提供输入级电路210一个低阻抗的节点。其能够使得输入级电路210的输出端所产生的极点远离主极点的位置，并且能够使得输出缓冲器200得以忽略上述低阻抗的节点对整体电路的频宽所造成的影响。下面将进一步以不同实施例，来说明输出缓冲器200的相关动作。

请参照图3，图3为本发明的一实施例的输出缓冲器300的结构示意图。与图2实施例不同的是，输出缓冲器300的输入级电路310包括差分对单元314及电流镜单元312。差分对单元314会依据所接收的正极输入信号VS1及负极输入信号VS2，来输出对应的响应信号RS。而电流镜单元312耦接至差分对单元314，此电流镜单元312是用来提供偏压电流IB1及映射电流IM1，而映射电流IM1是电流镜单元312映射偏压电流IB1所产生。而偏压电流IB1及映射电流IM1的数值可由设计者来作适当的设计与调整，以满足电路效能的需求。

在本实施例中，输出缓冲器300还可包括检测电路。请同时参照图3及图4。图4为本发明的实施例的输出缓冲器400的检测电路410示意图。检测电路410会接收且依据正极输入信号VS1及负极输入信号VS2，来产生开关控制信号SWA、开关控制信号SWB，以控制开关SW1～SW4的开启或关闭时间与动作。详言之，检测电路410会比较正极输入信号VS1及负极输入信号VS2的电压大小。之后，检测电路410依据比较结果，输出开关控制信号SWA、开关控制信号SWB，以控制开关SW1～SW4的开启或关闭时间与动作。

请同时参照图3及图5，图5为本发明的实施例的开关信号波形图。在图5中可得知，开关控制信号SWA及开关控制信号SWB必须是交替呈现出高态的电压准位，以交替地开启或关闭两组开关，其中一组开关包括开关SW1及开关SW2，而另一组开关包括开关SW3及开关SW4。进一步来说，开关控制信号SWA控制开关SW1及开关SW2的开启或关闭，开关控制信号SWB控制开关SW3及开关SW4的开启或关闭，藉此来决定补偿电路230的电路拓扑组态。换言之，通过开关控制信号SWA及开关控制信号SWB，可决定补偿电容Cc1的第一端CT1是耦接于输入级电路310或补偿电路230的输出端P2。当第一端CT1耦接于输入级电路310时，第二端CT2会耦接于补偿电路230的输出端P2；而当第一端CT1耦接于补偿电路230的输出端P2时，第二端CT2会耦接于输入级电路310。

接下来，请参照图6，图6为本发明的一实施例的输出缓冲器600的电路图。输出缓冲器600的输入级电路602也包括电流镜单元及差分对单元。与图3的实施例不同是，图3中的电流镜单元312在本实施例中以电流镜电路610来实现，而图3中的差分对单元314以差分放大器620来实现。电流镜电路610包括晶体管M1及晶体管M2，其中晶体管M1的第一源/漏极耦接至第一电压，而在本实施例中，第一电压为电源电压VDD。晶体管M1的第二源/漏极及栅极耦接至电流镜电路610的节点n1。晶体管M2的栅极耦接晶体管M1的栅极，晶体管M2的第一源/漏极耦接至第一电压(也即电源电压VDD)，而晶体管M2的第二源/漏极耦接至电流镜电路610的节点n2。其中，节点n1耦接差分对单元314，节点n2耦接差分对单元314与补偿电路230的输入端，并且映射电流IM1会通过节点n2输出。请注意，本实施例中的晶体管M1及晶体管M2为P型通道晶体管。但不以本实施例为限。

另一方面，差分放大器620包括晶体管M3、晶体管M4及晶体管M5。其中晶体管M3的栅极接收负极输入信号VS2，且晶体管M3的第一源/漏极耦接电流镜电路610的节点n1。晶体管M4的栅极接收正极输入信号VS1，晶体管M4的第一源/漏极耦接电流镜电路610的节点n2，并且响应信号RS会自节点n2输出。晶体管M5的栅极接收(bias voltage)偏压VB1，在此可由设计者依电路效能需求，来设定适当的偏压电路以提供偏压VB1。而晶体管M5的第一源/漏极耦接至晶体管M3的第二源/漏极及晶体管M4的第二源/漏极。而晶体管M5的第二源/漏极耦接至第二电压，而在本实施例中，第二电压为接地电压VSS。请注意，本实施例中的晶体管M3、晶体管M4及晶体管M5为N型通道晶体管。但不以本实施例为限。

输出缓冲器600的输出级电路640包括晶体管M6及晶体管M7。晶体管M6的栅极耦接节点n1。其第一源/漏极耦接第一电压(也即电源电压VDD)，其第二源/漏极耦接第二电压(也即接地电压VSS)。由于晶体管M6的栅极与晶体管M1的栅极及晶体管M2的栅极皆为相同的电压准位，故晶体管M1、晶体管M2及晶体管M6分别的过驱动电压(overdrivevoltage)都是相等的。所以设计者可以通过宽长比的设计，来分别决定晶体管M2及晶体管M6所产生的映射电流IM1和映射电流IM2，其中映射电流IM1和映射电流IM2是通过映射晶体管M1的偏压电流IB1所产生。值得一提的是，在小信号操作时，晶体管M6也扮演着输出电阻的角色，因此输出级电路640也可以提供部分的增益。请注意，本实施例中的晶体管M6为P型通道晶体管，晶体管M7为N型通道晶体管。但不以本实施例为限。而下面要说明的是，关于输出缓冲器600在大信号下操作时的详细动作。

当输出缓冲器600在大信号下操作时，一旦检测电路410检测到输入级电路602的正极输入信号VS1的电压小于负极输入信号VS2的电压时，检测电路410会输出开关控制信号SWA、开关控制信号SWB来将开关SW1及开关SW2开启，并将开关SW3及开关SW4关闭。此时，补偿电容Cc1的第一端CT1会通过开关SW1耦接至节点n2，而补偿电容Cc1的第二端CT2会通过开关SW2耦接至输出级电路640的输出端(即节点n3)。接着要说明的是，输出缓冲器600在这样的补偿电路230的拓扑组态下的暂态动作。由于此时的晶体管M3为开启状态，晶体管M4为关闭状态，故晶体管M5所产生的差分对偏压电流IBD会全部流经晶体管M3，而电流镜电路610所产生的映射电流IM1会开始对补偿电容Cc1的第一端CT1充电。并且，由于电流镜电路610也会映射出一映射电流IM2流经晶体管M6，可使得输出级电路640中的晶体管M7开启，进而使输出级电路640的输出端(即节点n3)电压向低态的电压准位移动。此时，由于补偿电容Cc1的第二端CT2通过开关SW2与输出级电路640的输出端(即节点n3)连接，故当输出级电路640的输出端(即节点n3)电压向低态的电压准位移动时，补偿电容Cc1的第二端CT2会通过开关SW2所形成的路径放电。最后，当输出缓冲器600达到稳态时，补偿电容Cc1的第一端CT1的电压会高于第二端CT2的电压。

相对的，当输出缓冲器600在大信号下操作时，一旦检测电路410检测到正极输入信号VS1的电压大于负极输入信号VS2的电压，检测电路410会输出开关控制信号SWA、开关控制信号SWB来关闭开关SW1及开关SW2，并开启开关SW3及开关SW4。此时，补偿电容Cc1的第一端CT1会通过开关SW4耦接至输出级电路640的输出端(即节点n3)，而补偿电容Cc1的第二端CT2会通过开关SW3耦接至节点n2。接着要说明的是，输出缓冲器600在这样的补偿电路230的拓扑组态下的暂态动作。由于此时的晶体管M3为关闭状态，晶体管M4为开启状态，所以晶体管M5所产生的差分对偏压电流IBD会全部流经晶体管M4，并持续通过开关SW3对补偿电容Cc1的第二端CT2进行放电。而电流镜电路610所产生的映射电流IM2会持续对补偿电容Cc1的第一端CT1充电。值得注意的是，此时其第一端CT1为高态的电压准位，其由原本耦接至节点n2切换成耦接至输出级电路640的输出端(即节点n3)，而与补偿电路230的第二端P2对调过来。

最后，当输出缓冲器600达到稳态时，补偿电容Cc1的第一端CT1的电压仍旧高于第二端CT2的电压。因此，值得注意的是，在本发明实施例中，只要对补偿电容Cc1进行第一次的充电后，不论正极输出信号VS1的电压大于或小于负极输出信号VS2的电压，通过补偿电路230中开关切换装置，均能让补偿电容Cc1的第一端CT1的电压高于第二端CT2的电压。且当输入级电路602的输入状态交互改变时，具有开关切换装置的补偿电路230的输出缓冲器600，其响应速度不再受限于输入级电路602的偏压电流IB1对补偿电容Cc1充放电的时间，因此可提升输出缓冲器600的稳定速度。再者，当输出缓冲器600的输入状态交互改变时，通过补偿电路230的开关切换装置也能够维持补偿电容Cc1上大部分的电荷，减少输入级电路602的偏压电流IB1对补偿电容充放电的总电荷量，因此可以降低输出缓冲器600在输入状态交互改变时所产生的动态耗电。

请参照图7，图7为本发明的另一实施例的输出缓冲器700的电路图。输出缓冲器700的输入级电路702也包括电流镜单元及差分对单元。在本实施例中的电流镜单元为电流镜电路710，而差分对单元为差分放大器720。电流镜电路710包括晶体管M1及晶体管M2，其中晶体管M1的第一源/漏极耦接至第一电压，而在本实施例中，第一电压为接地电压VSS。晶体管M1的第二源/漏极及其栅极耦接至电流镜电路710的节点n1。晶体管M2的栅极耦接晶体管M1的栅极，晶体管M2的第一源/漏极耦接至第一电压(也即接地电压VSS)，而晶体管M2的第二源/漏极耦接至电流镜电路710的节点n2。其中，节点n1耦接差分对单元，节点n2耦接差分对单元与补偿电路230的输入端，并且映射电流IM1会通过节点n2输出。请注意，本实施例中的晶体管M1及晶体管M2为N型通道晶体管。

另一方面，差分放大器720包括晶体管M3、晶体管M4及晶体管M5。其中晶体管M3的栅极接收负极输入信号VS2，晶体管M3的其第一源/漏极耦接电流镜电路710的节点n1。而晶体管M4的栅极收正极输入信号VS1，晶体管M4的第一源/漏极耦接电流镜电路710的节点n2，并且响应信号RS会自节点n2输出。晶体管M5的栅极接收一偏压VB1(bias voltage)，在此可由设计者依电路需求设定适当的偏压电路以提供偏压VB1。晶体管M5的第一源/漏极耦接至晶体管M3的第二源/漏极及晶体管M4的第二源/漏极。而晶体管M5的第二源/漏极耦接至第二电压，而在本实施例中，第二电压为电源电压VDD。请注意，本实施例中的晶体管M3、晶体管M4及晶体管M5为P型通道晶体管。

接着要说明的是，关于输出级电路740在晶体管层次的电路拓扑。输出级电路740包括晶体管M6及晶体管M7。晶体管M6的栅极耦接节点n1，晶体管M6的第一源/漏极耦接第一电压(也即接地电压VSS)，而晶体管M6的第二源/漏极耦接第二电压(也即电源电压VDD)。由于晶体管M6的栅极与晶体管M1的栅极及晶体管M2的栅极皆为相同的电压准位，故晶体管M1、M2及M6各别的过驱电压(overdrive voltage)都是相等的。所以可以分别通过宽长比的设计来决定晶体管M1及晶体管M6所产生的映射电流IM1及映射电流IM2。其中，映射电流IM1及映射电流IM2是通过映射晶体管M1的偏压电流IB1所产生。值得一提的是，在小信号操作时，晶体管M6也扮演着输出电阻的角色，因此输出级电路740也可以提供部分的增益。请注意，本实施例中的晶体管M6为N型通道晶体管，晶体管M7为P型通道晶体管。接着，下面要说明的是，输出缓冲器700在大信号下操作时的详细动作。

当输出缓冲器700在大信号下操作时，一旦检测电路410检测到正极输入信号VS1的电压大于负极输入信号VS2的电压，检测电路410会输出开关控制信号SWA、开关控制信号SWB来将开启开关SW1及开关SW2并且同时关闭开关SW3及开关SW4。此时，补偿电容Cc1的第一端CT1会通过开关SW1耦接至节点n2，而补偿电容Cc1的第二端CT2会通过开关SW2耦接至输出级电路740的输出端(即节点n3)。接着要说明的是，输出缓冲器700在这样的补偿电路230的拓扑组态下的暂态动作。由于此时的晶体管M4为开启状态，晶体管M3为关闭状态，故晶体管M5所产生的差分偏压电流IBD会全部流经晶体管M4，而且会通过开关SW1开始对补偿电容Cc1的第一端CT1充电，有助于将输出级电路740中的晶体管M7关闭，进而使输出级电路740的输出端电压往低态的电压准位移动。此时，由于补偿电容Cc1的第二端CT2通过开关SW2与输出级电路740的输出端连接，故当输出级电路740的输出端电压往低态的电压准位移动时，补偿电容Cc1的第二端CT2会通过开关SW2及晶体管M6放电。之后，当输出缓冲器700达到稳态时，补偿电容Cc1的第一端CT1的电压会高于第二端CT2的电压。

相对的，当输出缓冲器700在大信号下操作时，一旦检测电路410检测到正极输入信号VS1的电压小于负极输入信号VS2的电压，检测电路410会输出开关控制信号SWA、开关控制信号SWB来关闭开关SW1及开关SW2，并同时开启开关SW3及开关SW4。此时，补偿电容Cc1的第一端CT1会通过开关SW4耦接至输出级电路740的输出端，而补偿电容Cc1的第二端CT2会通过开关SW3耦接至节点n2。接着要说明的是，输出缓冲器700在这样的补偿电路230的拓扑组态下的暂态动作。由于此时的晶体管M4为关闭状态，晶体管M3为开启状态，故晶体管M5所产生的偏压电流IBD会全部流经晶体管M3。通过电流镜电路710(即晶体管M1与晶体管M2)的转换，且通过开关SW3与补偿电容Cc1的第二端CT2连接，会持续对补偿电容Cc1的第二端CT2放电。并且，由于电流镜电路710也会映射出流经晶体管M6的映射电流IM2，将可使得输出级电路740中的晶体管M7开启，进而使输出级电路740的输出端电压往高态的电压准位移动。此时，由于补偿电容Cc1的第二端CT2通过开关SW4与输出级电路740的输出端连接，故当输出级电路740的输出端电压往高态的电压准位移动时，补偿电容Cc1的第二端CT2会通过开关SW4及晶体管M7持续充电。最后，当输出缓冲器700达到稳态时，补偿电容Cc1的第一端CT1的电压仍旧高于第二端CT2的电压。

因此，值得注意的是，在本发明实施例中，当输入级电路的输入状态交互改变时，具有开关切换装置的补偿电路230的输出缓冲器700，其响应速度不再受限于输入级电路702的偏压电流对补偿电容Cc1充放电的时间，因此可提升输出缓冲器700的稳定速度。再者，当输出缓冲器700的输入状态交互改变时，通过补偿电路230的开关切换装置也能够维持补偿电容Cc1上大部分的电荷，减少输入级电路702的偏压电流对补偿电容Cc1充放电的总电荷量，因此可以降低输出缓冲器700在输入状态交互改变时所产生的动态耗电。

请参照图8，图8为本发明的另一实施例的输出缓冲器800的结构示意图。与图3不同的是，本实施例的输出缓冲器800的补偿电路830除了补偿电容Cc1及开关SW5～SW8之外，还包括了补偿电容Cc2和开关SW5～SW8。其中，补偿电容Cc2具有第一端CT3及第二端CT4。而开关SW5用以控制输出缓冲器800的输入级电路810与补偿电容Cc2的第二端CT4之间的电性连接。开关SW6用以控制补偿电路830的输出端P2与补偿电容Cc2的第一端CT3之间的电性连接。开关SW7用以控制输入级电路810与补偿电容Cc2的第一端CT3之间的电性连接。开关SW8用以控制补偿电路830的输出端P2与补偿电容Cc2的第二端CT4之间的电性连接。

值得注意的是，在本实施例中，开关SW5的开启/关闭时间与开关SW6的开启/关闭时间一致，而开关SW7的开启/关闭时间与开关SW8的开启/关闭时间一致。并且，当开关SW5、开关SW6开启时，开关SW7、开关SW8会关闭。也就是说，当开关SW5、开关SW6开启时，开关SW7、开关SW8会关闭。此外，在本发明一实施例中，开关SW5、开关SW6的开启/关闭时间与开关SW1、开关SW2的开启/关闭时间一致，而开关SW7、SW8的开启/关闭时间与开关SW3、SW4的开启/关闭时间一致。并且，当开关SW1、开关SW2、开关SW5及开关SW6开启时，则开关SW3、开关SW4、开关SW7及开关SW8会关闭。同理，当开关SW3、开关SW4、开关SW7及开关SW8开启时，则开关SW1、开关SW2、开关SW5及开关SW6会关闭。

而这些使开关SW1～开关SW8开启或关闭的动作，皆可利用检测电路410依据正极输入信号VS1及负极输入信号VS2作一决策判断，进而输出开关控制信号SWA、开关控制信号SWB来控制开关SW1～开关SW8的开启/关闭时间。进而来决定补偿电路830的电路拓扑组态。至于电流镜单元812、差分对单元814及输出级电路820的主要功能与图3中的电流镜单元312、差分对单元314及输出级电路220的功能大致相同。

接下来，请参照图9，图9为本发明的一实施例的输出缓冲器900的电路图。输出缓冲器900的输入级电路902也包括电流镜单元和差分对单元。其中，输入级电路902的电流镜单元为轨对轨电流镜电路910，而输入级电路902的差分对单元为轨对轨差分放大器920。输出缓冲器900另包括补偿电路930和输出级电路940。其中，补偿电路930耦接于输入级电路902与输出级电路940之间。

在本实施例中，轨对轨差分放大器920包括N型差分放大器923及P型差分放大器925，而轨对轨电流镜电路910包括晶体管M8～晶体管M15以及阻抗提供元件R1～R2。其中，晶体管M8的源极耦接第一电压，在本实施例中，第一电压为电源电压VDD。晶体管M8的栅极耦接节点n4，晶体管M8的漏极耦接节点n5。晶体管M9的源极耦接第一电压(也即电源电压VDD)，晶体管M9的栅极耦接节点n4，而晶体管M9的漏极耦接节点n6。开关SW1和开关SW5耦接节点n6。晶体管M10的源极耦接节点n5，晶体管M10的漏极耦接节点n4，晶体管M10的栅极接收偏压VB2。晶体管M11的源极耦接节点n6，晶体管M11的栅极耦接晶体管M10的栅极，而晶体管M11的漏极耦接节点n7。请注意，在本实施例中，晶体管M8～晶体管M11为P型通道晶体管，但不以本实施例为限。

阻抗提供元件R1的一端耦接节点n4，而其另一端耦接节点n8。阻抗提供元件R2的一端耦接节点n7，而其另一端耦接节点n9。其中，响应信号RS自节点n9输出。晶体管M12的漏极耦接节点n8，晶体管M12的源极耦接节点n10，晶体管M12的栅极接收偏压VB3。晶体管M13的漏极耦接节点n9，晶体管M13的栅极耦接晶体管M12的栅极，晶体管M13的源极耦接节点n11，并且开关SW3和SW7耦接至节点n11。晶体管M14的漏极耦接节点n11，晶体管M14的栅极耦接节点n8，晶体管M14的源极耦接第二电压。在本实施例中，第二电压为接地电压VSS。晶体管M15的漏极耦接节点n10，晶体管M15的栅极耦接节点n8，晶体管M15的源极耦接第二电压(也即接地电压VSS)。其中，节点n5及节点n10耦接轨对轨差分放大器920，节点n6及节点n11耦接轨对轨差分放大器920及补偿电路930的输入端。在本实施例中，晶体管M12、晶体管M13、晶体管M14和晶体管M15为N型通道晶体管。但不以本实施例为限。

在本实施例中，P型差分放大器925包括晶体管M16、晶体管M17及晶体管M18。晶体管M16的栅极接收负极输入信号VS2，晶体管M16的漏极耦接轨对轨电流镜电路910的节点n10。晶体管M17的栅极接收正极输入信号VS1，晶体管M17的漏极耦接至轨对轨电流镜电路910的节点n11。晶体管M18的栅极接收一偏压VB4，晶体管M18的栅极耦接至晶体管M16的源极及晶体管M17的源极，而晶体管M18的源极耦接第一电压(也即电源电压VDD)。请注意，本实施例中的晶体管M16、晶体管M17及晶体管M18为P型通道晶体管。而N型差分放大器923包括晶体管M19、晶体管M20及晶体管M21。晶体管M19的栅极接收负极输入信号VS2，晶体管M19的漏极耦接轨对轨电流电路910的节点n5。晶体管M20的栅极接收正极输入信号VS1，晶体管M20的漏极耦接轨对轨电流镜电路910的节点n6。晶体管M21的栅极接收一偏压VB5，晶体管M21的漏极耦接晶体管n19的源极及晶体管M20的源极，而晶体管M21的源极耦接第二电压(也即接地电压VSS)。请注意，本实施例中的晶体管M19、晶体管M20及晶体管M21为N型通道晶体管。但不以本实施例为限。

接着要说明的是，关于输出级电路940在晶体管层次的电路拓扑。输出级电路940包括晶体管M22及晶体管M23。晶体管M22的栅极耦接节点n7，晶体管M22的源极耦接第一电压(也即电源电压VDD)，而晶体管M22的漏极耦接节点n12。晶体管M23的栅极耦接节点n9，用以接收响应信号RS，而晶体管M23的源极耦接节点n12，用以输出上述的输出信号OS。晶体管M23的源极耦接第二电压(也即接地电压VSS)。请注意，本实施例中的晶体管M22为P型通道晶体管，晶体管M23为N型通道晶体管。但不以本实施例为限。在介绍完本实施例中所有构件与其耦接关系后，下面将进一步教示此输出缓冲器900的电路详细动作。

在大信号操作时，当检测电路410一旦检测到输入级电路902的正极输入信号VS1的电压大于负极输入信号VS2的电压时，会输出开关控制信号SWA、开关控制信号SWB来开启开关SW1、开关SW2、开关SW5及开关SW6，并同时关闭开关SW3、开关SW4、开关SW7及开关SW8。此时，补偿电容Cc1的第一端CT1会通过开关SW1耦接至节点n6，而补偿电容Cc1的第二端CT2会通过开关SW2耦接至输出级电路940的输出端(即节点n12)。补偿电容Cc2的第二端CT4会通过开关SW5耦接至节点n11，而补偿电容Cc2的第一端CT3会通过开关SW6耦接至输出级电路940的输出端(即节点n12)。接着要说明的是，输出缓冲器900在这样的补偿电路930的拓扑组态下的暂态动作。

先就N型差分放大器923这部分来看，由于此时的晶体管M20为开启状态，晶体管M19为关闭状态，故N型差分放大器923的差分偏压电流IBD会全部流经晶体管M20，并开始会通过开关SW1对补偿电容Cc1的第一端CT1放电。由于轨对轨电流镜电路910所产生的映射电流IM3大部分都会流经晶体管M20，所以会使得晶体管M11几乎为关闭状态。而这有助于将输出级电路940中的晶体管M22开启，使得输出级电路940的输出端(即节点n12)输出一个高态的电压准位。而且，因为补偿电容Cc1的第二端CT2耦接于输出级电路940的输出端(即节点n12)，当输出级电路940的输出端(即节点n12)输出一个高态的电压准位时，会将补偿电容Cc1的第二端CT2电压提升。此时，输入级电路902的差分偏压电流IBD会持续通过开关SW1对补偿电容Cc1的第一端CT1进行放电，直到补偿电容Cc1放电至低存储电荷的状态。

同理，就P型差分放大器925这部分来看，当输入级电路902的正极输入信号VS1的电压大于负极输入信号VS2的电压时，会使得晶体管M16为开启状态，晶体管M17为关闭状态。故P型差分放大器925的差分偏压电流IBD会全部流经晶体管M16，通过轨对轨电流镜电路910的转换(即通过晶体管M14、晶体管M15)，会将晶体管M16的电流依宽长比的比值，送至晶体管M15，通过开关SW5对补偿电容Cc2的第二端CT4进行充电。且由于晶体管M17为关闭状态，所以轨对轨电流镜电路910的映射电流IM3、映射电流IM4大部分会流经晶体管M13。而这有助于将输出级电路940中的晶体管M23开启，故会更提升输出级电路940的输出端(即节点n12)往高态电压准位稳定的速度。并且，因为补偿电容Cc2的第一端CT3耦接于输出级电路940的输出端(即节点n12)，故当输出级电路940的输出端(即节点n12)为高态的电压准位时，会通过流经输出级电路940中的晶体管M22的电流，通过开关SW6对补偿电容Cc2的第一端CT3向高态的电压准位充电。最后，直到补偿电容Cc2被充电至高存储电荷的状态。

另一方面，同样在大信号操作时，在大信号操作时，当检测电路410一旦检测到输入级电路902的正极输入信号VS1的电压小于负极输入信号VS2的电压时，会输出开关控制信号SWA、开关控制信号SWB来关闭开关SW1、开关SW2、开关SW5及开关SW6，且同时开启开关SW3、开关SW4、开关SW7及开关SW8。此时，补偿电容Cc1的第二端CT2会通过开关SW3耦接至节点n11，而补偿电容Cc1的第一端CT1会通过开关SW4耦接至输出级电路940的输出端(即节点n12)。补偿电容Cc2的第一端CT3会通过开关SW7耦接至节点n6，而补偿电容Cc2的第二端CT4会通过开关SW8耦接至输出级电路940的输出端(即节点n12)。接着要说明的是，输出缓冲器900在这样的补偿电路930的拓扑组态下的暂态动作。

先就N型差分放大器923这部分来看，由于此时的晶体管M19为开启状态，晶体管M20为关闭状态，故N型差分放大器923的差分偏压电流IBD会全部流经晶体管M19，通过轨对轨电流镜电路910(通过晶体管M8、M9)的转换，会通过开关SW7对补偿电容Cc2的第一端CT3持续充电。并且，轨对轨电流镜电路910中的映射电流IM3会流至晶体管M11，会使得晶体管M22关闭，进而使得输出级电路940的输出端(即节点n12)向低态的电压准位移动。注意，此时补偿电容Cc2的第二端CT4是耦接至输出级电路940的输出端(即节点n12)，故会通过开关SW8持续对补偿电容Cc2的第二端CT4进行放电。

同理，就P型差分放大器925这部分来看，当输入级电路902的正极输入信号VS1的电压小于负极输入信号VS2的电压时，会使得晶体管M16为关闭状态，晶体管M17为开启状态。故P型差分放大器925的差分偏压电流IBD会全部流经晶体管M17，由于流经晶体管17大部分的差分偏压电流IBD都会流经晶体管15，所以晶体管13几乎会关闭。进而会使得输出级电路940的晶体管23开启，使得输出级电路940的输出端(即节点n12)输出一个低态的电压准位。此时处于低存储电荷状态的补偿电容Cc1的第一端CT1，通过开关SW4与输出级电路940的输出端(即节点n12)电性连接。故当输出级电路940的输出端(即节点n12)为低态的电压准位时，会将补偿电容Cc1的第二端CT2电压往下拉。此时，输入级电路902的差分偏压电流IBD会通过轨对轨电流镜电路910的电流，通过开关SW3和SW4对处于低电荷存储状态的补偿电容Cc1持续放电。

因此，在本实施例中(也即图9的实施例)，当输出缓冲器900所接收的差分输入信号Vid的输入状态交互变化时，其输出级电路940的输出端(即节点n12)的电压也会跟着改变。此时，输出缓冲器900的内部补偿电路930的开关切换装置，会因应输出缓冲器900的输入与输出状态的变化，而改变补偿电容Cc1及补偿电容Cc2的电路连接拓扑组态，以维持补偿电容Cc1及补偿电容Cc2上电荷的存储状态。并且，由于输入级电路902的偏压电流不用再对补偿电容Cc1及补偿电容Cc2交互的充放电。故利用补偿电路930中开关切换的技术，不但能够提升输出缓冲器900整体电路的反应速度，更能够降低输出缓冲器900整体电路的功率消耗。简言的，通过补偿电路930内开关切换的技术，在大信号的操作下能有效得加快输出缓冲器900的速度，并且在小信号的操作下，也能够维持原有频率响应的优质特性。

综上所述，本发明实施例所提供的输出缓冲器可具有下列优点：

1.当输出缓冲器的输入状态交互变换时，通过补偿电路中开关切换的技术，能够使输出缓冲器整体电路快速进入稳态，不需要通过输入级电路的偏压电流来对补偿电容缓慢充放电。

2.当输出缓冲器的输入状态交互变换时，通过补偿电路中开关切换的技术，可以维持补偿电容的电荷状态，不需要重新地对补偿电容充放电，故能够降低动态耗电。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种输出缓冲器，其特征在于，包括：

一输入级电路，用以接收一差分输入信号，以输出一响应信号；

一输出级电路，耦接该输入级电路，用以接收该响应信号，以输出一输出信号；以及

一补偿电路，耦接该输入级电路及该输出级电路的输出端之间，其中该补偿电路包括：

一第一补偿电容，具有一第一端及一第二端；

一第一开关，用以控制该输入级电路与该第一补偿电容的该第一端之间的电性连接；

一第二开关，用以控制该补偿电路的输出端与该第一补偿电容的该第二端之间的电性连接；

一第三开关，用以控制该输入级电路与该第一补偿电容的该第二端之间的电性连接；以及

一第四开关，用以控制该补偿电路的输出端与该第一补偿电容的该第一端之间的电性连接；

其中该第一开关的开启/关闭时间与该第二开关的一致，而该第三开关的开启/关闭时间与该第四开关的一致；

其中当该第一开关与该第二开关开启时，该第三开关与该第四开关关闭；

其中当该第三开关与该第四开关开启时，该第一开关与该第二开关关闭。

2.根据权利要求1所述的输出缓冲器，其特征在于，该差分输入信号包括一正极输入信号及一负极输入信号，该输入级电路包括：

一差分对单元，依据所接收的该正极输入信号及该负极输入信号，输出该响应信号；以及

一电流镜单元，耦接至该差分对单元，用以提供一偏压电流及一映射电流，其中该电流镜单元映射该偏压电流而产生该映射电流。

3.根据权利要求2所述的输出缓冲器，其特征在于，还包括一检测电路，用以依据该正极输入信号及该负极输入信号，控制该第一开关、该第二开关、该第三开关及该第四开关。

4.根据权利要求2所述的输出缓冲器，其特征在于，该电流镜单元为一电流镜电路，该电流镜电路包括：

一第一晶体管，其第一源/漏极耦接一第一电压，其第二源/漏极及栅极耦接至该电流镜电路的一第一节点；以及

一第二晶体管，其栅极耦接该第一晶体管的栅极，其第一源/漏极耦接该第一电压，其第二源/漏极耦接至该电流镜电路的一第二节点，

其中，该第一节点耦接该差分对单元，该第二节点耦接该差分对单元与该补偿电路的输入端，该偏压电流通过该第一节点流至该差分对单元，而该映射电流通过第二节点输出。

5.根据权利要求4所述的输出缓冲器，其特征在于，该第一电压为电源电压。

6.根据权利要求4所述的输出缓冲器，其特征在于，该第一电压为接地电压。

7.根据权利要求2所述的输出缓冲器，其特征在于，该差分对单元为一差分放大器，该差分放大器包括：

一第三晶体管，其栅极接收该负极输入信号，其第一源/漏极耦接该电流镜单元的一第一节点；

一第四晶体管，其栅极接收该正极输入信号，其第一源/漏极耦接该电流镜单元的一第二节点，其中该响应信号自该第二节点输出；以及

一第五晶体管，其栅极接收一第一偏压，其第一源/漏极耦接该第一晶体管的第二源/漏极及该第二晶体管的第二源/漏极，其第二源/漏极耦接一第二电压。

8.根据权利要求7所述的输出缓冲器，其特征在于，该第二电压为电源电压。

9.根据权利要求7所述的输出缓冲器，其特征在于，该第二电压为接地电压。

10.根据权利要求2所述的输出缓冲器，其特征在于，该输出级电路包括：

一第六晶体管，其栅极耦接一第一节点，其第一源/漏极耦接一第一电压，其第二源/漏极耦接一第三节点；以及

一第七晶体管，其栅极耦接一第二节点，用以接收该响应信号，其第一源/漏极耦接该第三节点，用以输出该输出信号，其第二源/漏极耦接一第二电压。

11.根据权利要求2所述的输出缓冲器，其特征在于，该电流镜单元为一轨对轨电流镜电路，而该差分对单元为一轨对轨差分放大器。

12.根据权利要求11所述的输出缓冲器，其特征在于，该轨对轨电流镜电路包括：

一第八晶体管，其源极耦接一第一电压，其栅极耦接一第四节点，其漏极耦接一第五节点；

一第九晶体管，其源极耦接该第一电压，其栅极耦接该第四节点，其漏极耦接一第六节点，其中该第一开关耦接该第六节点；

一第十晶体管，其源极耦接该第五节点，其漏极耦接该第四节点，其栅极接收一第二偏压；以及

一第十一晶体管，其源极耦接该第六节点，其栅极耦接该第十晶体管的栅极，其漏极耦接一第七节点。

13.根据权利要求12所述的输出缓冲器，其特征在于，该轨对轨电流镜电路还包括：

一第一阻抗提供元件，其一端耦接该第四节点，其另一端耦接一第八节点；以及

一第二阻抗提供元件，其一端耦接该第七节点，其另一端耦接一第九节点，其中该响应信号自该第九节点输出。

14.根据权利要求12所述的输出缓冲器，其特征在于，该轨对轨电流镜电路还包括：

一第十二晶体管，其漏极耦接一第八节点，其源极耦接一第十节点，其栅极接收一第三偏压；

一第十三晶体管，其漏极耦接该第九节点，其栅极耦接该第十二晶体管的栅极，其源极耦接一第十一节点，其中该第三开关耦接该第十一节点；

一第十四晶体管，其漏极耦接该第十节点，其栅极耦接该第八节点，其源极耦接一第二电压；以及

一第十五晶体管，其漏极耦接该第十一节点，其栅极耦接该第八节点，其源极耦接该第二电压，

其中，该第五节点及该第十节点耦接该轨对轨差分放大器，该第六节点及该第十一节点耦接该轨对轨差分放大器及该补偿电路的输入端。

15.根据权利要求11所述的输出缓冲器，其特征在于，该轨对轨差分放大器包括：

一P型差分放大器；以及

一N型差分放大器。

16.根据权利要求15所述的输出缓冲器，其特征在于，该P型差分放大器包括：

一第十六晶体管，其栅极接收该负极输入信号，其漏极耦接该轨对轨电流镜电路的一第十节点；

一第十七晶体管，其栅极接收该正极输入信号，其漏极耦接该轨对轨电流镜电路的一第十一节点；以及

一第十八晶体管，其栅极接收一第四偏压，其漏极耦接该第十六晶体管的源极及该第十七晶体管的源极，其源极耦接一第一电压。

17.根据权利要求15所述的输出缓冲器，其特征在于，该N型差分放大器包括：

一第十九晶体管，其栅极接收该负极输入信号，其漏极耦接该轨对轨电流镜电路的一第五节点；

一第二十晶体管，其栅极接收该正极输入信号，其漏极耦接该轨对轨电流镜电路的一第六节点；以及

一第二十一晶体管，其栅极接收一第五偏压，其漏极耦接该第十九晶体管的源极及该第二十晶体管的源极，其源极耦接一第二电压。

18.根据权利要求11所述的输出缓冲器，其特征在于，该补偿电路还包括：

一第二补偿电容，具有一第一端及一第二端；

一第五开关，用以控制该输入级电路与该第二补偿电容的该第二端之间的电性连接；

一第六开关，用以控制该补偿电路的输出端与该第二补偿电容的该第一端的间的电性连接；

一第七开关，用以控制该输入级电路与该第二补偿电容的该第一端之间的电性连接；以及

一第八开关，用以控制该补偿电路的输出端与该第二补偿电容的该第二端之间的电性连接；

其中该第五开关的开启/关闭时间与该第六开关的一致，而该第七开关的开启/关闭时间与该第八开关的一致；

其中当该第五开关与该第六开关开启时，该第七开关与该第八开关关闭；

其中当该第七开关与该第八开关开启时，该第五开关与该第六开关关闭。

19.根据权利要求18所述的输出缓冲器，其特征在于，该第五开关与该第六开关的开启/关闭时间与该第一开关与该第二开关的一致，而该第七开关与该第八开关的开启/关闭时间与该第三开关与该第四开关的一致；

其中当该第一开关、该第二开关、该第五开关与该第六开关开启时，该第三开关、该第四开关、该第七开关与该第八开关关闭；

其中当该第三开关、该第四开关、该第七开关与该第八开关开启时，该第一开关、该第二开关、该第五开关、该第六开关关闭。

20.根据权利要求11所述的输出缓冲器，其特征在于，该输出级电路包括：

一第二十二晶体管，其栅极耦接第七节点，其源极耦接该第一电压，其漏极耦接一第十二节点；以及

一第二十三晶体管，其栅极耦接该第九节点，用以接收该响应信号，其漏极耦接该第十二节点，用以输出该输出信号，其源极耦接一第二电压。

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