CN105099436A - 轨对轨输入缓冲器 - Google Patents

Abstract

一种轨对轨输入缓冲器，包括一比较电路、一电平转换电路。比较电路接收一输入电压，以提供一比较电压。电平转换电路耦接比较电路以接收比较电压，且接收一系统高电压及一接地电压。当比较电压为一高电压电平时，电平转换电路转换比较电压至系统高电压以作为一输出电压。当比较电压为一低电压电平时，电平转换电路转换比较电压至接地电压以作为输出电压。

Description

轨对轨输入缓冲器

技术领域

本发明是有关于一种输入缓冲器，且特别是有关于一种轨对轨输入缓冲器。

背景技术

随着科技的发展，消费型的电子装置逐渐被普及，并且随着半导体技术的进步，集成电路(integratedcircuit,IC)已成为电子装置中重要的元件。输入缓冲器被配置于集成电路之中，用以将外部的模拟电压转换为对应的逻辑电平，进而使信号可以顺利被传送。并且，输入缓冲器除了可转换电压信号，并且可调整输出信号的驱动能力，以符合集成电路的内部电路的接收需求。

以数字逻辑而言，逻辑电平分为高逻辑电平及低逻辑电平，通常高逻辑电平及低逻辑电平的电压差越大则信噪比较好。因此，当电路设计的信噪比较高时，会使用轨对轨(rail-to-rail)输入缓冲器来提高输出信号的信噪比。其中，输入缓冲器会利用比较器将模拟信号转换成数字信号，但比较器的输出电压无法达到轨对轨的效果，因此传统的输入缓冲器会再通过差动放大器将比较器的输出信号放大，以达到轨对轨的输出效果。然而，差动放大器需要偏压电流，进而拉高比较器的电流，以致于输入缓冲器的整体电力消耗会增加。

发明内容

本发明提供一种轨对轨输入缓冲器，可降低输入缓冲器的整体电力消耗。

本发明的轨对轨输入缓冲器，包括一比较电路、一电平转换电路。比较电路接收一输入电压，以提供一比较电压。电平转换电路耦接比较电路以接收比较电压，且接收一系统高电压及一接地电压。当比较电压为一高电压电平时，电平转换电路转换比较电压至系统高电压以作为一输出电压。当比较电压为一低电压电平时，电平转换电路转换比较电压至接地电压以作为输出电压。

在本发明的一实施例中，比较电路还提供比较电压的一反相比较电压至电平转换电路，电平转换电路依据比较电压及反相比较电压输出系统高电压或接地电压作为输出电压。

在本发明的一实施例中，比较电路包括一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管及一第五晶体管。第一晶体管的一第一端接收系统高电压，第一晶体管的一控制端接收比较电压，第一晶体管的一第二端接收反相比较电压。第二晶体管的一第一端接收系统高电压，第二晶体管的一控制端接收反相比较电压，第二晶体管的一第二端接收比较电压。第三晶体管的一第一端耦接第一晶体管的第二端且提供反相比较电压，第三晶体管的一控制端接收输入电压。第四晶体管的一第一端耦接第二晶体管的第二端且提供比较电压，第四晶体管的一控制端接收一参考电压，第四晶体管的一第二端耦接第三晶体管的一第二端。第五晶体管的一第一端耦接第三晶体管的第二端，第五晶体管的一控制端接收一偏压，第五晶体管的一第二端接收接地电压。

在本发明的一实施例中，比较电路还包括一第六晶体管及一第七晶体管。第六晶体管的一第一端接收系统高电压，第六晶体管的一控制端及一第二端接收反相比较电压。第七晶体管的一第一端接收系统高电压，第七晶体管的一控制端及一第二端接收比较电压。

在本发明的一实施例中，第一晶体管、第二晶体管、第六晶体管及第七晶体管分别为一P型晶体管，第三晶体管至第五晶体管分别为一N型晶体管。

在本发明的一实施例中，电平转换电路包括一第八晶体管、一第九晶体管、一第十晶体管、一第十一晶体管、一第十二晶体管及一第十三晶体管。第八晶体管的一第一端接收系统高电压，第八晶体管的一控制端接收反相比较电压，第八晶体管的一第二端提供输出电压。第九晶体管的一第一端接收系统高电压，第九晶体管的一控制端接收比较电压。第十晶体管的一第一端耦接第八晶体管的第二端，第十晶体管的一控制端接收反相比较电压。第十一晶体管的一第一端耦接第九晶体管的一第二端，第十一晶体管的一控制端接收比较电压。第十二晶体管的一第一端耦接第十晶体管的一第二端，第十二晶体管的一控制端耦接第九晶体管的第二端，第十二晶体管的一第二端接收接地电压。第十三晶体管的一第一端耦接第十一晶体管的一第二端，第十三晶体管的一控制端耦接第八晶体管的第二端，第十三晶体管的一第二端接收接地电压。

在本发明的一实施例中，第八晶体管及第九晶体管分别为一P型晶体管，第十晶体管至第十三晶体管分别为一N型晶体管。

基于上述，本发明实施例的轨对轨输入缓冲器，其通过比较电路判定输入电压的电压电平，再通过电平转换电路达到轨对轨的输出效果。由于电平转换电路不需要偏压电流，因此可降低轨对轨输入缓冲器的整体电力消耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的轨对轨输入缓冲器的系统示意图。

图2为依据本发明一实施施例的轨对轨输入缓冲器的驱动波形示意图。

图3为依据本发明一实施例的轨对轨输入缓冲器的电路示意图。

图4为依据本发明另一实施例的轨对轨输入缓冲器的电路示意图。

【符号说明】

100、300、400：轨对轨输入缓冲器

110、110a、110b：比较电路

120、120a：电平转换电路

GND：接地电压

M1～M6、T1～T7：晶体管

VBS：偏压

VCP：比较电压

VCPB：反相比较电压

VDD：系统高电压

VH、vh：高电压电平

VIN：输入电压

VL、vl：低电压电平

VOUT：输出电压

VREF：参考电压

具体实施方式

图1为依据本发明一实施例的轨对轨输入缓冲器的系统示意图。请参照图1，在本实施例中，轨对轨输入缓冲器100包括比较电路110及电平转换电路120。比较电路110接收输入电压VIN及参考电压VREF，用以比较输入电压VIN及参考电压VREF，且对应比较结果提供比较电压VCP及反相比较电压VCPB。其中，参考电压VREF用以界定输入电压VIN是高电压电平或低电压电平，亦即输入电压VIN大于参考电压VREF即是高电压电平，输入电压VIN小于参考电压VREF即是低电压电平。而输入电压VIN等于参考电压VREF不具意义，因此不作讨论。接着，比较电压VCP会对应输入电压VIN的电压状态而设定，亦即当输入电压VIN为高电压电平，比较电压VCP对应地设定为高电压电平，当输入电压VIN为低电压电平，比较电压VCP对应地设定为低电压电平。

电平转换电路120耦接比较电路110以接收比较电压VCP及反相比较电压VCPB，且接收系统高电压VDD及接地电压GND。并且，电平转换电路120会依据比较电压VCP及反相比较电压VCPB输出系统高电压VDD或接地电压GND作为输出电压VOUT。换言之，当比较电压VCP为高电压电平时，反相比较电压VCPB为低电压电平，并且电平转换电路120会受控于比较电压VCP及反相比较电压VCPB转换比较电压VCP至系统高电压VDD以作为输出电压VOUT。当比较电压VCP为低电压电平时，反相比较电压VCPB为高电压电平，并且电平转换电路120会受控于比较电压VCP及反相比较电压VCPB转换比较电压VCP至接地电压GND以作为输出电压VOUT。

依据上述，本实施例的轨对轨输入缓冲器100通过比较电路110判定输入电压VIN的电压电平，并且通过电平转换电路120达到轨对轨的输出效果。由于电平转换电路120不需要偏压电流，因此可降低轨对轨输入缓冲器100的整体电力消耗。

图2为依据本发明一实施施例的轨对轨输入缓冲器的驱动波形示意图。请参照图1及图2，在本实施例中，当输入电压VIN为高电压电平VH时，比较电压VCP会对应地为高电压电平vh，反相比较电压VCPB会对应地为低电压电平vl，其中低电压电平vl通常受制于比较电路110内的偏压源而高于接地电压GND。当输入电压VIN为低电压电平VL时，比较电压VCP对应地为低电压电平vl，反相比较电压VCPB会对应地为高电压电平vh。在此，输入电压VIN、比较电压VCP、反相比较电压VCPB及输出电压VOUT的波形延迟为反应电路的运作延迟，本发明实施例不以此为限。

接着，当比较电压VCP为高电压电平vh时，亦即反相比较电压VCPB为低电压电平vl，此时比较电压VCP高于反相比较电压VCPB，而电平转换电路120会受控于比较电压VCP及反相比较电压VCPB输出系统高电压VDD作为输出电压VOUT，亦即转换比较电压VCP至系统高电压VDD以作为输出电压VOUT。当比较电压VCP为低电压电平vl时，亦即反相比较电压VCPB为高电压电平vh，此时比较电压VCP低于反相比较电压VCPB，而电平转换电路120会受控于比较电压VCP及反相比较电压VCPB输出接地电压GND作为输出电压VOUT，亦即转换比较电压VCP至接地电压GND以作为输出电压VOUT。

图3为依据本发明一实施例的轨对轨输入缓冲器的电路示意图。请参照图1及图3，其中相同或相似元件使用相同或相似标号。在本实施例中，轨对轨输入缓冲器300包括比较电路110a及电平转换电路120a。比较电路110a包括晶体管T1～T5(对应第一晶体管至第五晶体管)，其中晶体管T1及T2例如为P型晶体管，晶体管T3～T5例如为N型晶体管。

晶体管T1的源极(对应第一端)接收系统高电压VDD，晶体管T1的栅极(对应控制端)接收比较电压VCP，晶体管T1的漏极(对应第二端)接收反相比较电压VCPB。晶体管T2的源极(对应第一端)接收系统高电压VDD，晶体管T2的栅极(对应控制端)接收反相比较电压VCPB，晶体管T2的漏极(对应第二端)接收比较电压VCP。

晶体管T3的漏极(对应第一端)耦接晶体管T1的漏极端且提供反相比较电压VCPB，晶体管T3的栅极(对应控制端)接收输入电压VIN。晶体管T4的漏极(对应第一端)耦接晶体管T2的漏极且提供比较电压VCP，晶体管T4的栅极(对应控制端)接收参考电压VREF，晶体管T4的源极(对应第二端)耦接晶体管T3的源极(对应第二端)。晶体管T5的漏极(对应第一端)耦接晶体管T3的源极，晶体管T5的栅极(对应控制端)接收偏压VBS，晶体管T5的源极(对应第二端)接收接地电压GND。

在本实施例中，晶体管T5为比较电路110a的偏压源，用以依据偏压VBS提供偏压电流。并且，当输入电压VIN高于参考电压VREF时(亦即为高电压电平)，晶体管T3的导通程度会高于晶体管T4的导通程度，以致于比较电压VCP上升至高电压电平，而反相比较电压VCPB下降至低电压电平。此时，晶体管T1的导通程度会低于晶体管T2的导通程度，以加速比较电压VCP的上升速度，且加速反相比较电压VCPB的下降速度。

另一方面，当输入电压VIN低于参考电压VREF时(亦即为低电压电平)，晶体管T3的导通程度会低于晶体管T4的导通程度，以致于比较电压VCP下降至低电压电平，而反相比较电压VCPB上升至高电压电平。此时，晶体管T1的导通程度会高于晶体管T2的导通程度，以加速比较电压VCP的下降速度，且加速反相比较电压VCPB的上升速度。

电平转换电路120a包括晶体管M1～M6(对应第八晶体管至第第十三晶体管)，其中晶体管M1及M2例如为P型晶体管，晶体管M3～M6例如为N型晶体管。晶体管M1的源极(对应第一端)接收系统高电压VDD，晶体管M1的栅极(对应控制端)接收反相比较电压VCPB，晶体管M1的漏极(对应第二端)提供输出电压VOUT。晶体管M2的源极(对应第一端)接收系统高电压VDD，晶体管M2的栅极(对应控制端)接收比较电压VCP。

晶体管M3的漏极(对应第一端)耦接晶体管M1的漏极，晶体管M3的栅极(对应控制端)接收反相比较电压VCPB。晶体管M4的漏极(对应第一端)耦接晶体管M2的漏极(对应第二端)，晶体管M4的栅极(对应控制端)接收比较电压VCP。晶体管M5的漏极(对应第一端)耦接晶体管M3的源极(对应第二端)，晶体管M5的栅极(对应控制端)耦接晶体管M2的漏极，晶体管M5的源极(对应第二端)接收接地电压GND。晶体管M6的漏极(对应第一端)耦接晶体管M4的源极(对应第二端)，晶体管M6的栅极(对应控制端)耦接晶体管M1的漏极，晶体管M6的源极(对应第二端)接收接地电压GND。

当比较电压VCP为高电压电平且反相比较电压VCPB为低电压电平时，晶体管M1的导通程度会高于晶体管M2的导通程度，晶体管M3的导通程度会低于晶体管M4的导通程度，以致于输出电压VOUT会上升，且晶体管M2的漏极电压会下降。此时，晶体管M5的导通程度会下降，晶体管M6的导通程度会上升。借此，输出电压VOUT会上升至接近或等于系统高电压VDD，晶体管M2的漏极电压会下降至接近或等于接地电压GND。当比较电压VCP为低电压电平且反相比较电压VCPB为高电压电平时，晶体管M1的导通程度会低于晶体管M2的导通程度，晶体管M3的导通程度会高于晶体管M4的导通程度，以致于输出电压VOUT会下降，且晶体管M2的漏极电压会上升。此时，晶体管M5的导通程度会上升，晶体管M6的导通程度会下降。借此，输出电压VOUT会下降至接近或等于接地电压GND，晶体管M2的漏极电压会上升至接近或等于系统高电压VDD。

图4为依据本发明另一实施例的轨对轨输入缓冲器的电路示意图。请参照图3及图4，轨对轨输入缓冲器400与轨对轨输入缓冲器300不同之处在于比较电路110b，其中相同或相似的元件使用相同或相似标号。在本实施例中，比较电路110b还包括晶体管T6及T7(对应第六晶体管及第七晶体管)。晶体管T6的源极(对应第一端)接收系统高电压VDD，晶体管T6的栅极(对应控制端)及漏极(对应第二端)接收反相比较电压VCPB。晶体管T7的源极(对应第一端)接收系统高电压VDD，晶体管T7的栅极(对应控制端)及漏极(对应第二端)接收比较电压VCP。

进一步来说，晶体管T6及T7可视为一二极管。当输入电压VIN高于参考电压VREF时(亦即为高电压电平)，晶体管T6会反应反相比较电压VCPB的下降而提高导通程度，并且晶体管T7会反应比较电压VCP的上升而降低导通程度。因此，当输入电压VIN与参考电压VREF的电压差较低时，比较电压VCP及比较电压VCPB的电压电平会维持不变。另一方面，当输入电压VIN低于参考电压VREF时(亦即为低电压电平)，晶体管T6会反应反相比较电压VCPB的上升而下降导通程度，并且晶体管T7会反应比较电压VCP的下降而提高导通程度。同样地，当输入电压VIN与参考电压VREF的电压差较低时，比较电压VCP及比较电压VCPB的电压电平仍会维持不变。借此，比较电路110b可视为一磁滞比较(hysteresiscomparing)电路，以避免输入电压VIN的涟波导致比较电路110b输出振荡波形。

综上所述，本发明实施例的轨对轨输入缓冲器，其通过比较电路判定输入电压的电压电平，再通过电平转换电路达到轨对轨的输出效果。由于电平转换电路不需要偏压电流，因此可降低轨对轨输入缓冲器的整体电力消耗。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的范围为准。

Claims (7)

1.一种轨对轨输入缓冲器，包括：

一比较电路，接收一输入电压，以提供一比较电压；以及

一电平转换电路，耦接该比较电路以接收该比较电压，且接收一系统高电压及一接地电压，当该比较电压为一高电压电平时，该电平转换电路转换该比较电压至该系统高电压以作为一输出电压，当该比较电压为一低电压电平时，该电平转换电路转换该比较电压至该接地电压以作为该输出电压。

2.如权利要求1所述的轨对轨输入缓冲器，其中该比较电路还提供该比较电压的一反相比较电压至该电平转换电路，该电平转换电路依据该比较电压及该反相比较电压输出该系统高电压或该接地电压作为该输出电压。

3.如权利要求2所述的轨对轨输入缓冲器，其中该比较电路包括：

一第一晶体管，该第一晶体管的一第一端接收该系统高电压，该第一晶体管的一控制端接收该比较电压，该第一晶体管的一第二端接收该反相比较电压；

一第二晶体管，该第二晶体管的一第一端接收该系统高电压，该第二晶体管的一控制端接收该反相比较电压，该第二晶体管的一第二端接收该比较电压；

一第三晶体管，该第三晶体管的一第一端耦接该第一晶体管的该第二端且提供该反相比较电压，该第三晶体管的一控制端接收该输入电压；

一第四晶体管，该第四晶体管的一第一端耦接该第二晶体管的该第二端且提供该比较电压，该第四晶体管的一控制端接收一参考电压，该第四晶体管的一第二端耦接该第三晶体管的一第二端；以及

一第五晶体管，该第五晶体管的一第一端耦接该第三晶体管的该第二端，该第五晶体管的一控制端接收一偏压，该第五晶体管的一第二端接收该接地电压。

4.如权利要求3所述的轨对轨输入缓冲器，其中该比较电路还包括：

一第六晶体管，该第六晶体管的一第一端接收该系统高电压，该第六晶体管的一控制端及一第二端接收该反相比较电压；以及

一第七晶体管，该第七晶体管的一第一端接收该系统高电压，该第七晶体管的一控制端及一第二端接收该比较电压。

5.如权利要求4所述的轨对轨输入缓冲器，其中该第一晶体管、该第二晶体管、该第六晶体管及该第七晶体管分别为一P型晶体管，该第三晶体管至该第五晶体管分别为一N型晶体管。

6.如权利要求2所述的轨对轨输入缓冲器，其中该电平转换电路包括：

一第八晶体管，该第八晶体管的一第一端接收该系统高电压，该第八晶体管的一控制端接收该反相比较电压，该第八晶体管的一第二端提供该输出电压；

一第九晶体管，该第九晶体管的一第一端接收该系统高电压，该第九晶体管的一控制端接收该比较电压；

一第十晶体管，该第十晶体管的一第一端耦接该第八晶体管的该第二端，该第十晶体管的一控制端接收该反相比较电压；

一第十一晶体管，该第十一晶体管的一第一端耦接该第九晶体管的一第二端，该第十一晶体管的一控制端接收该比较电压；

一第十二晶体管，该第十二晶体管的一第一端耦接该第十晶体管的一第二端，该第十二晶体管的一控制端耦接该第九晶体管的该第二端，该第十二晶体管的一第二端接收该接地电压；以及

一第十三晶体管，该第十三晶体管的一第一端耦接该第十一晶体管的一第二端，该第十三晶体管的一控制端耦接该第八晶体管的该第二端，该第十三晶体管的一第二端接收该接地电压。

7.如权利要求6所述的轨对轨输入缓冲器，其中该第八晶体管及该第九晶体管分别为一P型晶体管，该第十晶体管至该第十三晶体管分别为一N型晶体管。