JP2009010510A - スイッチドキャパシタ回路及びその応用回路 - Google Patents

Abstract

【課題】動作期間を短縮せずに、サンプリングキャパシタを次段の動作に使って、キャパシタによる熱雑音を削減することができるスイッチドキャパシタ回路及びその応用回路を提供すること。
【解決手段】２つのキャパシタＣF11、ＣF12を用意して、これらのキャパシタによってサンプリングと次段増幅とを交互に行い、各キャパシタに関してみれば、サンプリング→増幅→次段増幅→休止を繰り返すものである。このとき、２つのキャパシタＣF11、ＣF12がサンプリングと次段増幅とを交互に同時に併行して行うことによりサンプリングキャパシタを次段の増幅に使うにもかかわらず、動作期間を短縮する必要がなく雑音の削減が可能となる。
【選択図】図１

Description

本発明は、スイッチドキャパシタ回路及びその応用回路に関し、特に、キャパシタによる熱雑音を削減することができるスイッチドキャパシタ回路及びその応用回路に関する。

図１０(a)は、従来のフリップアラウンド型と言われるスイッチドキャパシタ回路の基本単位構成を示す図である（特許文献１参照）。このスイッチドキャパシタ回路は、オペアンプ１１、帰還キャパシタＣF、及びサンプリングキャパシタＣSを備え、帰還キャパシタＣFは、一端が入力Ｖin又はオペアンプ１１の出力に選択的に接続され、他端はオペアンプ１１の入力又は固定電位（例えばアース）に選択的に接続される。サンプリングキャパシタＣSは、一端が入力Ｖin又は固定電位に選択に選択的に接続され、他端はオペアンプ１１の入力又は固定電位に選択的に接続される。

図１０(b)は、図１０(a)に示される回路のサンプリング期間における接続状態を説明する図である。このサンプリング期間において、帰還キャパシタＣFは、一端が入力Ｖinに接続され、他端は固定電位に接続される。サンプリングキャパシタＣSは、一端が入力Ｖinに接続され、他端は固定電位に接続される。これにより、サンプリングキャパシタＣS、帰還キャパシタＣFの両端電圧が入力電圧Ｖinになるまで電荷を充電し、サンプリングキャパシタＣS、帰還キャパシタＣFに蓄えられる電荷はそれぞれＣSＶin、ＣFＶinとなる。なお、矢印は、図１０(b)では正の電荷の流れを表し、図１０(c)、図１０(d)では負の電荷の流れを表し、図中の＋、−はそれぞれある一定量の正電荷、負電荷を模式的に表したものである。

図１０(c)は、図１０(a)に示される回路の増幅期間における接続状態を説明する図である。この増幅期間において、帰還キャパシタＣFは、一端がオペアンプ１１の出力に接続され、他端はオペアンプ１１の入力に接続される。サンプリングキャパシタＣSは、一端が固定電位に接続され、他端はオペアンプ１１の入力に接続される。これにより、端子Ｘは仮想接地（電位がグランドと同じ）であるため、サンプリングキャパシタＣSの両端電圧は０になり、サンプリングキャパシタＣSに蓄えられた電荷ＣSＶinがすべて帰還キャパシタＣFに移動する。帰還キャパシタＣFにはもともとＣFＶinの電荷が蓄えられていたので、帰還キャパシタＣFには合計ＣSＶin＋ＣFＶinの電荷が充電される。帰還キャパシタＣFの両端電圧は、
（ＣSＶin＋ＣFＶin)／ＣF＝(ＣF＋ＣS)／ＣF×Ｖin
となる。端子Ｘは仮想接地であるため、Ｖoutは帰還キャパシタＣFの両端電圧に等しく
Ｖout＝(ＣF＋ＣS)／ＣF×Ｖin
となりＶinが増幅される。

図１０(d)は、図１０(c)に示される回路のＣSの片側端子を接地する代わりに電圧ＶDACに接続した回路の構成を示す図である。これにより、ＶDACを引き算することができる。

Ｖout=(ＣF＋ＣS)／ＣF×Ｖin−ＣS／ＣF×ＶDAC
パイプライン型Ａ／Ｄ変換器では、ＣS＝ＣFであり、ＶDACは±ＶREF又は０であるので、
Ｖout＝（２×Ｖin）、（２×Ｖin＋ＶREF）又は（２×Ｖin−ＶREF）
のように３通りの出力を出すことができる。

図１１(a)は、直列接続された従来のスイッチドキャパシタ回路の構成を示す図である。直列に接続されたｋ段及びｋ＋１段の各スイッチドキャパシタ回路はいずれも図１０に示したものと同じである。図１１(b)は、ｋ段がサンプリングモードであり、ｋ＋１段が増幅モードの状態を示す。図１１(c)は、ｋ段が増幅モードであり、ｋ＋１段がサンプリングモードの状態を示す。このｋ段増幅、ｋ＋１段サンプリングモード時のキャパシタによる熱雑音を考察する。ＣF1=ＣS2（ＣF2）としたとき、ｋ段の帰還係数をｂとするとＣF1の熱雑音電圧はＣS2（ＣF2）の熱雑音電圧の１−ｂ倍であり、ｂ＞０であるから、ＣF1に加わる雑音はＣS2（ＣF2）に加わる雑音よりも少ない。したがって、ｋ段目の帰還キャパシタＣF1を転用してｋ＋１段目のサンプリング容量ＣS2としても用いるという趣旨で、ｋ＋１段増幅のために帰還キャパシタＣF1に充電されている電荷を使うことが考えられる。
特開２００６−０８６９８１号公報

しかし、この場合には、帰還キャパシタＣF1はｋ＋１段増幅のためにも使われるため、図１２に示すように、帰還キャパシタＣF1を、ｋ段サンプリング、ｋ段増幅（ｋ＋１段サンプリング）、ｋ＋１段増幅という３つのモードに分けて動作させることが必要となり、全体の動作速度を変えないようにするためには、（ｋ段）サンプリング期間と次段（ｋ＋１段）増幅期間を短縮しなければならない。そして、その期間を短縮するためにはオペアンプの消費電流を大きくしなければならず、期間を短縮してもオペアンプの消費電流自体は流れ続けるため、サンプリング期間と前段のオペアンプの消費電力の関係及び次段増幅期間と次段のオペアンプの消費電力の関係は、近似的に反比例の関係にあり、これらサンプリング期間と次段増幅期間を短縮すると、複数段からなるスイッチドキャパシタ回路の電力消費が増加してしまう。

本発明は、上記問題点に鑑み、動作期間を短縮せずに、サンプリングキャパシタを次段の動作に使って、キャパシタによる熱雑音を削減することができるスイッチドキャパシタ回路及びその応用回路を提供することを目的とする。

本発明のスイッチドキャパシタ回路は、増幅器と、
第１端子が、(1).入力、(2).参照電圧、若しくは(3).前記増幅器出力に選択的に接続するか、又は(4).開放され、第２端子が、(1).固定電位、(2).次段増幅器入力、若しくは(3).前記増幅器入力に選択的に接続するか、又は(4).開放される、第１及び第２キャパシタと
を備え、
第１サンプリング期間において、第１キャパシタ第１端子は(1).入力に接続され、第１キャパシタ第２端子は(1).固定電位に接続され、第２キャパシタ第１端子は(2).前記参照電圧に接続され、第２キャパシタ第２端子は(2).前記次段増幅器入力に接続され、
第１増幅期間において、第１キャパシタ第１端子は(3).前記増幅器出力に接続され、第１キャパシタ第２端子は(3).前記増幅器入力に接続され、第２キャパシタ第１端子は両端とも(4).開放され、
第２サンプリング期間において、第１キャパシタ第１端子は(2).前記参照電圧に接続され、第１キャパシタ第２端子は(2).前記次段増幅器入力に接続され、第２キャパシタ第１端子は(1).入力に接続され、第２キャパシタ第２端子は(1).固定電位に接続され、
第２増幅期間において、第１キャパシタは両端とも(4).開放され、第２キャパシタ第１端子は(3).前記増幅器出力に接続され、第２キャパシタ第２端子は(3).前記増幅器入力に接続され、
これら、第１サンプリング期間、第１増幅期間、第２サンプリング期間、及び第２増幅期間が順に繰り返されることを特徴とする。

また、本発明のスイッチドキャパシタ回路は、増幅器と、
第１端子が、(1).入力、(2).参照電圧、若しくは(3).前記増幅器出力に選択的に接続するか、又は(4).開放され、第２端子が、(1).固定電位、(2).次段増幅器入力、若しくは(3).前記増幅器入力に選択的に接続するか、又は(4).開放される、第１及び第２キャパシタと、
第１端子が、(1).入力、又は(2).前記増幅器出力に選択的に接続し、第２端子が、(1).固定電位、又は(2).前記増幅器入力に選択的に接続する、第３キャパシタと
を備え、
第１サンプリング期間において、第１キャパシタ第１端子は(1).入力に接続され、第１キャパシタ第２端子は(1).固定電位に接続され、第２キャパシタ第１端子は(2).前記参照電圧に接続され、第２キャパシタ第２端子は(2).前記次段増幅器入力に接続され、第３キャパシタ第１端子は(1).入力に接続され、第３キャパシタ第２端子は(1).固定電位に接続され、
第１増幅期間において、第１キャパシタ第１端子は(3).前記増幅器出力に接続され、第１キャパシタ第２端子は(3).前記増幅器入力に接続され、第２キャパシタ第１端子は両端とも(4).開放され、第３キャパシタ第１端子は(2).前記増幅器出力に接続され、第３キャパシタ第２端子は(2).前記増幅器入力に接続され、
第２サンプリング期間において、第１キャパシタ第１端子は(2).前記参照電圧に接続され、第１キャパシタ第２端子は(2).前記次段増幅器入力に接続され、第２キャパシタ第１端子は(1).入力に接続され、第２キャパシタ第２端子は(1).固定電位に接続され、第３キャパシタ第１端子は(1).入力に接続され、第３キャパシタ第２端子は(1).固定電位に接続され、
第２増幅期間において、第１キャパシタは両端とも(4).開放され、第２キャパシタ第１端子は(3).前記増幅器出力に接続され、第２キャパシタ第２端子は(3).前記増幅器入力に接続され、第３キャパシタ第１端子は(2).前記増幅器出力に接続され、第３キャパシタ第２端子は(2).前記増幅器入力に接続され、
これら、第１サンプリング期間、第１増幅期間、第２サンプリング期間、及び第２増幅期間が順に繰り返されることを特徴とする。

また、本発明の増幅回路は、上記スイッチドキャパシタ回路を備えることを特徴とする。

また、本発明のアナログ／ディジタル変換器は、上記スイッチドキャパシタ回路を備えることを特徴とする。

本発明によれば動作期間を短縮せずに、サンプリングキャパシタを次段の動作に使って、キャパシタによる熱雑音を削減することができる。

以下、添付図面を参照しながら本発明を実施するための最良の形態について詳細に説明する。

図１(a)は、本発明の実施例１によるスイッチドキャパシタ回路の構成を示す図である。本実施例１のスイッチドキャパシタ回路は、オペアンプ１１、帰還キャパシタＣF11、ＣF12を備えるｋ段目の回路及び同様のｋ＋１段目の回路からなる。帰還キャパシタＣF11、ＣF12は、いずれも一端が、(1).入力Ｖin、(2).参照電圧ＶDAC、若しくは(3).オペアンプ１１出力に選択的に接続するか、又は(4).開放され、他端が、(1).固定電位（例えばアース）、(2).次段オペアンプ１２入力、若しくは(3).オペアンプ１１入力に選択的に接続するか、又は(4).開放される。

図１(b)は、本発明の実施例１のスイッチドキャパシタ回路の動作を示す図であり、図２は各動作における回路接続状態を示す図である。まず、図２(a)において、ｋ段は帰還キャパシタＣF11によってＶinをサンプリングする。つぎに、図２(b)において、ｋ段は帰還キャパシタＣF11によって増幅し、ｋ＋１段はＣF22によってサンプリングする。図２(c)において、ｋ段は帰還キャパシタＣF12によってＶinをサンプリングし、ｋ＋１段はＣF11、ＣF22によって増幅する。そして図２(d)において、ｋ段はＣF12によって増幅し、ｋ＋１段はＣF21によってサンプリングする。結局各段は、サンプリング及び次段増幅を併行して行う期間と、増幅する期間とが存在するだけであり、従来技術において検討した期間の短縮をする必要がなく雑音の削減が可能となる。

図３(a)は、本発明の実施例２によるスイッチドキャパシタ回路の構成を示す図である。本実施例２のスイッチドキャパシタ回路は、オペアンプ１１、帰還キャパシタＣF11、ＣF12、ＣF1を備えるｋ段目の回路及びオペアンプ１２、帰還キャパシタＣF21、ＣF22、ＣF2を備えるｋ＋１段目の回路からなる。帰還キャパシタＣF11、ＣF12は、いずれも一端が、(1).入力Ｖin、(2).参照電圧ＶDAC、若しくは(3).オペアンプ１１出力に選択的に接続するか、又は(4).開放され、他端が、(1).固定電位（例えばアース）、(2).次段オペアンプ１２入力、若しくは(3).オペアンプ１１入力に選択的に接続するか、又は(4).開放される。帰還キャパシタＣF1は、一端が、(1).入力Ｖin、又は(2).オペアンプ１１出力に選択的に接続し、他端が、(1).固定電位、又は(2).オペアンプ１１入力に選択的に接続する。

図３(b)は、本発明の実施例２のスイッチドキャパシタ回路の動作を示す図であり、図４は各動作における回路接続状態を示す図である。まず、図４(a)において、ｋ段は帰還キャパシタＣF11、ＣF1によってＶinをサンプリングする。つぎに、図４(b)において、ｋ段は帰還キャパシタＣF11、ＣF1によって増幅し、ｋ＋１段はＣF22、ＣF2によってサンプリングする。図４(c)において、ｋ段は帰還キャパシタＣF12、ＣF1によってＶinをサンプリングし、ｋ＋１段はＣF11、ＣF22、ＣF2によって増幅する。そして図４(d)において、ｋ段はＣF12、ＣF1によって増幅し、ｋ＋１段はＣF21、ＣF2によってサンプリングする。結局各段は、サンプリング及び次段増幅を併行して行う期間と、増幅する期間とが存在するだけであり、従来技術において検討した期間の短縮をする必要がなく雑音の削減が可能となる。本実施例２においては更に、帰還容量の一部を交互に使用することで段間の容量のスケーリングを行うことができる。例えば、ＣF1＝ＣF11＝ＣF12、ＣF2＝ＣF21＝ＣF22、ＣF2＝γＣF1、γ＝１／２として、段間のスケーリング率を１／２とすることでパイプライン型Ａ／Ｄ変換器を実現することができる。

図５(a)は、本発明の実施例３によるスイッチドキャパシタ回路の構成を示す図である。本実施例３の回路は、オペアンプ１１、帰還キャパシタＣF11、ＣF12を備えるサンプリングホールド回路及びオペアンプ１２、帰還キャパシタＣF21、ＣF22、ＣF2を備える１段目のスイッチドキャパシタ回路からなる。帰還キャパシタＣF11、ＣF12は、いずれも一端が、(1).入力Ｖin、(2).参照電圧ＶDAC、若しくは(3).オペアンプ１１出力に選択的に接続するか、又は(4).開放され、他端が、(1).固定電位（例えばアース）、(2).次段オペアンプ１２入力、若しくは(3).オペアンプ１１入力に選択的に接続するか、又は(4).開放される。

帰還キャパシタＣF21、ＣF22は、いずれも一端が、(1).オペアンプ１１出力、(2).参照電圧ＶDAC、若しくは(3).オペアンプ１２出力に選択的に接続するか、又は(4).開放され、他端が、(1).固定電位、(2).次段オペアンプ入力、若しくは(3).オペアンプ１２入力に選択的に接続するか、又は(4).開放される。帰還キャパシタＣF2は、一端が、(1).オペアンプ１１出力、又は(2).オペアンプ１２出力に選択的に接続し、他端が、(1).固定電位、又は(2).オペアンプ１２入力に選択的に接続する。

図５(b)は、本発明の実施例３の回路の動作を示す図であり、図６は各動作における回路接続状態を示す図である。まず、図６(a)において、サンプリングホールド回路は帰還キャパシタＣF11によってＶinをサンプリングする。つぎに、図６(b)において、サンプリングホールド回路は帰還キャパシタＣF11によって信号を保持し、スイッチドキャパシタ回路はＣF22、ＣF2によってサンプリングする。図６(c)において、サンプリングホールド回路は帰還キャパシタＣF12によってＶinをサンプリングし、スイッチドキャパシタ回路はＣF11、ＣF22、ＣF2によって増幅する。そして図６(d)において、サンプリングホールド回路はＣF12によって信号を保持し、スイッチドキャパシタ回路はＣF21、ＣF2によってサンプリングする。結局それぞれの段は、サンプリング及び次段増幅を併行して行う期間と、増幅する期間とが存在するだけであり、従来技術において検討した期間の短縮をする必要がなく雑音の削減が可能となる。

図７(a)は、本発明の実施例４によるサンプリングホールド回路及び比較器の構成を示す図である。本実施例４の回路は、オペアンプ１１、帰還キャパシタＣF1、ＣF2を備えるサンプリングホールド回路及びオペアンプ１３を備える比較器からなる。帰還キャパシタＣF1、ＣF2は、いずれも一端が、(1).入力Ｖin、(2).参照電圧ＶDAC、若しくは(3).オペアンプ１１出力に選択的に接続するか、又は(4).開放され、他端が、(1).固定電位（例えばアース）、(2).次段オペアンプ１３入力、若しくは(3).オペアンプ１１入力に選択的に接続するか、又は(4).開放される。

図７(b)は、本発明の実施例４の回路の動作を示す図であり、図８は各動作における回路接続状態を示す図である。まず、図８(a)において、サンプリングホールド回路は帰還キャパシタＣF1によってＶinをサンプリングする。つぎに、図８(b)において、サンプリングホールド回路は帰還キャパシタＣF1によって増幅する。図８(c)において、サンプリングホールド回路は帰還キャパシタＣF2によってＶinをサンプリングし、比較器はＣF1を使って比較する。そして図８(d)において、サンプリングホールド回路はＣF2によって増幅する。結局、回路は、サンプリング及び次段比較を併行して行う期間と、増幅及び次段サンプリングを併行して行う期間とが存在するだけであり、従来技術において検討した期間の短縮をする必要がなく雑音の削減が可能となる。

図９は、本発明を適用することができる回路の例を示す図である。ここでは、パイプライン型ＡＤ（アナログ／ディジタル）変換器の例を示す。ＡＤ変換器は、アナログ入力信号２１をサンプルホールドして（Ｓ／Ｈ）、比較器（ＣＭＰ）２５、２６の出力として順次ディジタルディジットに変換する。その各ディジットはＤＡ変換器（ＤＡＣ）２７、２８によってアナログ信号に変換されて次段のスイッチドキャパシタ回路に利用される。ここで、サンプリングホールド回路Ｓ／Ｈと比較器２５との組合せに本発明を適用することができる。また、サンプリングホールド回路Ｓ／Ｈと１段目スイッチドキャパシタ回路との組合せにも適用できる。また、スイッチドキャパシタ回路とその出力に接続される比較器２６との組合せにも適用できる。さらに、各段スイッチドキャパシタ回路と次段スイッチドキャパシタ回路との組合せにも適用することができる。

なお、本発明は上記実施例に限定されるものではない。

説明の簡単化のためにシングルエンドの例を示したが、差動型でも構成することができる。要は、少なくとも２つのキャパシタを用意して、これらのキャパシタによってサンプリングと次段動作とを交互に行い、各キャパシタに関してみれば、サンプリング→増幅→次段動作→休止を繰り返すものである。このとき、２つのキャパシタがサンプリングと次段動作とを交互に行うことは別の見方をすれば同時に併行して行うことでもあり、これによりサンプリングキャパシタを次段の動作に使うにもかかわらず、動作期間を短縮する必要がなく雑音の削減が可能となる。

本発明の実施例１によるスイッチドキャパシタ回路の構成を示す図である。 本発明の実施例１によるスイッチドキャパシタ回路の各接続状態を示す図ある。 本発明の実施例２によるスイッチドキャパシタ回路の構成を示す図である。 本発明の実施例２によるスイッチドキャパシタ回路の各接続状態を示す図ある。 本発明の実施例３によるスイッチドキャパシタ回路の構成を示す図である。 本発明の実施例３によるスイッチドキャパシタ回路の各接続状態を示す図ある。 本発明の実施例４によるサンプリングホールド回路及び比較器の構成を示す図である。 本発明の実施例４によるサンプリングホールド回路及び比較器の各接続状態を示す図ある。 本発明を適用することができる回路の例を示す図である。 従来のフリップアラウンド型のスイッチドキャパシタ回路の基本単位構成を示す図である。 直列接続された従来のスイッチドキャパシタ回路の構成を示す図である。 従来のスイッチドキャパシタ回路の動作を説明する図である。

符号の説明

ＣF、ＣF1、ＣF2、ＣF11、ＣF12、ＣF21、ＣF22、Ｃf1、Ｃf2、ＣS、Ｃs1、Ｃs2、 キャパシタ
１１、１２、１３、２２、２３、２４ オペアンプ
２５、２６ 比較器
２７、２８ ディジタル／アナログ変換器

Claims (4)

1. 増幅器と、
   第１端子が、(1).入力、(2).参照電圧、若しくは(3).前記増幅器出力に選択的に接続するか、又は(4).開放され、第２端子が、(1).固定電位、(2).次段増幅器入力、若しくは(3).前記増幅器入力に選択的に接続するか、又は(4).開放される、第１及び第２キャパシタと
   を備え、
   第１サンプリング期間において、第１キャパシタ第１端子は(1).入力に接続され、第１キャパシタ第２端子は(1).固定電位に接続され、第２キャパシタ第１端子は(2).前記参照電圧に接続され、第２キャパシタ第２端子は(2).前記次段増幅器入力に接続され、
   第１増幅期間において、第１キャパシタ第１端子は(3).前記増幅器出力に接続され、第１キャパシタ第２端子は(3).前記増幅器入力に接続され、第２キャパシタ第１端子は両端とも(4).開放され、
   第２サンプリング期間において、第１キャパシタ第１端子は(2).前記参照電圧に接続され、第１キャパシタ第２端子は(2).前記次段増幅器入力に接続され、第２キャパシタ第１端子は(1).入力に接続され、第２キャパシタ第２端子は(1).固定電位に接続され、
   第２増幅期間において、第１キャパシタは両端とも(4).開放され、第２キャパシタ第１端子は(3).前記増幅器出力に接続され、第２キャパシタ第２端子は(3).前記増幅器入力に接続され、
   これら、第１サンプリング期間、第１増幅期間、第２サンプリング期間、及び第２増幅期間が順に繰り返されることを特徴とするスイッチドキャパシタ回路。
2. 増幅器と、
   第１端子が、(1).入力、(2).参照電圧、若しくは(3).前記増幅器出力に選択的に接続するか、又は(4).開放され、第２端子が、(1).固定電位、(2).次段増幅器入力、若しくは(3).前記増幅器入力に選択的に接続するか、又は(4).開放される、第１及び第２キャパシタと、
   第１端子が、(1).入力、又は(2).前記増幅器出力に選択的に接続し、第２端子が、(1).固定電位、又は(2).前記増幅器入力に選択的に接続する、第３キャパシタと
   を備え、
   第１サンプリング期間において、第１キャパシタ第１端子は(1).入力に接続され、第１キャパシタ第２端子は(1).固定電位に接続され、第２キャパシタ第１端子は(2).前記参照電圧に接続され、第２キャパシタ第２端子は(2).前記次段増幅器入力に接続され、第３キャパシタ第１端子は(1).入力に接続され、第３キャパシタ第２端子は(1).固定電位に接続され、
   第１増幅期間において、第１キャパシタ第１端子は(3).前記増幅器出力に接続され、第１キャパシタ第２端子は(3).前記増幅器入力に接続され、第２キャパシタ第１端子は両端とも(4).開放され、第３キャパシタ第１端子は(2).前記増幅器出力に接続され、第３キャパシタ第２端子は(2).前記増幅器入力に接続され、
   第２サンプリング期間において、第１キャパシタ第１端子は(2).前記参照電圧に接続され、第１キャパシタ第２端子は(2).前記次段増幅器入力に接続され、第２キャパシタ第１端子は(1).入力に接続され、第２キャパシタ第２端子は(1).固定電位に接続され、第３キャパシタ第１端子は(1).入力に接続され、第３キャパシタ第２端子は(1).固定電位に接続され、
   第２増幅期間において、第１キャパシタは両端とも(4).開放され、第２キャパシタ第１端子は(3).前記増幅器出力に接続され、第２キャパシタ第２端子は(3).前記増幅器入力に接続され、第３キャパシタ第１端子は(2).前記増幅器出力に接続され、第３キャパシタ第２端子は(2).前記増幅器入力に接続され、
   これら、第１サンプリング期間、第１増幅期間、第２サンプリング期間、及び第２増幅期間が順に繰り返されることを特徴とするスイッチドキャパシタ回路。
3. 請求項１又は２記載のスイッチドキャパシタ回路を備えることを特徴とする増幅回路。
4. 請求項１又は２記載のスイッチドキャパシタ回路を備えることを特徴とするアナログ／ディジタル変換器。
   

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