JP5457990B2 - スイッチトキャパシタ回路 - Google Patents
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Description
図3に示すスイッチトキャパシタ回路300は、入力端子、出力端子、全差動演算増幅器AMP1及びAMP2、スイッチSW1a、SW1b〜SW9a、SW9bおよびコンデンサCsa、Csb、Cfa、Cfb、Cca、Ccbを備えて構成される。
入力端子は、アナログ入力信号Vip、Vinを入力する端子である。出力端子は、入力端子から入力されたアナログ入力信号Vip、Vinが増幅され、アナログ出力信号Vop、Vonとして出力される端子である。
コンデンサCsa、Csb、Cfa、Cfbは、スイッチによる接続状態を切り替えることによって、アナログ入力信号Vip、Vinに対応する電荷を貯蓄・保持し、入力端子から入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
コンデンサCla、Clbは、負荷容量である。
全差動演算増幅器AMP2は、上述した全差動演算増幅器AMP1と同じように機能するが、図示のように全差動演算増幅器AMP1に縦列に接続され、増幅度を高めるように機能する。
即ち、このスイッチトキャパシタ回路は、演算増幅部が2つの全差動演算増幅器AMP1、AMP2を用いて2ステージで構成される。
コンデンサCca、Ccbは全差動演算増幅器AMP1、AMP2が安定して動作するための位相補償用コンデンサとして機能する。
図5のスイッチトキャパシタ回路において図3のサンプルホールド回路におけるコンデンサ、スイッチ、および、端子と同様に機能する各機能部には同一の符号を附してある。
図5において、図3には存在しないスイッチSW6a、SW6b、SW7a、SW7b、SW8a、SW8bは、全差動演算増幅器AMP2とコンデンサClsa、Clsbとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図5におけるコンデンサClsa、Clsbは、エスティメートフェーズにて全差動演算増幅器AMP2から出力される増幅されたアナログ入力信号をサンプルし、レベルシフトフェーズにてアナログ出力信号Vop、Vonにレベルシフトするレベルシフト用コンデンサとして機能する。
図6は、図5の回路に係るスイッチトキャパシタ回路におけるサンプルフェーズ、エスティメートフェーズ、および、レベルシフトフェーズの等価回路図である。
図6(a)はスイッチトキャパシタ回路500におけるサンプルフェーズ時の等価回路500aを示し、図6(b)はスイッチトキャパシタ回路500におけるエスティメートフェーズ時の等価回路500bを示し、図6(c)はスイッチトキャパシタ回路500におけるレベルシフトフェーズ時の等価回路500cを示す。
このとき、4つのコンデンサCfa、Cfb、Csa、Csbにアナログ入力信号Vip、Vinに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Vip、Vinがサンプルされる。
さらに、後段では、レベルシフト用のコンデンサClsa、Clsbは、全差動演算増幅器AMP2の出力端子と、全差動演算増幅器AMP2の反転入力端子との間に接続される。
そして、レベルシフトフェーズ時、スイッチSW6a、SW6bおよびSW7a、SW7bは切断され、SW8a、SW8bが接続されると、図6(c)に示すような等価回路500cとなる。
上述のスイッチトキャパシタ回路では、所定のレベルシフト用コンデンサを、エスティメートフェーズで、全差動演算増幅器の出力のサンプルと全差動演算増幅器の位相補償とに兼用し、レベルシフトフェーズでは、全差動演算増幅器の出力のレベルシフトに用いている。
図5のスイッチトキャパシタ回路では、このように所定のレベルシフト用コンデンサを全差動演算増幅器の出力のサンプルと全差動演算増幅器の位相補償に兼用することにより、全差動演算増幅器の負荷を低減させ、スイッチトキャパシタ回路における消費電力を低減させている。
ここで、Vcm1は全差動演算増幅器AMP1のコモン電圧、Vcm2は全差動演算増幅器AMP2のコモン電圧である。Vip、Vinはアナログ信号である入力電圧、VopE、VonEはエスティメートフェーズでのアナログ出力電圧、VopL、VonLはレベルシフトフェーズでのアナログ出力電圧、Vacは全差動演算増幅器AMP1のサミングノード電位を決めるリファレンス電圧である。VspE、VsnEはエスティメートフェーズでの全差動演算増幅器AMP1のサミングノードの電圧、VspL、VsnLはレベルシフトフェーズでの全差動演算増幅器AMP1のサミングノードの電圧である。
コモンモード電圧は差動信号がどのような値の場合においても一定であるためこの条件を与えて求めたコモンモード電圧はどのような入力信号においても同じ値となる。
このときVspE=VsnE、VspL=VsnL、VopL=VonLが成り立つので、それぞれを、VspE=VsnE=VsE、VspL=VsnL=VsL、VopL=VonL=VoLとおく。
また、V1pE=V1nE=Vcm1、VopE=VonE=Vcm2が成り立つ。
Q1E
=Csa・(VsE−Vic)+Cfa・(VsE−Vcm2)
=(Csa+Cfa)・VsE−Csa・Vic−Cfa・Vcm2………(1)
となる。
Q2E
=Clsa・(Vcm2−Vcm1)+Cfa・(Vcm2−VsE)
+Cca・(Vcm2−Vcm1)+Cla・(Vcm2―Vac)
=(Clsa+Cfa+Cca+Cla)・Vcm2−Cfa・VsE
−(Cca+Clsa)・Vcm1―Cla・Vac……………………………(2)
となる。
Q1L
=Csa・(VsL−Vic)+Cfa・(VsL−・VoL)
=(Csa+Cfa)・VsL−Csa・Vic−Cfa・VoL…………(3)
となる。
Q2L
=Clsa・(VoL−Vcm2)+Cfa・(VoL−VsL)
+Cca・(VoL−Vcm1)+Cla・(VoL―Vac)
=(Clsa+Cfa+Cca+Cla)・VoL−Cfa・VsL
−Clsa・Vcm2−Cca・Vcm1―Cla・Vac……………………(4)
となる。
(Csa+Cfa)(VsE−VsL)−Cfa(Vcm2−VoL)=0…(5)
同様に、Q2E=Q2Lであるため、式(2)と式(4)より
(Clsa+Cfa+Cca+Cla)(Vcm2−VoL)
−Cfa(VsE−VsL)
−Clsa(Vcm1−Vcm2)=0………………………………………(6)
が成立する。
Vcm2−VoL=(Csa+Cfa)(VsE−VsL)/Cfa………(7)
式(7)を式(6)へ代入すると、
(Clsa+Cfa+Cca+Cla)(Csa+Cfa)(VsE−VsL)/Cfa
−Cfa(VsE−VsL)−Clsa(Vcm1−Vcm2)=0
変形して、
{(Clsa+Cfa+Cca+Cla)(Csa+Cfa)/Cfa−Cfa}(VsE−VsL)=Clsa(Vcm1−Vcm2)
従って、
VsE−VsL=Clsa(Vcm1−Vcm2)/{(Clsa+Cfa+Cca
+Cla)(Csa+Cfa)/Cfa−Cfa}………………………………(8)
が成立する。
本発明者は上掲の図5のスイッチトキャパシタ回路について以上のようにその動作を解析した。そして、更なる実用段階での開発に向かって考察を深め、現状での構成によるスイッチトキャパシタ回路では、未だ、次のような現実的な技術課題が残されているという知見を得るに到った。
Vcm1とVcm2とが等しくない場合、エスティメートフェーズとレベルシフトフェーズとでは、AMP1入力コモン電圧が異なることになり、全差動演算増幅器AMP1には上記両フェーズにおける入力コモン電圧を受容可能な広い同相入力レンジが必要となってしまう。これもまたAMP1の低電源電圧化の妨げとなる。
(1)複数のサンプリング用スイッチと、
前記複数のサンプリング用スイッチとそれぞれ接続され、当該複数のサンプリング用スイッチを切り替えることによりアナログ入力信号をサンプルおよびホールドする複数のサンプリング用コンデンサと、
互いに縦列に接続され、前記複数のサンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を増幅して出力する複数の全差動演算増幅器と、
前記複数の全差動演算増幅器により増幅されたアナログ入力信号をサンプルおよびレベルシフトするレベルシフト用コンデンサ並びに前記レベルシフト用コンデンサと前記複数の全差動演算増幅器との接続状態を切り替える複数のレベルシフト用スイッチから成るCLS回路部とを備え、
前記レベルシフト用コンデンサは、前記増幅されたアナログ入力信号をサンプルするフェーズで、前記複数の全差動演算増幅器のうちの最後段の全差動演算増幅器の反転入力端子と出力端子との間に接続されて当該最後段の全差動演算増幅器の位相補償用コンデンサとして機能するようになっているスイッチトキャパシタ回路であって、
前記エスティメートフェーズからレベルシフトフェーズへの移行に際して前記最後段の全差動演算増幅器の出力コモン電圧を既定の第2電圧から初段の全差動演算増幅器の出力コモン電圧と等しい既定の第1電圧となるように当該移行のタイミングで切替えて保持する出力コモン電圧保持回路を備えたことを特徴とするスイッチトキャパシタ回路。
上記(2)のスイッチトキャパシタ回路では、(1)のスイッチトキャパシタ回路において特に、出力コモン電圧保持回路が、初段の全差動演算増幅器における出力コモン電圧に等しい電圧を選択して最後段の全差動演算増幅器に供給するため、エスティメートフェーズからレベルシフトフェーズへの移行に際して、初段の全差動演算増幅器および最後段の全差動演算増幅器の各出力コモン電圧が等しくなる。
図1のスイッチトキャパシタ回路100はCLS技術を用いて構成されている。
図1に示すスイッチトキャパシタ回路100は、入力端子、出力端子、全差動演算増幅器AMP1及びAMP2、スイッチSW1a、SW1b、SW2a、SW2b、SW3a、SW3b、SW5a、SW5b、SW6a、SW6b、SW7a、SW7b、SW8a、SW8b、SW9a、SW9b、および、コンデンサCsa、Csb、Cfa、Cfb、Cca、Ccb、Clsa、Clsbを備えて構成される。図示のとおり、初段の全差動演算増幅器AMP1と最後段の全差動演算増幅器とは従属接続されている。
スイッチSW1a、SW1b、SW2a、SW2b、SW3a、SW3bは、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Vip、Vinをサンプリングするためのサンプリング用スイッチである。
一方、スイッチSW6a、SW6b、SW7a、SW7b、SW8a、SW8bは、このスイッチトキャパシタ回路100に適用されたCLS技術における全差動演算増幅器AMP2とコンデンサClsa、Clsbとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
全差動演算増幅器AMP1は、コンデンサCsa、Csb、Cfa、Cfbでサンプルおよびホールドされたアナログ入力信号Vip、Vinを増幅する機能部である。
全差動演算増幅器AMP2は、上述の全差動演算増幅器AMP1と同様に機能するが、図示のように全差動演算増幅器AMP1に縦列に接続され、増幅度を高めるように機能する。
即ち、このスイッチトキャパシタ回路100は、演算増幅部が2つの全差動演算増幅器AMP1、AMP2を用いて2ステージで構成される。
そして、図1に示すスイッチトキャパシタ回路100で、コンデンサCca、Ccbは全差動演算増幅器AMP1、AMP2が安定して動作するための位相補償用コンデンサとして機能する。
図2は、図1のスイッチトキャパシタ回路に適用されたCLS技術における各フェーズでの動作を説明するための等価回路を表す図である。
図2(a)はスイッチトキャパシタ回路100におけるサンプルフェーズ時の等価回路100aを示し、図2(b)はスイッチトキャパシタ回路100におけるエスティメートフェーズ時の等価回路100bを示し、図2(c)はスイッチトキャパシタ回路100におけるレベルシフトフェーズ時の等価回路100cを示している。
さらに、スイッチトキャパシタ回路100の後段ではスイッチSW6a、SW6b、SW7a、SW7bが接続状態になる共に、スイッチSW4a、SW4bとSW8a、SW8bが切断状態となり、この結果、図2(a)に示すような等価回路100aが形成される。
続いて、エスティメートフェーズ時、スイッチトキャパシタ回路100の前段ではスイッチSW1a、SW1b、SW2a、SW2b、SW3a、SW3bが切断状態となると共に、スイッチSW5a、SW5b、SW9a、SW9bが接続状態となる。
さらに、スイッチトキャパシタ回路100の後段ではスイッチSW4a、SW4b、SW_Eが接続状態になると共に、スイッチSW6a、SW6b、SW7a、SW7bは接続状態のままで、スイッチSW8a、SW8bは切断状態のままであるので、図2(b)に示すような等価回路100bが形成される。
さらに、後段(本例では最後段)では、レベルシフト用のコンデンサClsa、Clsbは、全差動演算増幅器AMP2の出力端子と、全差動演算増幅器AMP2の対応する反対極性の入力端子との間にそれぞれ接続される。そして、全差動演算増幅器AMP2から出力される増幅されたアナログ入力信号をサンプルする。
そして、レベルシフトフェーズ時、スイッチSW6a、SW6bおよびSW7a、SW7bは切断され、SW8a、SW8bが接続されると、図2(c)に示すような等価回路100cが形成される。
このとき、コンデンサClsa、Clsbは、レベルシフト用のコンデンサとして機能する。そして、CLS技術を適用したこの種の回路における通常の作用の如く、全差動演算増幅器AMP2の出力はコモン電圧にレベルシフトされる。
図1のスイッチトキャパシタ回路100では特に、このレベルシフトに際して、スイッチSW_Lが接続状態となり、図示しない定電圧源からの電圧Vcm1が供給されて、全差動演算増幅器AMP2の出力コモン電圧が全差動演算増幅器AMP1の出力コモン電圧と同電圧となる。
ここでも、各ノードのコモンモード電圧を簡易に求めるため、差動入力信号がゼロ(Vip=Vin=Vic)の場合を想定する。コモンモード電圧は差動信号がどのような値の場合においても一定のためこの条件を与えて求めたコモンモード電圧はどのような入力信号においても同じ値となる。
図2(b)のエスティメートフェーズ時の接続は既述の等価回路500bと同一である。従って、上掲の式(1)、(2)が成立する。
Q1L
=Csa・(VsL−Vic)+Cfa・(VsL−・VoL)
=(Csa+Cfa)・VsL−Csa・Vic−Cfa・VoL………(13)
となる。
Q2L
=Clsa・(VoL−Vcm1)+Cfa・(VoL−VsL)
+Cca・(VoL−Vcm1)+Cla・(VoL―Vac)
=(Clsa+Cfa+Cca+Cla)・VoL−Cfa・VsL
−(Clsa+Cca)・Vcm1―Cla・Vac…………………………(14)
となる。
(Csa+Cfa)(VsE−VsL)−Cfa(Vcm2−VoL)=0…(15)
同様に、Q2E=Q2Lなので、式(2)と式(14)より
(Clsa+Cfa+Cca+Cla)(Vcm2−VoL)
−Cfa(VsE−VsL)=0…………………………………………………(16)
が成立する。
Vcm2−VoL=(Csa+Cfa)(VsE−VsL)/Cfa…………(17)
式(17)を式(16)へ代入すると、
{(Clsa+Cfa+Cca+Cla)(Csa+Cfa)(VsE−VsL)/Cfa−Cfa}(VsE−VsL)=0
従って、
VsE−VsL=0………………………………………………………………(18)
が成立する。
即ち、エスティメートフェーズとレベルシフトフェーズとで全差動演算増幅器AMP1の電位変化がないため、全差動演算増幅器AMP1には同相入力レンジの狭い構造のアンプを用いることが可能となり、全差動演算増幅器AMP1を低電源電圧化することが可能となる。
100a、100b、100c……等価回路
110…………………………………出力コモン電圧保持回路
300a、300b、………………等価回路
500a、500b、500c……等価回路
Claims (2)
- 複数のサンプリング用スイッチと、
前記複数のサンプリング用スイッチとそれぞれ接続され、当該複数のサンプリング用スイッチを切り替えることによりアナログ入力信号をサンプルおよびホールドする複数のサンプリング用コンデンサと、
互いに縦列に接続され、前記複数のサンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を増幅して出力する複数の全差動演算増幅器と、
前記複数の全差動演算増幅器により増幅されたアナログ入力信号をサンプルおよびレベルシフトするレベルシフト用コンデンサ並びに前記レベルシフト用コンデンサと前記複数の全差動演算増幅器との接続状態を切り替える複数のレベルシフト用スイッチから成るCLS回路部とを備え、
前記レベルシフト用コンデンサは、前記増幅されたアナログ入力信号をサンプルするフェーズで、前記複数の全差動演算増幅器のうちの最後段の全差動演算増幅器の反転入力端子と出力端子との間に接続されて当該最後段の全差動演算増幅器の位相補償用コンデンサとして機能するようになっているスイッチトキャパシタ回路であって、
前記エスティメートフェーズからレベルシフトフェーズへの移行に際して前記最後段の全差動演算増幅器の出力コモン電圧を既定の第2電圧から初段の全差動演算増幅器の出力コモン電圧と等しい既定の第1電圧となるように当該移行のタイミングで切替えて保持する出力コモン電圧保持回路を備えたことを特徴とするスイッチトキャパシタ回路。 - 前記出力コモン電圧保持回路は、前記初段の全差動演算増幅器における出力コモン電圧に等しい電圧を選択して前記最後段の全差動演算増幅器に供給するスイッチ手段を備えることを特徴とする請求項1に記載のスイッチトキャパシタ回路。
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