JP2022148473A - フロントエンド回路及びエンコーダ - Google Patents

Abstract

【課題】増幅器のオフセット電圧による影響を低減できるフロントエンド回路を提供すること。【解決手段】前段増幅器１は、入力信号ＩＮ＋及びＩＮ－を増幅する。切替回路４は、入力信号ＩＮ＋及びＩＮ－を前段増幅器１の入力端子１Ａ及び１Ｂへ択一的に出力する。スイッチトキャパシタ回路２は、前段増幅器１で増幅された入力信号ＩＮ＋及びＩＮ－をサンプリングする。積分回路３は、全差動増幅器３Ａと積分キャパシタＣＦＢ１及びＣＦＢ２とを有する。切替回路５は、スイッチトキャパシタ回路２と積分回路３との間の接続関係を切り替え可能に構成される。切替回路６は、積分回路３と出力端子ＴＯＵＴ＋及びＴＯＵＴ－との間の接続関係を切り替え可能に構成される。サンプリング及び信号の積分が２サイクル行われ、切替回路４～６はサイクルが変わるごとに接続関係を切替可能に構成される。【選択図】図６

Description

本発明は、フロントエンド回路及びエンコーダに関する。

工作機械などの駆動部を有する様々な機器の位置検出にエンコーダ（特許文献１～３）が用いられている。エンコーダとは、工作機械や三次元測定機の駆動軸や回転軸に取り付けられる変位測定装置であって、一般的に、直線変位を検出するリニアエンコーダ、回転角度を検出するロータリーエンコーダがある。エンコーダの検出方式としては、光学式、磁気式、静電容量式及び電磁誘導式などが知られている。

一般に、エンコーダでは、スケール変位に応じて信号を検出するトランスデューサ、トランスデューサを駆動する駆動回路、トランスデューサから出力されるアナログ信号をデジタル信号に変換する受信回路、及び、デジタル信号に所定の信号処理を行う信号処理部を有する。このうち、受信回路は、受信信号を増幅するフロントエンド回路とフロントエンド回路で増幅された信号をデジタル信号に変換するアナログ・デジタル変換部（ＡＤＣ）とを有する。

エンコーダでは連続信号を扱うことは稀であり、フロントエンド回路（例えば、特許文献４及び５）が入力信号を所定のタイミングでサンプリングすることで受信信号が生成されて、離散的な位置検出が行われる。このようなフロントエンド回路は、前段増幅器、スイッチトキャパシタ回路及び積分回路で構成されることが一般的である。多相（例えば、３相又は４相）の信号を検出するエンコーダでは、スイッチトキャパシタ回路として全差動型スイッチトキャパシタ回路（特許文献５～８）が用いられることが知られている。

特開２００５－６２１２３号公報 特開２００５－７７１３７号公報 特開２０１６－１６１４４１号公報 特開２０１３－１４９０２１号公報 国際公開第２０１０／１０３５８０号 特開２００２－２６１６１４号公報 特開２００８－７９１２９号公報 特開２０１６－４２６２７号公報

上述のように、フロントエンド回路では、前段増幅器や積分回路に含まれる差動増幅器といった増幅器を有する。そのため、フロントエンド回路で入力信号を増幅すると、前段増幅器及び差動増幅器の入力オフセット電圧も増幅され、フロントエンド回路の出力信号に出力オフセット電圧として含まれることとなる。この出力オフセット電圧は、位置検出精度の低下を招いてしまう。

また、増幅器のゲインの制限や、入力信号の振幅を制限することで出力オフセット電圧の影響は軽減できるが、このフロントエンド回路を搭載するエンコーダなどのシステムのダイナミックレンジを狭めることになり、好ましくない。

本発明は、上記の事情に鑑みて成されたものであり、増幅器のオフセットによる影響を低減できるフロントエンド回路を提供することを目的とする。

本発明の第１の態様であるフロントエンド回路は、 第１及び第２の入力端子に入力される信号を増幅する前段増幅器と、第１及び第２の入力信号が入力され、前記第１及び第２の入力信号のそれぞれを前記第１及び第２の入力端子へ択一的に出力する第１の切替回路と、前記前段増幅器で増幅された２つの信号をサンプリングするスイッチトキャパシタ回路と、第３及び第４の入力端子間に入力される差動信号を増幅した信号を、第２及び第１の出力端子間の差動信号として出力する全差動演算増幅器と、第１及び第２の積分キャパシタと、を有する積分回路と、前記スイッチトキャパシタ回路と、前記第１の積分キャパシタの一端及び前記第２の積分キャパシタの一端と、の間の接続関係を切り替え可能に構成された第２の切替回路と、前記第１の積分キャパシタの他端及び前記第２の積分キャパシタの他端と、第３及び第４の出力端子と、の間の接続関係を切り替え可能に構成された第３の切替回路と、を有し、前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを２回行う二重相関サンプリングが行われ、前記サイクルが変わるごとに、前記第１の切替回路は前記第１及び第２の入力信号のそれぞれの出力先を前記第１及び第２の入力端子の間で切り替え、前記第２の切替回路は前記スイッチトキャパシタ回路でサンプリングされた前記２つの信号のそれぞれの出力先を前記第１及び第２の積分キャパシタの間で切り替え、前記第３の切替回路は前記第１及び第２の積分キャパシタの接続相手を前記第３及び第４の出力端子の間で切り替える、ものである。これにより、前段増幅器の入力オフセット電圧による影響と、全差動演算増幅器の入力オフセット電圧による影響と、をキャンセルすることが可能となる。

本発明の第２の態様であるフロントエンド回路は、上記のフロントエンド回路であって、 ２回の前記サイクルの一方である第１のサイクルでは、前記第１の切替回路は前記第１及び第２の入力信号をそれぞれ前記前段増幅器の前記第１及び第２の入力端子に出力し、前記第２の切替回路は前記前段増幅器で増幅された前記第１及び第２の入力信号をサンプリングした２つの信号をそれぞれ前記第１及び第２の積分キャパシタに出力し、前記第３の切替回路は前記第１及び第２の積分キャパシタをそれぞれ前記第３及び第４の出力端子と接続し、前記２回のサイクルの他方である第２のサイクルでは、前記第１の切替回路は前記第１及び第２の入力信号をそれぞれ前記前段増幅器の前記第２及び第１の入力端子に出力し、前記第２の切替回路は前記前段増幅器で増幅された前記第１及び第２の入力信号をサンプリングした２つの信号をそれぞれ前記第２及び第１の積分キャパシタに出力し、前記第３の切替回路は前記第１及び第２の積分キャパシタをそれぞれ前記第４及び第３の出力端子と接続するものである。これにより、前段増幅器の入力オフセット電圧による影響と、全差動演算増幅器の入力オフセット電圧による影響と、をキャンセルすることが可能となる。

本発明の第３の態様であるフロントエンド回路は、上記のフロントエンド回路であって、前記第１の切替回路は、一端に前記第１の入力信号が入力され、他端が前記第１の入力端子に接続される第１のスイッチと、一端に前記第１の入力信号が入力され、他端が前記第２の入力端子に接続される第２のスイッチと、一端に前記第２の入力信号が入力され、他端が前記第２の入力端子に接続される第３のスイッチと、一端に前記第２の入力信号が入力され、他端が前記第１の入力端子に接続される第４のスイッチと、を有し、前記スイッチトキャパシタ回路は、前記サンプリングされた２つの信号の一方を出力する第５の出力端子と、前記サンプリングされた２つの信号の他方を出力する第６の出力端子と、を有し、前記第２の切替回路は、前記第５の出力端子と、前記第１の積分キャパシタと、の間に接続される第５のスイッチと、前記第６の出力端子と、前記第１の積分キャパシタと、の間に接続される第６のスイッチと、前記第６の出力端子と、前記第２の積分キャパシタと、の間に接続される第７のスイッチと、前記第５の出力端子と、前記第２の積分キャパシタと、の間に接続される第８のスイッチと、を有し、前記第３の切替回路は、前記第１の積分キャパシタと前記第３の出力端子との間に挿入される第９のスイッチと、前記第１の積分キャパシタと前記第４の出力端子との間に挿入される第１０のスイッチと、前記第２の積分キャパシタと前記第４の出力端子との間に挿入される第１１のスイッチと、前記第２の積分キャパシタと前記第３の出力端子との間に挿入される第１２のスイッチと、を有し、前記第１、第３、第５、第７、第９及び第１１のスイッチと、前記第２、第４、第６、第８、第１０及び第１２のスイッチとは、前記サイクルが変わるごとに相補的にオン／オフされるものである。これにより、スイッチの切替によって、前段増幅器の入力オフセット電圧による影響と、全差動演算増幅器の入力オフセット電圧による影響と、をキャンセルすることが可能となる。

本発明の第４の態様であるフロントエンド回路は、上記のフロントエンド回路であって、前記第１のサイクルでは、前記第１、第３、第５、第７、第９及び第１１のスイッチがオン、前記第２、第４、第６、第８、第１０及び第１２のスイッチがオフとなり、前記第２のサイクルでは、前記第１、第３、第５、第７、第９及び第１１のスイッチがオフ、前記第２、第４、第６、第８、第１０及び第１２のスイッチがオンになるものである。これにより、二重相関サンプリングにおいて、スイッチの切替によって、前段増幅器の入力オフセット電圧による影響と、全差動演算増幅器の入力オフセット電圧による影響と、をキャンセルすることが可能となる。

本発明の第５の態様であるフロントエンド回路は、前記前段増幅器は、前記第１及び第２の入力端子に入力される信号を増幅した信号を、それぞれ第７及び第８の出力端子から出力し、前記第７の出力端子から出力される信号をサンプリングした信号は、前記第５の出力端子から出力され、前記第８の出力端子から出力される信号をサンプリングした信号は、前記第６の出力端子から出力されるものである。これにより、前段増幅器の入力オフセット電圧による影響のキャンセルを実現することができる。

本発明の第６の態様であるエンコーダは、スケールトラックが設けられたスケールと、前記スケールの検出結果を示す２相以上の信号を出力する検出ヘッドと、前記２相以上の信号のうちの２つの相に対応する信号を受信するフロントエンド回路を有する信号処理装置と、を有し、前記フロントエンド回路は、第１及び第２の入力端子に入力される信号を増幅する前段増幅器と、第１及び第２の入力信号が入力され、前記第１及び第２の入力信号のそれぞれを前記第１及び第２の入力端子へ択一的に出力する第１の切替回路と、前記前段増幅器で増幅された２つの信号をサンプリングするスイッチトキャパシタ回路と、第３及び第４の入力端子間に入力される差動信号を増幅した信号を、第２及び第１の出力端子間の差動信号として出力する全差動演算増幅器と、第１及び第２の積分キャパシタと、を有する積分回路と、前記スイッチトキャパシタ回路と、前記第１の積分キャパシタの一端及び前記第２の積分キャパシタの一端と、の間の接続関係を切り替え可能に構成された第２の切替回路と、前記第１の積分キャパシタの他端及び前記第２の積分キャパシタの他端と、第３及び第４の出力端子と、の間の接続関係を切り替え可能に構成された第３の切替回路と、を有し、前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを２回行う二重相関サンプリングが行われ、前記サイクルが変わるごとに、前記第１の切替回路は前記第１及び第２の入力信号のそれぞれの出力先を前記第１及び第２の入力端子の間で切り替え、前記第２の切替回路は前記スイッチトキャパシタ回路でサンプリングされた前記２つの信号のそれぞれの出力先を前記第１及び第２の積分キャパシタの間で切り替え、前記第３の切替回路は前記第１及び第２の積分キャパシタの接続相手を前記第３及び第４の出力端子の間で切り替えるものである。これにより、前段増幅器の入力オフセット電圧による影響と、全差動演算増幅器の入力オフセット電圧による影響と、をキャンセルすることが可能となる。

本発明によれば、増幅器のオフセット電圧による影響を低減できるフロントエンド回路を提供することができる。

本発明の上述及び他の目的、特徴、及び長所は以下の詳細な説明及び付随する図面からより完全に理解されるだろう。付随する図面は図解のためだけに示されたものであり、本発明を制限するためのものではない。

実施の形態１にかかるエンコーダの構成を模式的に示す図である。 ４相信号を用いる場合のスケール及び検出ヘッドの斜視図を示す図である。 ４相信号を用いる場合のスケールの上面図を示す図である。 実施の形態１にかかる信号処理装置の構成を模式的に示す図である。 一般的なフロントエンド回路の構成を模式的に示す図である。 実施の形態１にかかるフロントエンド回路の概要構成を模式的に示す図である。 実施の形態１にかかるフロントエンド回路の構成をより詳細に示す図である。 １回目のサンプリングサイクルにおけるフロントエンド回路の等価回路図である。 ２回目のサンプリングサイクルにおけるフロントエンド回路の等価回路図である。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
実施の形態１にかかるエンコーダを理解するための前提として、一般的なエンコーダの一例である電磁誘導式アブソリュート型エンコーダについて説明する。図１に、電磁誘導式アブソリュート型エンコーダとして構成されるエンコーダ１０００の構成を模式的に示す。エンコーダ１０００は、スケール１００１、検出ヘッド１００２及び信号処理装置１００３を有する。スケール１００１と検出ヘッド１００２とは、変位を測定する方向に相対的に移動可能に構成される。以下では、測定方向をＸ方向として説明する。スケール１００１及び検出ヘッド１００２は、Ｘ方向及びＸ方向に垂直なＹ方向に平行なＸ－Ｙ平面を主面とし、かつ、スケール１００１と検出ヘッド１００２とは、Ｘ方向及びＹ方向に垂直なＺ方向に離隔して配置される。検出ヘッド１００２の各部の動作は、例えば信号処理装置１００３が出力する制御信号ＣＯＮ１に基づいて制御される。また、検出ヘッド１００２の検出結果を示す検出信号ＤＥＴは、信号処理装置１００３へ出力される。

エンコーダ１０００は、例えば４相信号を用いるものとして構成される。以下、４相信号を用いる場合のスケール１００１及び検出ヘッド１００２について説明する。言うまでもないが、スケール１００１及び検出ヘッド１００２は、それぞれ、上述のスケール１００１及び検出ヘッド１００２に対応するものである。

図２に、４相信号を用いる場合のスケール１００１及び検出ヘッド１００２の斜視図を示す。図３に、４相信号を用いる場合の検出ヘッド１００２の上面図を示す。スケール１００１は、Ｘ－Ｙ平面を主面とし、Ｘ方向を長手方向とする板状部材１００１Ａを有する。板状部材１００１Ａの上には、Ｘ方向に延在するスケールトラックＴ１０～Ｔ１３が、Ｙ方向に並んで設けられている。スケールトラックＴ１０～Ｔ１３では、それぞれ、スケール巻線Ｌ１０～Ｌ１３がＸ方向に周期Ｐにて配列されている。スケールトラックＴ１０～Ｔ１３は、スケール巻線Ｌ１０～Ｌ１３が、Ｙ方向に並ぶように、すなわち位相同期して配列されている。

検出ヘッド１００２は、Ｘ－Ｙ平面を主面とする板状部材１００２Ａを有する。図２及び３では、図の簡略化のため、スケール１００１のスケールトラックＴ１０～Ｔ１３のそれぞれに対応する送信巻線ＬＴ１０～ＬＴ１３及び受信巻線ＬＲ１０～ＬＲ１３のみを表示している。

送信巻線ＬＴ１０～ＬＴ１３は、それぞれ、スケール巻線Ｌ１０～Ｌ１３の巻線Ｌ１０Ａ～Ｌ１３ＡとＺ方向で重なるように配置される。

受信巻線ＬＲ１０～ＬＲ１３は、それぞれ、スケール巻線Ｌ１０～Ｌ１３の巻線Ｌ１０Ｂ～Ｌ１３ＢとＺ方向で重なるように配置される。受信巻線ＬＲ１１は、受信巻線ＬＲ１０に対して、Ｘ方向に周期Ｐの１／４、すなわちＰ／４だけシフトした位置に配置されている。受信巻線ＬＲ１２は、受信巻線ＬＲ１１に対してＸ方向に周期Ｐの１／４、すなわちＰ／４、受信巻線ＬＲ１０に対してＸ方向に周期Ｐの１／２、すなわちＰ／２だけシフトした位置に配置される。受信巻線ＬＲ１３は、受信巻線ＬＲ１２に対してＸ方向に周期Ｐの１／４、すなわちＰ／４、受信巻線ＬＲ１１に対してＸ方向に周期Ｐの１／２、すなわちＰ／２、受信巻線ＬＲ１０に対してＸ方向に周期Ｐの３／４、すなわち３Ｐ／４だけシフトした位置に配置される。

次いで、スケールトラックＴ１０にかかる位置検出について説明する。送信巻線ＬＴ１０には、例えば励振回路（不図示）から交流信号が供給され、これにより誘導磁界が発生する。送信巻線ＬＴ１０で生じた誘導磁界により、スケール巻線Ｌ１０の巻線Ｌ１０Ａに誘導電流が発生する。その結果、巻線Ｌ１０Ａと対をなす巻線Ｌ１０Ｂにも誘導電流が流れる。巻線Ｌ１０Ｂに流れる誘導電流によって誘導磁界が生じ、この誘導磁界によって受信巻線ＬＲ１０に誘導電流が生じる。この受信巻線ＬＲ１０に流れる誘導電流が、スケール巻線Ｌ１０の検出信号（例えば、図１の検出信号ＤＥＴに含まれる）として信号処理装置１００３へ送られる。

スケールトラックＴ１１にかかる位置検出について説明する。スケールトラックＴ１１は、スケールトラックＴ１０と同様の構成を有し、同様の動作を行う。送信巻線ＬＴ１１、巻線Ｌ１１Ａ、巻線Ｌ１１Ｂ及び受信巻線ＬＲ１１は、それぞれの送信巻線ＬＴ１０、巻線Ｌ１０Ａ、巻線Ｌ１０Ｂ及び受信巻線ＬＲ１０に対応し、その詳細については説明を省略する。なお、上述したように、受信巻線ＬＲ１１は受信巻線ＬＲ１０に対してＸ方向に周期Ｐの１／４、すなわちＰ／４だけシフトした位置に配置されている。よって、スケール巻線Ｌ１１の検出信号は、スケール巻線Ｌ１０の検出信号に対して９０°だけ位相がシフトした信号となる。

スケールトラックＴ１２にかかる位置検出について説明する。スケールトラックＴ１２は、スケールトラックＴ１０と同様の構成を有し、同様の動作を行う。送信巻線ＬＴ１２、巻線Ｌ１２Ａ、巻線Ｌ１２Ｂ及び受信巻線ＬＲ１２は、それぞれ送信巻線ＬＴ１０、巻線Ｌ１０Ａ、巻線Ｌ１０Ｂ及び受信巻線ＬＲ１０に対応し、その詳細については説明を省略する。なお、上述したように、受信巻線ＬＲ１２は受信巻線ＬＲ１１に対してＸ方向に周期Ｐの１／４、すなわちＰ／４、受信巻線ＬＲ１０に対してＸ方向に周期Ｐの１／２、すなわちＰ／２だけシフトした位置に配置されている。よって、スケール巻線Ｌ１２の検出信号は、スケール巻線Ｌ１１の検出信号に対して９０°、スケール巻線Ｌ１０の検出信号に対して１８０°だけ位相がシフトした信号となる。

スケールトラックＴ１３にかかる位置検出について説明する。スケールトラックＴ１３は、スケールトラックＴ１０と同様の構成を有し、同様の動作を行う。送信巻線ＬＴ１３、巻線Ｌ１３Ａ、巻線Ｌ１３Ｂ及び受信巻線ＬＲ１３は、それぞれ送信巻線ＬＴ１０、巻線Ｌ１０Ａ、巻線Ｌ１０Ｂ及び受信巻線ＬＲ１０に対応し、その詳細については説明を省略する。なお、上述したように、受信巻線ＬＲ１３は受信巻線ＬＲ１２に対してＸ方向に周期Ｐの１／４、すなわちＰ／４、受信巻線ＬＲ１１に対してＸ方向に周期Ｐの１／２、すなわちＰ／２）、受信巻線ＬＲ１０に対してＸ方向に周期Ｐの３／４、すなわち３Ｐ／４だけシフトした位置に配置されている。よって、スケール巻線Ｌ１３の検出信号は、スケール巻線Ｌ１２の検出信号に対して９０°、スケール巻線Ｌ１１の検出信号に対して１８０°、スケール巻線Ｌ１０の検出信号に対して２７０°だけ位相がシフトした信号となる。

以上の構成によれば、スケール１００１と検出ヘッド１００２とがＸ方向に相対的に移動することで、受信巻線ＬＲ１０～ＬＲ１３から、それぞれ０°、１８０°、９０°及び２７０°に対応する信号Ｒ０～Ｒ３（それぞれ、第１の相～第４の相の信号とも称する）が出力される。

続いて、信号処理装置１００３について説明する。図４に、信号処理装置１００３の構成を模式的に示す。信号処理装置１００３は、２つのフロントエンド回路１０、２つのアナログ－デジタル（Ａ／Ｄ）変換器１１及びデジタル処理部１２を少なくとも含む。ここでは、便宜上、２つのフロントエンド回路の一方に符号１０Ａ、他方に符号１０Ｂを付し、２つのＡ／Ｄ変換器の一方に符号１１Ａ、他方に符号１１Ｂを付している。

フロントエンド回路１０Ａは、位相０°に対応する信号Ｒ０と、位相１８０°に対応する信号Ｒ１と、を差動増幅し、増幅した信号をＡ／Ｄ変換器１１Ａへ出力する。Ａ／Ｄ変換器１１Ａは、受け取った２つの信号の差に対応するデジタル信号を、デジタル処理部１２へ出力する。

フロントエンド回路１０Ｂは、位相９０°に対応する信号Ｒ２と、位相２７０°に対応する信号Ｒ３と、を差動増幅し、増幅した信号をＡ／Ｄ変換器１１Ｂへ出力する。Ａ／Ｄ変換器１１Ｂは、受け取った２つの信号の差に対応するデジタル信号を、デジタル処理部１２へ出力する。

デジタル処理部１２は、受け取った２つのデジタル信号に対して、エンコーダ１０００における位置検出を行うための所定の信号処理を行い、信号処理によって得られた信号を出力する。

次いで、本実施の形態にかかるフロントエンド回路の技術的意義を理解するための前提として、一般的なフロントエンド回路の構成及びその課題について説明する。図５に、一般的なフロントエンド回路９０の構成を模式的に示す。フロントエンド回路９０は、全差動型スイッチトキャパシタ回路を含むものとして構成される。ここでは、サンプル／ホールド機能を有する全差動スイッチトキャパシタ型積分器として構成されるフロントエンド回路９０について説明する。

フロントエンド回路９０は、前段増幅器１、スイッチトキャパシタ回路２及び積分回路３を有する。

前段増幅器１は、入力される入力信号ＩＮ＋（つまり、信号Ｒ０又は信号Ｒ２）と入力信号ＩＮ－（つまり、信号Ｒ１又は信号Ｒ３）を増幅して、スイッチトキャパシタ回路２へ出力する。以下、図５において、入力信号ＩＮ＋が入力される前段増幅器１の端子１Ａ（上側の入力端子）を第１の入力端子、入力信号ＩＮ－が入力される前段増幅器１の端子１Ｂ（下側の入力端子）を第２の入力端子と称する。また、入力端子１Ａに入力された信号を増幅した信号は前段増幅器１の一方の出力端子１Ｃ（第７の出力端子とも称する）から出力され、入力端子１Ｂに入力された信号を増幅した信号は前段増幅器１の他方の出力端子１Ｄ（第８の出力端子とも称する）から出力される。

スイッチトキャパシタ回路２は、前段増幅器１の出力端子１Ｃから出力された信号が入力端子２Ａに入力され、出力端子１Ｄから出力された信号が入力端子２Ｂに入力される。スイッチトキャパシタ回路２は、入力された２つの信号（２つの信号の電荷）をサンプリングし、サンプリングした信号（電荷）を積分回路３へ出力する。入力端子２Ａに入力された信号をサンプリングして得られた電荷は出力端子２Ｃ（第５の出力端子とも称する）から出力され、入力端子２Ｂに入力された信号をサンプリングして得られた電荷は出力端子２Ｄ（第６の出力端子とも称する）から出力される。スイッチトキャパシタ回路２の構成については、後述する。

積分回路３は、全差動演算増幅器３Ａと積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２とを有する。積分キャパシタＣ_ＦＢ１は、全差動演算増幅器３Ａの反転入力端子（第３の入力端子とも称する）と非反転出力端子（第１の出力端子とも称する）との間に挿入される。積分キャパシタＣ_ＦＢ２は、全差動演算増幅器３Ａの非反転入力端子（第４の入力端子とも称する）と反転出力端子（第２の出力端子とも称する）との間に挿入される。全差動演算増幅器３Ａの非反転出力端子は出力端子Ｔ_ＯＵＴ＋（第３の出力端子とも称する）と接続され、出力端子Ｔ_ＯＵＴ＋から出力信号ＯＵＴ＋が出力される。全差動演算増幅器３Ａの反転出力端子は出力端子Ｔ_ＯＵＴ－（第４の出力端子とも称する）と接続され、出力端子Ｔ_ＯＵＴ－から出力信号ＯＵＴ－が出力される。換言すれば、全差動演算増幅器３Ａは、非反転入力端子及び非反転入力端子に入力される差動信号を増幅した信号を、非反転入力端子及び非反転入力端子間から差動信号として出力する。

続いて、スイッチトキャパシタ回路２の構成及び動作について説明する。スイッチトキャパシタ回路２は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２、スイッチＳ１～Ｓ８を有する。

前段増幅器１の出力端子１ＣとサンプリングキャパシタＣ_ＳＨ１との間には、スイッチＳ１が挿入される。スイッチＳ１とサンプリングキャパシタＣ_ＳＨ１との間のノードと基準電圧源との間には、スイッチＳ２が挿入される。なお、以下では、基準電圧源の出力電圧をＲＥＦとする。基準電圧ＲＥＦは、例えばグランド電圧である。サンプリングキャパシタＣ_ＳＨ１とスイッチトキャパシタ回路２の出力端子２Ｃとの間には、スイッチＳ３が挿入される。スイッチＳ３とサンプリングキャパシタＣ_ＳＨ１との間のノードと基準電圧源との間には、スイッチＳ４が挿入される。

前段増幅器１の出力端子１ＤとサンプリングキャパシタＣ_ＳＨ２との間には、スイッチＳ５が挿入される。スイッチＳ５とサンプリングキャパシタＣ_ＳＨ２との間のノードと基準電圧源との間には、スイッチＳ６が挿入される。サンプリングキャパシタＣ_ＳＨ２とスイッチトキャパシタ回路２の出力端子２Ｄとの間には、スイッチＳ７が挿入される。スイッチＳ７とサンプリングキャパシタＣ_ＳＨ２との間のノードと基準電圧源との間には、スイッチＳ８が挿入される。

スイッチＳ１、Ｓ４、Ｓ５及びＳ８（第１のスイッチ群とも称する）は制御信号φＡに基づいて同期的に開閉し、スイッチＳ２、Ｓ３、Ｓ６及びＳ７（第２のスイッチ群とも称する）は制御信号φＢに基づいて同期的に開閉する。なお、第１のスイッチ群のスイッチと、第２のスイッチ群のスイッチとは、相補的にオンになるように制御される。すなわち、双方の群のスイッチが同時にオンになることがないように制御される。

以下、フロントエンド回路９０の動作について説明する。制御信号φＡがＨＩＧＨ、制御信号φＢがＬＯＷになると、スイッチＳ１、Ｓ４、Ｓ５及びＳ８がオン、スイッチＳ２、Ｓ３、Ｓ６及びＳ７がオフとなる。これにより、基準電圧ＲＥＦを基準にサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２が充電されて、電圧Ｖ_{ＯＵＴ＿ＰＲＥ}がサンプリングされる（サンプリング動作）。

次いで、制御信号φＡがＬＯＷ、制御信号φＢがＨＩＧＨになると、スイッチＳ１、Ｓ４、Ｓ５及びＳ８がオフ、スイッチＳ２、Ｓ３、Ｓ６及びＳ７がオンとなる。これにより、サンプリングキャパシタＣ_ＳＨ１の電荷が積分キャパシタＣ_ＦＢ１へ転送され、かつ、サンプリングキャパシタＣ_ＳＨ２の電荷が積分キャパシタＣ_ＦＢ２へ転送される（電荷転送動作）。

転送された電荷は積分回路３の積分キャパシタＣ_ＦＢ１及び積分キャパシタＣ_ＦＢ２に蓄積され、蓄積された電荷に応じた出力電圧が出力される。このように、サンプリング動作及び電荷転送動作が１ずつ行われる動作を、１回のサンプリングサイクルと称する。

次に、フロントエンド回路９０の出力電圧、すなわち出力端子Ｔ_ＯＵＴ＋と出力端子Ｔ_ＯＵＴ－との間の差電圧である出力電圧Ｖ_ＯＵＴについて検討する。以下では、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の容量をＣ_ＳＨ、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２の容量をＣ_ＦＢ、前段増幅器１のゲインをＧ_ＰＲＥと定義する。入力信号ＩＮ＋と入力信号ＩＮ－との間の差電圧（入力電圧）をＶ_ＩＮ、入力信号ＩＮ＋の電圧を＋Ｖ_ＩＮ／２、入力信号ＩＮ－の電圧を－Ｖ_ＩＮ／２と定義する。前段増幅器１の入力オフセット電圧をΔＶ_ＰＲＥと定義する。全差動演算増幅器３Ａの入力オフセット電圧をΔＶ_ＩＮＴと定義する。

ここでは、前段増幅器１のコモン電圧は、基準電圧ＲＥＦと同じ電圧であるものとする。このとき、サンプリング動作によってサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２に充電される電荷Ｑ_ＳＨ１及びＱ_ＳＨ２は、それぞれ以下の式［１］及び［２］で表される。なお、以下では、サンプリング動作の理解を容易にするため、基準電圧ＲＥＦを０として計算するものとする。このとき、前段増幅器１の入力端子１Ａにおける入力オフセット電圧をΔＶ_ＰＲＥ／２、入力端子１Ｂにおける入力オフセット電圧を－ΔＶ_ＰＲＥ／２とする。

式［１］及び［２］における符号は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の入力側、すなわち前段増幅器１に接続される側の端子に蓄積される電荷の符号を示している。

次いで、電荷転送動作によって電荷が転送された後にサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２に残存する電荷Ｑ’_ＳＨ１及びＱ’_ＳＨ２は、それぞれ以下の式［３］及び［４］で表される。なお、以下では、全差動演算増幅器３Ａのコモン電圧を０、反転入力端子の入力オフセット電圧をΔＶ_ＩＮＴ／２、非反転入力端子の入力オフセット電圧を－ΔＶ_ＩＮＴ／２とする。

式［３］及び［４］における符号は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の出力側、すなわち全差動演算増幅器３Ａに接続される側の端子に蓄積される電荷の符号を示している。

この場合、積分キャパシタＣ_ＦＢ１に移動した電荷Ｑ_ＦＢ１は、式［１］と式［３］との差分で表され、積分キャパシタＣ_ＦＢ２に移動した電荷Ｑ_ＦＢ２は、式［２］と式［４］との差分で表される。

式［５］及び［６］における符号は、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２の入力側、すなわち全差動演算増幅器３Ａの入力端子に接続される側の端子に蓄積される電荷の符号を示している。

よって、出力信号ＯＵＴ＋と出力信号ＯＵＴ－との間の差電圧である出力電圧Ｖ_ＯＵＴは、以下の式［７］で表される。

式［７］の右辺第１項の入力電圧Ｖ_ＩＮに乗じられる係数Ｇ_ＰＲＥ・Ｃ_ＳＨ／Ｃ_ＦＢは、フロントエンド回路９０への入力電圧Ｖ_ＩＮに対する信号ゲインを示している。

右辺第２項は、前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥが信号ゲインだけ増幅されることを示している。通常、前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥは大きく、フロントエンド回路９０の信号ゲイン分だけ増幅された入力オフセット電圧ΔＶ_ＰＲＥが、出力電圧Ｖ_ＯＵＴに含まれることが分かる。

右辺第３項のＣ_ＳＨ／Ｃ_ＦＢは積分回路３の信号ゲインである。よって、右辺第３項は、全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴが（積分回路の信号ゲイン＋１）倍だけ増幅されることを示している。つまり、出力電圧Ｖ_ＯＵＴには、全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴの影響も加算されてしまうことが分かる。

これらの増幅器の入力オフセット電圧による影響は、上述したように、エンコーダにおける位置検出精度の悪化を招く。

これに対し、本実施の形態では、前段増幅器１の入力オフセット電圧の影響を除去可能なフロントエンド回路を提案する。以下、実施の形態１にかかるフロントエンド回路１０について説明する。

図６に、実施の形態１にかかるフロントエンド回路１０の概要構成を模式的に示す。図７に、実施の形態１にかかるフロントエンド回路１０の構成をより詳細に示す。フロントエンド回路１０は、上述のフロントエンド回路９０に、切替回路４～６を追加した構成を有する。フロントエンド回路１０は、切替回路４～６によって接続を切り替えることで、いわゆる二重相関サンプリング（ＣＤＳ：Correlated Double Sampling）を行う回路として構成される。なお、前段増幅器１及びスイッチトキャパシタ回路２は、フロントエンド回路９０と同様であるので、説明を省略する。

切替回路４（第１の切替回路とも称する）は、スイッチＳ１１～Ｓ１４を有し、入力端子Ｔ_ＩＮ＋及びＴ_ＩＮ－と、前段増幅器１との間に挿入される。スイッチＳ１１は、入力端子Ｔ_ＩＮ＋と前段増幅器１の一方の入力端子１Ａ（第１の入力端子とも称する）との間に接続される。スイッチＳ１２は、入力端子Ｔ_ＩＮ＋と前段増幅器１の他方の入力端子１Ｂ（第２の入力端子とも称する）との間に接続される。スイッチＳ１３は、入力端子Ｔ_ＩＮーと前段増幅器１の入力端子１Ｂとの間に接続される。スイッチＳ１４は、入力端子Ｔ_ＩＮ－と前段増幅器１の入力端子１Ａとの間に接続される。

スイッチＳ１１及びＳ１３は制御信号φ１に基づいてオン／オフされ、スイッチＳ１２及び１４は制御信号φ２に基づいてオン／オフされる。なお、スイッチＳ１１及びＳ１３と、スイッチＳ１２及びＳ１４とは、相補的にオンになるように、すなわち同時にオンになることがないように制御される。

切替回路５（第２の切替回路とも称する）は、スイッチＳ２１～Ｓ２４を有し、スイッチトキャパシタ回路２と積分回路３との間に挿入される。スイッチＳ２１は、スイッチトキャパシタ回路２の出力端子２Ｃと全差動演算増幅器３Ａの反転入力端子との間のノードと、積分キャパシタＣ_ＦＢ１の入力側の電極Ｅ１１と、の間に接続される。スイッチＳ２２は、スイッチトキャパシタ回路２の出力端子２Ｄと全差動演算増幅器３Ａの非反転入力端子との間のノードと、積分キャパシタＣ_ＦＢ１の入力側の電極Ｅ１１と、の間に接続される。スイッチＳ２３は、スイッチトキャパシタ回路２の出力端子２Ｄと全差動演算増幅器３Ａの非反転入力端子との間のノードと、積分キャパシタＣ_ＦＢ２の入力側の電極Ｅ２１と、の間に接続される。スイッチＳ２４は、スイッチトキャパシタ回路２の出力端子２Ｃと全差動演算増幅器３Ａの反転入力端子との間のノードと、積分キャパシタＣ_ＦＢ２の入力側の電極Ｅ２１と、の間に接続される。

スイッチＳ２１及びＳ２３は制御信号φ１に基づいてオン／オフされ、スイッチＳ２２及びＳ２４は制御信号φ２に基づいてオン／オフされる。なお、スイッチＳ２１及びＳ２３と、スイッチＳ２２及びＳ２４とは、相補的にオンになるように、すなわち同時にオンになることがないように制御される。

切替回路６（第３の切替回路とも称する）は、スイッチＳ３１～Ｓ３４を有し、積分回路３と出力端子Ｔ_ＯＵＴ＋及びＴ_ＯＵＴ－との間に挿入される。スイッチＳ３１は、積分キャパシタＣ_ＦＢ１の出力側の電極Ｅ１２と、全差動演算増幅器３Ａの非反転出力端子と出力端子Ｔ_ＯＵＴ＋との間のノードと、の間に接続される。スイッチＳ３２は、積分キャパシタＣ_ＦＢ１の電極Ｅ１２と、全差動演算増幅器３Ａの反転出力端子と出力端子Ｔ_ＯＵＴ－との間のノードと、の間に接続される。スイッチＳ３３は、積分キャパシタＣ_ＦＢ２の出力側の電極Ｅ２２と、全差動演算増幅器３Ａの反転出力端子と出力端子Ｔ_ＯＵＴ－との間のノードと、の間に接続される。スイッチＳ３４は、積分キャパシタＣ_ＦＢ２の電極Ｅ２２と、全差動演算増幅器３Ａの非反転出力端子と出力端子Ｔ_ＯＵＴ＋との間のノードと、の間に接続される。

スイッチＳ３１及びＳ３３は制御信号φ１に基づいてオン／オフされ、スイッチＳ３２及びＳ３４は制御信号φ２に基づいてオン／オフされる。なお、スイッチＳ３１及びＳ３３と、スイッチＳ３２及びＳ３４とは、相補的にオンになるように、すなわち同時にオンになることがないように制御される。

次いで、フロントエンド回路１０の動作について説明する。フロントエンド回路１０は、制御信号φ１及びφ２のレベルを変化させながらサンプリングサイクルを２回実行することで、オフセット電圧の影響をキャンセルすることができる。

１回目のサンプリングサイクル
図８に、１回目のサンプリングサイクルにおけるフロントエンド回路１０の等価回路図を示す。１回目のサンプリングサイクルでは、制御信号φ１をＨＩＧＨにしてスイッチＳ１１、Ｓ１３、Ｓ２１、Ｓ２３、Ｓ３１及びＳ３３をオン、制御信号φ２をＬＯＷにしてスイッチＳ１２、Ｓ１４、Ｓ２２、Ｓ２４、Ｓ３２及びＳ３４をオフにする。この状態で、１回目のサンプリングサイクルを実行する。これにより、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に電荷が蓄積される。

２回目のサンプリングサイクル
図９に、２回目のサンプリングサイクルにおけるフロントエンド回路１０の等価回路図を示す。２回目のサンプリングサイクルでは、制御信号φ１をＬＯＷにしてスイッチスイッチＳ１１、Ｓ１３、Ｓ２１、Ｓ２３、Ｓ３１及びＳ３３をオフ、制御信号φ２をＨＩＧＨにしてスイッチＳ１２、Ｓ１４、Ｓ２２、Ｓ２４、Ｓ３２及びＳ３４をオンにする。この状態で、２回目のサンプリングサイクルを実行する。これにより、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に電荷が蓄積される。

以上の２回のサンプリングサイクルでは、スイッチのオン／オフにかかわらず、前段増幅器１で増幅された入力信号ＩＮ＋の電圧Ｖ_ＩＮ／２は積分キャパシタＣ_ＦＢ１に印加され、前段増幅器で増幅された入力信号ＩＮ－の電圧－Ｖ_ＩＮ／２は積分キャパシタＣ_ＦＢ２に印加される。

これに対し、前段増幅器１で増幅された前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥ（前段増幅器１の出力オフセット電圧）は、１回目のサンプリングサイクルでは、フロントエンド回路９０と同様に、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に印加される。つまり、積分キャパシタＣ_ＦＢ１は前段増幅器１で増幅された入力オフセット電圧ΔＶ_ＰＲＥ／２を加味して充電され、積分キャパシタＣ_ＦＢ２は前段増幅器１で増幅された入力オフセット電圧－ΔＶ_ＰＲＥ／２を加味して充電される。一方、２回目のサンプリングサイクルでは、前段増幅器１で増幅された前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥは、１回目のサンプリングサイクルとは反転して、換言すれば逆の極性にて、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に印加される。つまり、積分キャパシタＣ_ＦＢ１は前段増幅器１で増幅された入力オフセット電圧－ΔＶ_ＰＲＥ／２を加味して充電され、積分キャパシタＣ_ＦＢ２は前段増幅器１で増幅された入力オフセット電圧ΔＶ_ＰＲＥ／２を加味して充電される。そのため、出力電圧Ｖ_ＯＵＴに対する前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥの影響を、キャンセルすることができる。

さらに、全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴは、１回目のサンプリングサイクルでは、フロントエンド回路９０と同様に、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に印加される。つまり、積分キャパシタＣ_ＦＢ１は全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴ／２を加味して充電され、積分キャパシタＣ_ＦＢ２は全差動演算増幅器３Ａの入力オフセット電圧－ΔＶ_ＩＮＴ／２を加味して充電される。一方、２回目のサンプリングサイクルでは、全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴは、１回目のサンプリングサイクルとは反転して、換言すれば逆の極性にて、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に印加される。つまり、積分キャパシタＣ_ＦＢ１は全差動演算増幅器３Ａの入力オフセット電圧－ΔＶ_ＩＮＴ／２を加味して充電され、積分キャパシタＣ_ＦＢ２には全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴ／２を加味して充電される。そのため、実施の形態１と比較して、出力電圧Ｖ_ＯＵＴに対する全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴの影響をキャンセルすることができる。

以下、フロントエンド回路１０の出力電圧Ｖ_ＯＵＴについて、具体的に検討する。
［１回目のサンプリングサイクルのサンプリング動作］
１回目のサンプリングサイクルのサンプリング動作によってサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２に充電される電荷Ｑ_{ＳＨ１＿１}及びＱ_{ＳＨ２＿１}は、それぞれ以下の式［８］及び［９］で表される。なお、上述と同様に、前段増幅器１のコモン電圧は基準電圧ＲＥＦと同じ電圧であり、かつ、基準電圧ＲＥＦは０であるものとする。

式［８］及び［９］における符号は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の入力側、すなわち前段増幅器１に接続される側の端子に蓄積される電荷の符号を示している。

１回目のサンプリングサイクルの電荷転送動作によって電荷が転送された後にサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２に残存する電荷Ｑ’_{ＳＨ１＿１}及びＱ’_{ＳＨ２＿１}は、それぞれ以下の式［１０］及び［１１］で表される。上述と同様に、全差動演算増幅器３Ａのコモン電圧を０、反転入力端子の電圧をΔＶ_ＩＮＴ／２、非反転入力端子の電圧を－ΔＶ_ＩＮＴ／２とする。

式［１０］及び［１１］における符号は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の出力側、すなわち全差動演算増幅器３Ａに接続される側の端子に蓄積される電荷の符号を示している。

この場合、積分キャパシタＣ_ＦＢ１に移動した電荷Ｑ_{ＦＢ１＿１}は、式［８］と式［１０］との差分で表され、積分キャパシタＣ_ＦＢ２に移動した電荷Ｑ_{ＦＢ２＿１}は、式［９］と式［１１］との差分で表される。

式［１２］及び［１３］における符号は、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２の入力側、すなわち全差動演算増幅器３Ａの入力端子に接続される側の端子に蓄積される電荷の符号を示している。

［２回目のサンプリングサイクルのサンプリング動作］
次いで、２回目のサンプリングサイクルのサンプリング動作によってサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２に充電される電荷Ｑ_{ＳＨ１＿２}及びＱ_{ＳＨ２＿２}は、それぞれ以下の式［１４］及び［１５］で表される。

式［１４］及び［１５］における符号は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の入力側、すなわち前段増幅器１に接続される側の端子に蓄積される電荷の符号を示している。

２回目のサンプリングサイクルの電荷転送動作によって電荷が転送された後にサンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２に残存する電荷Ｑ’_{ＳＨ１＿２}及びＱ’_{ＳＨ２＿２}は、それぞれ以下の式［１６］及び［１７］で表される。

式［１６］及び［１７］における符号は、サンプリングキャパシタＣ_ＳＨ１及びＣ_ＳＨ２の出力側、すなわち全差動演算増幅器３Ａに接続される側の端子に蓄積される電荷の符号を示している。なお、２回目のサンプリングサイクルでは、スイッチトキャパシタ回路２の出力端子２Ｃは積分キャパシタＣ_ＦＢ２及び全差動演算増幅器３Ａの反転入力端子と接続され、出力端子２Ｄは積分キャパシタＣ_ＦＢ１及び全差動演算増幅器３Ａの非反転入力端子と接続される。これに対し、１回目のサンプリングサイクルにおいては、スイッチトキャパシタ回路２の出力端子２Ｃは積分キャパシタＣ_ＦＢ１及び全差動演算増幅器３Ａの反転入力端子と接続され、出力端子２Ｄは積分キャパシタＣ_ＦＢ２及び全差動演算増幅器３Ａの非反転入力端子と接続される。つまり、本構成では、サイクルが変わる毎に、スイッチトキャパシタ回路２と積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２との間の接続関係が反転して、スイッチトキャパシタ回路２の出力端子２Ｃ及び２Ｄに接続される積分キャパシタが入れ替わることとなる。

この場合、積分キャパシタＣ_ＦＢ１に移動した電荷Ｑ_{ＦＢ１＿２}は、式［１４］と式［１６］との差分で表され、積分キャパシタＣ_ＦＢ２に移動した電荷Ｑ_{ＦＢ２＿２}は、式［１５］と式［１７］との差分で表される。

式［１８］及び［１９］における符号は、積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２の入力側、すなわち全差動演算増幅器３Ａの入力端子に接続される側の端子に蓄積される電荷の符号を示している。

よって、１回目のサンプリングサイクルと２回目のサンプリングサイクルとで積分キャパシタＣ_ＦＢ１及びＣ_ＦＢ２に充電される電荷Ｑ_ＦＢ１及びＱ_ＦＢ２は、それぞれ以下の式［２０］及び［２１］で表される。

式［２０］及び［２１］より、出力電圧Ｖ_ＯＵＴは、以下の式［２２］で表される。

よって、本構成によれば、出力電圧Ｖ_ＯＵＴから前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥの影響を除くことができる。なお、式［７］と式［２２］とを比べると、比較的大きな前段増幅器１の入力オフセット電圧ΔＶ_ＰＲＥの影響を除去できるので、結果としてエンコーダの位置検出精度を向上させることができる。

また、式［２２］から理解できるように、本構成によれば、フロントエンド回路９０（式［７］）と比べて、全差動演算増幅器３Ａの入力オフセット電圧ΔＶ_ＩＮＴの影響を低減することができる。つまり、本構成では、フロントエンド回路における増幅器の入力オフセット電圧の影響を好適に低減することが可能である。

さらに、本構成では、同一の信号（入力電圧Ｖ_ＩＮ）を２回に分けてサンプリングする、いわゆる二重相関サンプリング（ＣＤＳ：Correlated Double Sampling）を行うことで１／ｆノイズなどのノイズ低減を実現することも可能である。

さらにまた、出力電圧に占めるオフセットを抑制できるので、フロントエンド回路のダイナミックレンジをより大きくすることも可能となる。

なお、フロントエンド回路１０では、ノイズの低減及び高いゲイン化を図るため、積算サンプリングを行ってもよい。ここでいう積算サンプリングとは、上述の１回目のサンプリングサイクルと２回目のサンプリングサイクルとからなるセットを複数回繰り返して行うことを意味する。このとき、積算サンプリング後の出力電圧Ｖ_ＯＵＴに作用する全差動演算増幅器３ＡのゲインをＧ_ＩＮＴとすると、このときの出力電圧Ｖ_ＯＵＴは以下の式［２３］で表される。

式［２３］では、入力電圧Ｖ_ＩＮのみに全差動演算増幅器３ＡのゲインＧ_ＩＮＴが乗じられており、増幅器のオフセットの影響が除去されている。したがって、積算サンプリングで取得した出力電圧Ｖ_ＯＵＴから増幅器のオフセット成分を除去し、その結果エンコーダの位置検出精度をより向上させることができる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、１回目のサンプリングサイクルと２回目のサンプリングサイクルとは、順序を入れ替えて行ってもよい。

上述の実施の形態と同様に前段増幅器１及び全差動演算増幅器３Ａのオフセット電圧の影響を低減できるならば、フロントエンド回路内の前段増幅器１、スイッチトキャパシタ回路２、積分回路３及び各切替回路の接続関係を適宜変更してもよい。

上述の実施の形態では、エンコーダの例として電磁誘導式のアブソリュートエンコーダについて説明したが、光学式、磁気式、静電容量式などの他の検出方式のエンコーダに上述のフロントエンド回路を適用してもよいことは、言うまでもない。また、アブソリュートエンコーダ及びインクリメンタルエンコーダのいずれに上述のフロントエンド回路を適用してもよいことも、言うまでもない。

Ｃ_ＦＢ１、Ｃ_ＦＢ２ 積分キャパシタ
Ｃ_ＳＨ１、Ｃ_ＳＨ２ サンプリングキャパシタ
Ｌ１０～Ｌ１３ スケール巻線
Ｌ１０Ａ～Ｌ１３Ａ、Ｌ１０Ｂ～Ｌ１３Ｂ 巻線
ＬＲ１０～ＬＲ１３ 受信巻線
ＬＴ１０～ＬＴ１３ 送信巻線
Ｓ１～Ｓ８ スイッチ
Ｓ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４ スイッチ
Ｔ１０～Ｔ１３ スケールトラック
Ｔ_ＩＮ＋、Ｔ_ＩＮ－ 入力端子
Ｔ_ＯＵＴ＋、Ｔ_ＯＵＴ－ 出力端子
１ 前段増幅器
１Ａ、１Ｂ、２Ａ、２Ｂ 入力端子
１Ｃ、１Ｄ、２Ｃ、２Ｄ 出力端子
２ スイッチトキャパシタ回路
３ 積分回路
３Ａ 全差動演算増幅器
４～６ 切替回路
１０、１０Ａ、１０Ｂ、９０ フロントエンド回路
１１Ａ、１１Ｂ アナログ－デジタル（Ａ／Ｄ）変換器
１２ デジタル処理部
１０００ エンコーダ
１００１ スケール
１００１Ａ、１００２Ａ 板状部材
１００２ 検出ヘッド
１００３ 信号処理装置

Claims (6)

1. 第１及び第２の入力端子に入力される信号を増幅する前段増幅器と、
   第１及び第２の入力信号が入力され、前記第１及び第２の入力信号のそれぞれを前記第１及び第２の入力端子へ択一的に出力する第１の切替回路と、
   前記前段増幅器で増幅された２つの信号をサンプリングするスイッチトキャパシタ回路と、
   第３及び第４の入力端子間に入力される差動信号を増幅した信号を、第２及び第１の出力端子間の差動信号として出力する全差動演算増幅器と、第１及び第２の積分キャパシタと、を有する積分回路と、
   前記スイッチトキャパシタ回路と、前記第１の積分キャパシタの一端及び前記第２の積分キャパシタの一端と、の間の接続関係を切り替え可能に構成された第２の切替回路と、
   前記第１の積分キャパシタの他端及び前記第２の積分キャパシタの他端と、第３及び第４の出力端子と、の間の接続関係を切り替え可能に構成された第３の切替回路と、を備え、
   前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを２回行う二重相関サンプリングが行われ、
   前記サイクルが変わるごとに、前記第１の切替回路は前記第１及び第２の入力信号のそれぞれの出力先を前記第１及び第２の入力端子の間で切り替え、前記第２の切替回路は前記スイッチトキャパシタ回路でサンプリングされた前記２つの信号のそれぞれの出力先を前記第１及び第２の積分キャパシタの間で切り替え、前記第３の切替回路は前記第１及び第２の積分キャパシタの接続相手を前記第３及び第４の出力端子の間で切り替える、
   フロントエンド回路。
2. ２回の前記サイクルの一方である第１のサイクルでは、前記第１の切替回路は前記第１及び第２の入力信号をそれぞれ前記前段増幅器の前記第１及び第２の入力端子に出力し、前記第２の切替回路は前記前段増幅器で増幅された前記第１及び第２の入力信号をサンプリングした２つの信号をそれぞれ前記第１及び第２の積分キャパシタに出力し、前記第３の切替回路は前記第１及び第２の積分キャパシタをそれぞれ前記第３及び第４の出力端子と接続し、
   前記２回のサイクルの他方である第２のサイクルでは、前記第１の切替回路は前記第１及び第２の入力信号をそれぞれ前記前段増幅器の前記第２及び第１の入力端子に出力し、前記第２の切替回路は前記前段増幅器で増幅された前記第１及び第２の入力信号をサンプリングした２つの信号をそれぞれ前記第２及び第１の積分キャパシタに出力し、前記第３の切替回路は前記第１及び第２の積分キャパシタをそれぞれ前記第４及び第３の出力端子と接続する、
   請求項１に記載のフロントエンド回路。
3. 前記第１の切替回路は、
   一端に前記第１の入力信号が入力され、他端が前記第１の入力端子に接続される第１のスイッチと、
   一端に前記第１の入力信号が入力され、他端が前記第２の入力端子に接続される第２のスイッチと、
   一端に前記第２の入力信号が入力され、他端が前記第２の入力端子に接続される第３のスイッチと、
   一端に前記第２の入力信号が入力され、他端が前記第１の入力端子に接続される第４のスイッチと、を備え、
   前記スイッチトキャパシタ回路は、
   前記サンプリングされた２つの信号の一方を出力する第５の出力端子と、
   前記サンプリングされた２つの信号の他方を出力する第６の出力端子と、を備え、
   前記第２の切替回路は、
   前記第５の出力端子と、前記第１の積分キャパシタと、の間に接続される第５のスイッチと、
   前記第６の出力端子と、前記第１の積分キャパシタと、の間に接続される第６のスイッチと、
   前記第６の出力端子と、前記第２の積分キャパシタと、の間に接続される第７のスイッチと、
   前記第５の出力端子と、前記第２の積分キャパシタと、の間に接続される第８のスイッチと、を備え、
   前記第３の切替回路は、
   前記第１の積分キャパシタと前記第３の出力端子との間に挿入される第９のスイッチと、
   前記第１の積分キャパシタと前記第４の出力端子との間に挿入される第１０のスイッチと、
   前記第２の積分キャパシタと前記第４の出力端子との間に挿入される第１１のスイッチと、
   前記第２の積分キャパシタと前記第３の出力端子との間に挿入される第１２のスイッチと、を備え、
   前記第１、第３、第５、第７、第９及び第１１のスイッチと、前記第２、第４、第６、第８、第１０及び第１２のスイッチとは、前記サイクルが変わるごとに相補的にオン／オフされる、
   請求項２に記載のフロントエンド回路。
4. 前記第１のサイクルでは、前記第１、第３、第５、第７、第９及び第１１のスイッチがオン、前記第２、第４、第６、第８、第１０及び第１２のスイッチがオフとなり、
   前記第２のサイクルでは、前記第１、第３、第５、第７、第９及び第１１のスイッチがオフ、前記第２、第４、第６、第８、第１０及び第１２のスイッチがオンになる、
   請求項３に記載のフロントエンド回路。
5. 前記前段増幅器は、前記第１及び第２の入力端子に入力される信号を増幅した信号を、それぞれ第７及び第８の出力端子から出力し、
   前記第７の出力端子から出力される信号をサンプリングした信号は、前記第５の出力端子から出力され、
   前記第８の出力端子から出力される信号をサンプリングした信号は、前記第６の出力端子から出力される、
   請求項３又は４に記載のフロントエンド回路。
6. スケールトラックが設けられたスケールと、
   前記スケールの検出結果を示す２相以上の信号を出力する検出ヘッドと、
   前記２相以上の信号のうちの２つの相に対応する信号を受信するフロントエンド回路を有する信号処理装置と、を備え、
   前記フロントエンド回路は、
   第１及び第２の入力端子に入力される信号を増幅する前段増幅器と、
   第１及び第２の入力信号が入力され、前記第１及び第２の入力信号のそれぞれを前記第１及び第２の入力端子へ択一的に出力する第１の切替回路と、
   前記前段増幅器で増幅された２つの信号をサンプリングするスイッチトキャパシタ回路と、
   第３及び第４の入力端子間に入力される差動信号を増幅した信号を、第２及び第１の出力端子間の差動信号として出力する全差動演算増幅器と、第１及び第２の積分キャパシタと、を有する積分回路と、
   前記スイッチトキャパシタ回路と、前記第１の積分キャパシタの一端及び前記第２の積分キャパシタの一端と、の間の接続関係を切り替え可能に構成された第２の切替回路と、
   前記第１の積分キャパシタの他端及び前記第２の積分キャパシタの他端と、第３及び第４の出力端子と、の間の接続関係を切り替え可能に構成された第３の切替回路と、を備え、
   前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを２回行う二重相関サンプリングが行われ、
   前記サイクルが変わるごとに、前記第１の切替回路は前記第１及び第２の入力信号のそれぞれの出力先を前記第１及び第２の入力端子の間で切り替え、前記第２の切替回路は前記スイッチトキャパシタ回路でサンプリングされた前記２つの信号のそれぞれの出力先を前記第１及び第２の積分キャパシタの間で切り替え、前記第３の切替回路は前記第１及び第２の積分キャパシタの接続相手を前記第３及び第４の出力端子の間で切り替える、
   エンコーダ。

Images