JP2022148472A - フロントエンド回路及びエンコーダ - Google Patents
フロントエンド回路及びエンコーダ Download PDFInfo
- Publication number
- JP2022148472A JP2022148472A JP2021050175A JP2021050175A JP2022148472A JP 2022148472 A JP2022148472 A JP 2022148472A JP 2021050175 A JP2021050175 A JP 2021050175A JP 2021050175 A JP2021050175 A JP 2021050175A JP 2022148472 A JP2022148472 A JP 2022148472A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- signals
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 104
- 238000005070 sampling Methods 0.000 claims abstract description 87
- 230000010354 integration Effects 0.000 claims abstract description 55
- 238000001514 detection method Methods 0.000 claims description 43
- 230000000875 corresponding effect Effects 0.000 claims description 11
- 230000002596 correlated effect Effects 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 3
- 238000004804 winding Methods 0.000 description 76
- 102100021809 Chorionic somatomammotropin hormone 1 Human genes 0.000 description 16
- 102100038530 Chorionic somatomammotropin hormone 2 Human genes 0.000 description 16
- 101000895818 Homo sapiens Chorionic somatomammotropin hormone 1 Proteins 0.000 description 16
- 101000956228 Homo sapiens Chorionic somatomammotropin hormone 2 Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 102100025639 Sortilin-related receptor Human genes 0.000 description 7
- 101710126735 Sortilin-related receptor Proteins 0.000 description 7
- 102100022406 60S ribosomal protein L10a Human genes 0.000 description 6
- 101000755323 Homo sapiens 60S ribosomal protein L10a Proteins 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 4
- 230000005674 electromagnetic induction Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 102100022289 60S ribosomal protein L13a Human genes 0.000 description 2
- 101000691550 Homo sapiens 39S ribosomal protein L13, mitochondrial Proteins 0.000 description 2
- 101000681240 Homo sapiens 60S ribosomal protein L13a Proteins 0.000 description 2
- 102220518700 Mitochondrial import inner membrane translocase subunit TIM50_L11A_mutation Human genes 0.000 description 1
- 102220492401 Ribulose-phosphate 3-epimerase_L12A_mutation Human genes 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
- G01D5/14—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage
- G01D5/20—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying inductance, e.g. by a movable armature
- G01D5/204—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying inductance, e.g. by a movable armature by influencing the mutual induction between two or more coils
- G01D5/2086—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage by varying inductance, e.g. by a movable armature by influencing the mutual induction between two or more coils by movement of two or more coils with respect to two or more other coils
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
- H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/375—Circuitry to compensate the offset being present in an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45614—Indexing scheme relating to differential amplifiers the IC comprising two cross coupled switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45616—Indexing scheme relating to differential amplifiers the IC comprising more than one switch, which are not cross coupled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45634—Indexing scheme relating to differential amplifiers the LC comprising one or more switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45726—Indexing scheme relating to differential amplifiers the LC comprising more than one switch, which are not cross coupled
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Analogue/Digital Conversion (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Amplifiers (AREA)
Abstract
【課題】増幅器のオフセット電圧による影響を低減できるフロントエンド回路を提供すること。
【解決手段】前段増幅器1は、入力信号IN+及びIN-を増幅する。切替回路4は、入力信号IN+及びIN-を前段増幅器1の入力端子1A及び1Bへ択一的に入力する。スイッチトキャパシタ回路2は、前段増幅器1で増幅された入力信号IN+及びIN-をサンプリングする。積分回路3は、サンプリングされた2つの信号を積分した差動信号を出力する。切替回路5は、スイッチトキャパシタ回路2と積分回路3との間の接続関係を切り替え可能に構成される。切替回路4及び5は、前段増幅器1で増幅された入力信号IN+及びIN-が二重相関サンプリングされるように、前段増幅器1と入力端子TIN+及びTIN-との間の接続関係及びスイッチトキャパシタ回路2と積分回路3との間の接続関係を切り替える。
【選択図】図6
【解決手段】前段増幅器1は、入力信号IN+及びIN-を増幅する。切替回路4は、入力信号IN+及びIN-を前段増幅器1の入力端子1A及び1Bへ択一的に入力する。スイッチトキャパシタ回路2は、前段増幅器1で増幅された入力信号IN+及びIN-をサンプリングする。積分回路3は、サンプリングされた2つの信号を積分した差動信号を出力する。切替回路5は、スイッチトキャパシタ回路2と積分回路3との間の接続関係を切り替え可能に構成される。切替回路4及び5は、前段増幅器1で増幅された入力信号IN+及びIN-が二重相関サンプリングされるように、前段増幅器1と入力端子TIN+及びTIN-との間の接続関係及びスイッチトキャパシタ回路2と積分回路3との間の接続関係を切り替える。
【選択図】図6
Description
本発明は、フロントエンド回路及びエンコーダに関する。
工作機械などの駆動部を有する様々な機器の位置検出にエンコーダ(特許文献1~3)が用いられている。エンコーダとは、工作機械や三次元測定機の駆動軸や回転軸に取り付けられる変位測定装置であって、一般的に、直線変位を検出するリニアエンコーダ、回転角度を検出するロータリーエンコーダがある。エンコーダの検出方式としては、光学式、磁気式、静電容量式及び電磁誘導式などが知られている。
一般に、エンコーダでは、スケール変位に応じて信号を検出するトランスデューサ、トランスデューサを駆動する駆動回路、トランスデューサから出力されるアナログ信号をデジタル信号に変換する受信回路、及び、デジタル信号に所定の信号処理を行う信号処理部を有する。このうち、受信回路は、受信信号を増幅するフロントエンド回路とフロントエンド回路で増幅された信号をデジタル信号に変換するアナログ・デジタル変換部(ADC)とを有する。
エンコーダでは連続信号を扱うことは稀であり、フロントエンド回路(例えば、特許文献4及び5)が入力信号を所定のタイミングでサンプリングすることで受信信号が生成されて、離散的な位置検出が行われる。このようなフロントエンド回路は、前段増幅器、スイッチトキャパシタ回路及び積分回路で構成されることが一般的である。多相(例えば、3相又は4相)の信号を検出するエンコーダでは、スイッチトキャパシタ回路として全差動型スイッチトキャパシタ回路(特許文献5~8)が用いられることが知られている。
上述のように、フロントエンド回路では、前段増幅器や積分回路に含まれる差動増幅器といった増幅器を有する。そのため、フロントエンド回路で入力信号を増幅すると、前段増幅器及び差動増幅器の入力オフセット電圧も増幅され、フロントエンド回路の出力信号に出力オフセット電圧として含まれることとなる。この出力オフセット電圧は、位置検出精度の低下を招いてしまう。
また、増幅器のゲインの制限や、入力信号の振幅を制限することで出力オフセット電圧の影響は軽減できるが、このフロントエンド回路を搭載するエンコーダなどのシステムのダイナミックレンジを狭めることになり、好ましくない。
本発明は、上記の事情に鑑みて成されたものであり、増幅器のオフセットによる影響を低減できるフロントエンド回路を提供することを目的とする。
本発明の第1の態様であるフロントエンド回路は、第1及び第2の入力端子に入力される信号を増幅する前段増幅器と、第1及び第2の入力信号が入力され、前記第1及び第2の入力信号のそれぞれを、前記第1及び前記第2の入力端子へ択一的に出力する第1の切替回路と、前記前段増幅器で増幅された2つの信号をサンプリングするスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路でサンプリングされた2つの信号からなる差動信号が第3及び第4の入力端子のそれぞれに入力され、前記第3及び第4の入力端子に入力された信号を積分した差動信号のそれぞれを第1及び第2の出力端子へ出力する積分回路と、前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替え可能に構成された第2の切替回路と、を有し、前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを2回行う二重相関サンプリングが行われ、前記サイクルが変わるごとに、前記第1及び第2の切替回路は、前記前段増幅器と第1及び第2の入力端子との間の接続関係、及び、前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替えるものである。これにより、前段増幅器の入力オフセット電圧による影響をキャンセルすることが可能となる。
本発明の第2の態様であるフロントエンド回路は、上記のフロントエンド回路であって、前記サイクルが変わるごとに、前記第1の切替回路は、前記第1及び第2の入力信号のそれぞれの出力先を前記第1及び第2の入力端子の間で切り替え、前記第2の切替回路は、前記スイッチトキャパシタ回路でサンプリングされた前記2つの信号のそれぞれの出力先を前記第3及び第4の入力端子の間で切り替えるものである。これにより、前段増幅器の入力オフセット電圧による影響のキャンセルを実現できる。
本発明の第3の態様であるフロントエンド回路は、上記のフロントエンド回路であって、前記第1の切替回路は、一端に前記第1の入力信号が入力され、他端が前記第1の入力端子に接続される第1のスイッチと、一端に前記第1の入力信号が入力され、他端が前記第2の入力端子に接続される第2のスイッチと、一端に前記第2の入力信号が入力され、他端が前記第2の入力端子に接続される第3のスイッチと、一端に前記第2の入力信号が入力され、他端が前記第1の入力端子に接続される第4のスイッチと、を有し、前記スイッチトキャパシタ回路は、前記サンプリングされた2つの信号の一方を出力する第3の出力端子と、前記サンプリングされた2つの信号の他方を出力する第4の出力端子と、を有し、前記第2の切替回路は、前記第3の出力端子と、前記第3の入力端子と、の間に接続される第5のスイッチと、前記第3の出力端子と、前記第4の入力端子と、の間に接続される第6のスイッチと、前記第4の出力端子と、前記第4の入力端子と、の間に接続される第7のスイッチと、前記第4の出力端子と、前記第3の入力端子と、の間に接続される第8のスイッチと、を有し、前記積分回路は、前記第3及び第4の入力端子に入力される信号を差動増幅した2つの信号を、それぞれ、第6及び第5の出力端子から、前記第2及び第1の出力端子へ出力する全差動演算増幅器と、前記第3の入力端子と前記第5の出力端子との間に接続される第1の積分キャパシタと、前記第4の入力端子と前記第6の出力端子との間に接続される第2の積分キャパシタと、を有し、前記第1、第3、第5及び第7のスイッチと、前記第2、第4、第6及び第8のスイッチとは、前記サイクルが変わるごとに相補的にオン/オフされるものである。これにより、前段増幅器の入力オフセット電圧による影響のキャンセルを実現できる。
本発明の第4の態様であるフロントエンド回路は、上記のフロントエンド回路であって、2回の前記サイクルの一方では、前記第1、第3、第5及び第7のスイッチがオン、前記第2、第4、第6及び第8のスイッチがオフとなり、前記2回のサイクルの他方では、前記第1、第3、第5及び第7のスイッチがオフ、前記第2、第4、第6及び第8のスイッチがオンになるものである。これにより、前段増幅器の入力オフセット電圧による影響のキャンセルを実現できる。
本発明の第5の態様であるフロントエンド回路は、上記のフロントエンド回路であって、前記前段増幅器は、前記第1及び第2の入力端子に入力される信号を増幅した信号を、それぞれ第7及び第8の出力端子から出力し、前記第7の出力端子から出力される信号をサンプリングした信号は、前記第3の出力端子から出力され、前記第8の出力端子から出力される信号をサンプリングした信号は、前記第4の出力端子から出力されるものである。これにより、前段増幅器の入力オフセット電圧による影響のキャンセルを実現することができる。
本発明の第6の態様であるエンコーダは、スケールトラックが設けられたスケールと、前記スケールの検出結果を示す2相以上の信号を出力する検出ヘッドと、前記2相以上の信号のうちの2つの相に対応する信号を受信するフロントエンド回路を有する信号処理装置と、を有し、前記フロントエンド回路は、第1及び第2の入力端子に入力される信号を増幅する前段増幅器と、第1及び第2の入力信号が入力され、前記第1及び第2の入力信号のそれぞれを、前記第1及び前記第2の入力端子へ択一的に出力する第1の切替回路と、 前記前段増幅器で増幅された2つの信号をサンプリングするスイッチトキャパシタ回路と、 前記スイッチトキャパシタ回路でサンプリングされた2つの信号からなる差動信号が第3及び第4の入力端子のそれぞれに入力され、前記第3及び第4の入力端子に入力された信号を積分した差動信号のそれぞれを第1及び第2の出力端子へ出力する積分回路と、前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替え可能に構成された第2の切替回路と、を有し、前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを2回行う二重相関サンプリングが行われ、前記サイクルが変わるごとに、前記第1及び第2の切替回路は、前記前段増幅器と第1及び第2の入力端子との間の接続関係、及び、前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替えるものである。これにより、前段増幅器の入力オフセット電圧による影響をキャンセルすることが可能となる。
本発明によれば、増幅器のオフセット電圧による影響を低減できるフロントエンド回路を提供することができる。
本発明の上述及び他の目的、特徴、及び長所は以下の詳細な説明及び付随する図面からより完全に理解されるだろう。付随する図面は図解のためだけに示されたものであり、本発明を制限するためのものではない。
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態1
実施の形態1にかかるエンコーダを理解するための前提として、一般的なエンコーダの一例である電磁誘導式アブソリュート型エンコーダについて説明する。図1に、電磁誘導式アブソリュート型エンコーダとして構成されるエンコーダ1000の構成を模式的に示す。エンコーダ1000は、スケール1001、検出ヘッド1002及び信号処理装置1003を有する。スケール1001と検出ヘッド1002とは、変位を測定する方向に相対的に移動可能に構成される。以下では、測定方向をX方向として説明する。スケール1001及び検出ヘッド1002は、X方向及びX方向に垂直なY方向に平行なX-Y平面を主面とし、かつ、スケール1001と検出ヘッド1002とは、X方向及びY方向に垂直なZ方向に離隔して配置される。検出ヘッド1002の各部の動作は、例えば信号処理装置1003が出力する制御信号CON1に基づいて制御される。また、検出ヘッド1002の検出結果を示す検出信号DETは、信号処理装置1003へ出力される。
実施の形態1にかかるエンコーダを理解するための前提として、一般的なエンコーダの一例である電磁誘導式アブソリュート型エンコーダについて説明する。図1に、電磁誘導式アブソリュート型エンコーダとして構成されるエンコーダ1000の構成を模式的に示す。エンコーダ1000は、スケール1001、検出ヘッド1002及び信号処理装置1003を有する。スケール1001と検出ヘッド1002とは、変位を測定する方向に相対的に移動可能に構成される。以下では、測定方向をX方向として説明する。スケール1001及び検出ヘッド1002は、X方向及びX方向に垂直なY方向に平行なX-Y平面を主面とし、かつ、スケール1001と検出ヘッド1002とは、X方向及びY方向に垂直なZ方向に離隔して配置される。検出ヘッド1002の各部の動作は、例えば信号処理装置1003が出力する制御信号CON1に基づいて制御される。また、検出ヘッド1002の検出結果を示す検出信号DETは、信号処理装置1003へ出力される。
エンコーダ1000は、例えば4相信号を用いるものとして構成される。以下、4相信号を用いる場合のスケール1001及び検出ヘッド1002について説明する。言うまでもないが、スケール1001及び検出ヘッド1002は、それぞれ、上述のスケール1001及び検出ヘッド1002に対応するものである。
図2に、4相信号を用いる場合のスケール1001及び検出ヘッド1002の斜視図を示す。図3に、4相信号を用いる場合の検出ヘッド1002の上面図を示す。スケール1001は、X-Y平面を主面とし、X方向を長手方向とする板状部材1001Aを有する。板状部材1001Aの上には、X方向に延在するスケールトラックT10~T13が、Y方向に並んで設けられている。スケールトラックT10~T13では、それぞれ、スケール巻線L10~L13がX方向に周期Pにて配列されている。スケールトラックT10~T13は、スケール巻線L10~L13が、Y方向に並ぶように、すなわち位相同期して配列されている。
検出ヘッド1002は、X-Y平面を主面とする板状部材1002Aを有する。図2及び3では、図の簡略化のため、スケール1001のスケールトラックT10~T13のそれぞれに対応する送信巻線LT10~LT13及び受信巻線LR10~LR13のみを表示している。
送信巻線LT10~LT13は、それぞれ、スケール巻線L10~L13の巻線L10A~L13AとZ方向で重なるように配置される。
受信巻線LR10~LR13は、それぞれ、スケール巻線L10~L13の巻線L10B~L13BとZ方向で重なるように配置される。受信巻線LR11は、受信巻線LR10に対して、X方向に周期Pの1/4、すなわちP/4だけシフトした位置に配置されている。受信巻線LR12は、受信巻線LR11に対してX方向に周期Pの1/4、すなわちP/4、受信巻線LR10に対してX方向に周期Pの1/2、すなわちP/2だけシフトした位置に配置される。受信巻線LR13は、受信巻線LR12に対してX方向に周期Pの1/4、すなわちP/4、受信巻線LR11に対してX方向に周期Pの1/2、すなわちP/2、受信巻線LR10に対してX方向に周期Pの3/4、すなわち3P/4だけシフトした位置に配置される。
次いで、スケールトラックT10にかかる位置検出について説明する。送信巻線LT10には、例えば励振回路(不図示)から交流信号が供給され、これにより誘導磁界が発生する。送信巻線LT10で生じた誘導磁界により、スケール巻線L10の巻線L10Aに誘導電流が発生する。その結果、巻線L10Aと対をなす巻線L10Bにも誘導電流が流れる。巻線L10Bに流れる誘導電流によって誘導磁界が生じ、この誘導磁界によって受信巻線LR10に誘導電流が生じる。この受信巻線LR10に流れる誘導電流が、スケール巻線L10の検出信号(例えば、図1の検出信号DETに含まれる)として信号処理装置1003へ送られる。
スケールトラックT11にかかる位置検出について説明する。スケールトラックT11は、スケールトラックT10と同様の構成を有し、同様の動作を行う。送信巻線LT11、巻線L11A、巻線L11B及び受信巻線LR11は、それぞれの送信巻線LT10、巻線L10A、巻線L10B及び受信巻線LR10に対応し、その詳細については説明を省略する。なお、上述したように、受信巻線LR11は受信巻線LR10に対してX方向に周期Pの1/4、すなわちP/4だけシフトした位置に配置されている。よって、スケール巻線L11の検出信号は、スケール巻線L10の検出信号に対して90°だけ位相がシフトした信号となる。
スケールトラックT12にかかる位置検出について説明する。スケールトラックT12は、スケールトラックT10と同様の構成を有し、同様の動作を行う。送信巻線LT12、巻線L12A、巻線L12B及び受信巻線LR12は、それぞれ送信巻線LT10、巻線L10A、巻線L10B及び受信巻線LR10に対応し、その詳細については説明を省略する。なお、上述したように、受信巻線LR12は受信巻線LR11に対してX方向に周期Pの1/4、すなわちP/4、受信巻線LR10に対してX方向に周期Pの1/2、すなわちP/2だけシフトした位置に配置されている。よって、スケール巻線L12の検出信号は、スケール巻線L11の検出信号に対して90°、スケール巻線L10の検出信号に対して180°だけ位相がシフトした信号となる。
スケールトラックT13にかかる位置検出について説明する。スケールトラックT13は、スケールトラックT10と同様の構成を有し、同様の動作を行う。送信巻線LT13、巻線L13A、巻線L13B及び受信巻線LR13は、それぞれ送信巻線LT10、巻線L10A、巻線L10B及び受信巻線LR10に対応し、その詳細については説明を省略する。なお、上述したように、受信巻線LR13は受信巻線LR12に対してX方向に周期Pの1/4、すなわちP/4、受信巻線LR11に対してX方向に周期Pの1/2、すなわちP/2、受信巻線LR10に対してX方向に周期Pの3/4、すなわち3P/4だけシフトした位置に配置されている。よって、スケール巻線L13の検出信号は、スケール巻線L12の検出信号に対して90°、スケール巻線L11の検出信号に対して180°、スケール巻線L10の検出信号に対して270°だけ位相がシフトした信号となる。
以上の構成によれば、スケール1001と検出ヘッド1002とがX方向に相対的に移動することで、受信巻線LR10~LR13から、それぞれ0°、180°、90°及び270°に対応する信号R0~R3(それぞれ、第1の相~第4の相の信号とも称する)が出力される。
続いて、信号処理装置1003について説明する。図4に、信号処理装置1003の構成を模式的に示す。信号処理装置1003は、2つのフロントエンド回路10、2つのアナログ-デジタル(A/D)変換器11及びデジタル処理部12を少なくとも含む。ここでは、便宜上、2つのフロントエンド回路の一方に符号10A、他方に符号10Bを付し、2つのA/D変換器の一方に符号11A、他方に符号11Bを付している。
フロントエンド回路10Aは、位相0°に対応する信号R0と、位相180°に対応する信号R1と、を差動増幅し、増幅した信号をA/D変換器11Aへ出力する。A/D変換器11Aは、受け取った2つの信号の差に対応するデジタル信号を、デジタル処理部12へ出力する。
フロントエンド回路10Bは、位相90°に対応する信号R2と、位相270°に対応する信号R3と、を差動増幅し、増幅した信号をA/D変換器11Bへ出力する。A/D変換器11Bは、受け取った2つの信号の差に対応するデジタル信号を、デジタル処理部12へ出力する。
デジタル処理部12は、受け取った2つのデジタル信号に対して、エンコーダ1000における位置検出を行うための所定の信号処理を行い、信号処理によって得られた信号を出力する。
次いで、本実施の形態にかかるフロントエンド回路の技術的意義を理解するための前提として、一般的なフロントエンド回路の構成及びその課題について説明する。図5に、一般的なフロントエンド回路90の構成を模式的に示す。フロントエンド回路90は、全差動型スイッチトキャパシタ回路を含むものとして構成される。ここでは、サンプル/ホールド機能を有する全差動スイッチトキャパシタ型積分器として構成されるフロントエンド回路90について説明する。
フロントエンド回路90は、前段増幅器1、スイッチトキャパシタ回路2及び積分回路3を有する。
前段増幅器1は、入力される入力信号IN+(つまり、信号R0又は信号R2)と入力信号IN-(つまり、信号R1又は信号R3)を増幅して、スイッチトキャパシタ回路2へ出力する。以下、図5において、入力信号IN+が入力される前段増幅器1の端子1A(上側の入力端子)を第1の入力端子、入力信号IN-が入力される前段増幅器1の端子1B(下側の入力端子)を第2の入力端子と称する。また、入力端子1Aに入力された信号を増幅した信号は前段増幅器1の一方の出力端子1C(第7の出力端子とも称する)から出力され、入力端子1Bに入力された信号を増幅した信号は前段増幅器1の他方の出力端子1D(第8の出力端子とも称する)から出力される。
スイッチトキャパシタ回路2は、前段増幅器1の出力端子1Cから出力された信号が入力端子2Aに入力され、出力端子1Dから出力された信号が入力端子2Bに入力される。スイッチトキャパシタ回路2は、入力された2つの信号(2つの信号の電荷)をサンプリングし、サンプリングした信号(電荷)を積分回路3へ出力する。入力端子2Aに入力された信号をサンプリングして得られた電荷は出力端子2C(第3の出力端子とも称する)から出力され、入力端子2Bに入力された信号をサンプリングして得られた電荷は出力端子2D(第4の出力端子とも称する)から出力される。スイッチトキャパシタ回路2の構成については、後述する。
積分回路3は、全差動演算増幅器3Aと積分キャパシタCFB1及びCFB2とを有する。積分キャパシタCFB1は、全差動演算増幅器3Aの反転入力端子(第3の入力端子とも称する)と非反転出力端子(第5の出力端子とも称する)との間に挿入される。積分キャパシタCFB2は、全差動演算増幅器3Aの非反転入力端子(第4の入力端子とも称する)と反転出力端子(第6の出力端子とも称する)との間に挿入される。全差動演算増幅器3Aの非反転出力端子は出力端子TOUT+(第1の出力端子とも称する)と接続され、出力端子TOUT+から出力信号OUT+が出力される。全差動演算増幅器3Aの反転出力端子は出力端子TOUT-(第2の出力端子とも称する)と接続され、出力端子TOUT-から出力信号OUT-が出力される。換言すれば、全差動演算増幅器3Aは、非反転入力端子及び非反転入力端子の間の差動信号を増幅した信号を、非反転入力端子及び非反転入力端子間の差動信号として出力する。
続いて、スイッチトキャパシタ回路2の構成及び動作について説明する。スイッチトキャパシタ回路2は、サンプリングキャパシタCSH1及びCSH2、スイッチS1~S8を有する。
前段増幅器1の出力端子1CとサンプリングキャパシタCSH1との間には、スイッチS1が挿入される。スイッチS1とサンプリングキャパシタCSH1との間のノードと基準電圧源との間には、スイッチS2が挿入される。なお、以下では、基準電圧源の出力電圧をREFとする。基準電圧REFは、例えばグランド電圧である。サンプリングキャパシタCSH1とスイッチトキャパシタ回路2の出力端子2Cとの間には、スイッチS3が挿入される。スイッチS3とサンプリングキャパシタCSH1との間のノードと基準電圧源との間には、スイッチS4が挿入される。
前段増幅器1の出力端子1DとサンプリングキャパシタCSH2との間には、スイッチS5が挿入される。スイッチS5とサンプリングキャパシタCSH2との間のノードと基準電圧源との間には、スイッチS6が挿入される。サンプリングキャパシタCSH2とスイッチトキャパシタ回路2の出力端子2Dとの間には、スイッチS7が挿入される。スイッチS7とサンプリングキャパシタCSH2との間のノードと基準電圧源との間には、スイッチS8が挿入される。
スイッチS1、S4、S5及びS8(第1のスイッチ群とも称する)は制御信号φAに基づいて同期的に開閉し、スイッチS2、S3、S6及びS7(第2のスイッチ群とも称する)は制御信号φBに基づいて同期的に開閉する。なお、第1のスイッチ群のスイッチと、第2のスイッチ群のスイッチとは、相補的にオンになるように制御される。すなわち、双方の群のスイッチが同時にオンになることがないように制御される。
以下、フロントエンド回路90の動作について説明する。制御信号φAがHIGH、制御信号φBがLOWになると、スイッチS1、S4、S5及びS8がオン、スイッチS2、S3、S6及びS7がオフとなる。これにより、基準電圧REFを基準にサンプリングキャパシタCSH1及びCSH2が充電されて、電圧VOUT_PREがサンプリングされる(サンプリング動作)。
次いで、制御信号φAがLOW、制御信号φBがHIGHになると、スイッチS1、S4、S5及びS8がオフ、スイッチS2、S3、S6及びS7がオンとなる。これにより、サンプリングキャパシタCSH1の電荷が積分キャパシタCFB1へ転送され、かつ、サンプリングキャパシタCSH2の電荷が積分キャパシタCFB2へ転送される(電荷転送動作)。
転送された電荷は積分回路3の積分キャパシタCFB1及び積分キャパシタCFB2に蓄積され、蓄積された電荷に応じた出力電圧が出力される。このように、サンプリング動作及び電荷転送動作が1回ずつ行われる動作を、1回のサンプリングサイクルと称する。
次に、フロントエンド回路90の出力電圧、すなわち出力端子TOUT+と出力端子TOUT-との間の差電圧である出力電圧VOUTについて検討する。以下では、サンプリングキャパシタCSH1及びCSH2の容量をCSH、積分キャパシタCFB1及びCFB2の容量をCFB、前段増幅器1のゲインをGPREと定義する。入力信号IN+と入力信号IN-との間の差電圧(入力電圧)をVIN、入力信号IN+の電圧を+VIN/2、入力信号IN-の電圧を-VIN/2と定義する。前段増幅器1の入力オフセット電圧をΔVPREと定義する。全差動演算増幅器3Aの入力オフセット電圧をΔVINTと定義する。
ここでは、前段増幅器1のコモン電圧は、基準電圧REFと同じ電圧であるものとする。このとき、サンプリング動作によってサンプリングキャパシタCSH1及びCSH2に充電される電荷QSH1及びQSH2は、それぞれ以下の式[1]及び[2]で表される。なお、以下では、サンプリング動作の理解を容易にするため、基準電圧REFを0として計算するものとする。このとき、前段増幅器1の入力端子1Aにおける入力オフセット電圧をΔVPRE/2、入力端子1Bにおける入力オフセット電圧を-ΔVPRE/2とする。
式[1]及び[2]における符号は、サンプリングキャパシタCSH1及びCSH2の入力側、すなわち前段増幅器1に接続される側の端子に蓄積される電荷の符号を示している。
次いで、電荷転送動作によって電荷が転送された後にサンプリングキャパシタCSH1及びCSH2に残存する電荷Q’SH1及びQ’SH2は、それぞれ以下の式[3]及び[4]で表される。なお、以下では、全差動演算増幅器3Aのコモン電圧を0、反転入力端子の入力オフセット電圧をΔVINT/2、非反転入力端子の入力オフセット電圧を-ΔVINT/2とする。
式[3]及び[4]における符号は、サンプリングキャパシタCSH1及びCSH2の出力側、すなわち全差動演算増幅器3Aに接続される側の端子に蓄積される電荷の符号を示している。
この場合、積分キャパシタCFB1に移動した電荷QFB1は、式[1]と式[3]との差分で表され、積分キャパシタCFB2に移動した電荷QFB2は、式[2]と式[4]との差分で表される。
式[5]及び[6]における符号は、積分キャパシタCFB1及びCFB2の入力側、すなわち全差動演算増幅器3Aの入力端子に接続される側の端子に蓄積される電荷の符号を示している。
式[7]の右辺第1項の入力電圧VINに乗じられる係数GPRE・CSH/CFBは、フロントエンド回路90への入力電圧VINに対する信号ゲインを示している。
右辺第2項は、前段増幅器1の入力オフセット電圧ΔVPREが信号ゲインだけ増幅されることを示している。通常、前段増幅器1の入力オフセット電圧ΔVPREは大きく、フロントエンド回路90の信号ゲイン分だけ増幅された入力オフセット電圧ΔVPREが、出力電圧VOUTに含まれることが分かる。
右辺第3項のCSH/CFBは積分回路3の信号ゲインである。よって、右辺第3項は、全差動演算増幅器3Aの入力オフセット電圧ΔVINTが(積分回路の信号ゲイン+1)倍だけ増幅されることを示している。つまり、出力電圧VOUTには、全差動演算増幅器3Aの入力オフセット電圧ΔVINTの影響も加算されてしまうことが分かる。
これらの増幅器の入力オフセット電圧による影響は、上述したように、エンコーダにおける位置検出精度の悪化を招く。
これに対し、本実施の形態では、前段増幅器1の入力オフセット電圧の影響を除去可能なフロントエンド回路を提案する。以下、実施の形態1にかかるフロントエンド回路10について説明する。
図6に、実施の形態1にかかるフロントエンド回路10の概要構成を模式的に示す。図7に、実施の形態1にかかるフロントエンド回路10の構成をより詳細に示す。フロントエンド回路10は、上述のフロントエンド回路90に、切替回路4及び5を追加した構成を有する。フロントエンド回路10は、切替回路4及び5によって接続を切り替えることで、いわゆる二重相関サンプリング(CDS:Correlated Double Sampling)を行う回路として構成される。なお、前段増幅器1、スイッチトキャパシタ回路2及び積分回路3は、フロントエンド回路90と同様であるので、説明を省略する。
切替回路4(第1の切替回路とも称する)は、スイッチS11~S14を有し、入力端子TIN+及びTIN-と、前段増幅器1との間に挿入される。スイッチS11は、入力端子TIN+と前段増幅器1の一方の入力端子1A(第1の入力端子とも称する)との間に接続される。スイッチS12は、入力端子TIN+と前段増幅器1の他方の入力端子1B(第2の入力端子とも称する)との間に接続される。スイッチS13は、入力端子TINーと前段増幅器1の入力端子1Bとの間に接続される。スイッチS14は、入力端子TIN-と前段増幅器1の入力端子1Aとの間に接続される。
スイッチS11及びS13は制御信号φ1に基づいてオン/オフされ、スイッチS12及び14は制御信号φ2に基づいてオン/オフされる。なお、スイッチS11及びS13と、スイッチS12及びS14とは、相補的にオンになるように、すなわち同時にオンになることがないように制御される。
切替回路5(第2の切替回路とも称する)は、スイッチS21~S24を有し、スイッチトキャパシタ回路2と積分回路3との間に挿入される。スイッチS21は、スイッチトキャパシタ回路2の出力端子2Cと全差動演算増幅器3Aの反転入力端子との間に接続される。スイッチS22は、スイッチトキャパシタ回路2の出力端子2Cと、全差動演算増幅器3Aの非反転入力端子との間に接続される。スイッチS23は、スイッチトキャパシタ回路2の出力端子2Dと全差動演算増幅器3Aの非反転入力端子との間に接続される。スイッチS24は、スイッチトキャパシタ回路2の出力端子2Dと全差動演算増幅器3Aの反転入力端子との間に接続される。
スイッチS21及びS23は制御信号φ1に基づいてオン/オフされ、スイッチS22及び24は制御信号φ2に基づいてオン/オフされる。なお、スイッチS21及びS23と、スイッチS22及びS24とは、相補的にオンになるように、すなわち同時にオンになることがないように制御される。
次いで、フロントエンド回路10の動作について説明する。フロントエンド回路10は、制御信号φ1及びφ2のレベルを変化させながら、上述のサンプリングサイクルを2回実行することで、オフセット電圧の影響をキャンセルすることができる。
1回目のサンプリングサイクル
図8に、1回目のサンプリングサイクルにおけるフロントエンド回路10の等価回路図を示す。1回目のサンプリングサイクルでは、制御信号φ1をHIGHにしてスイッチS11、S13、S21及びS23をオン、制御信号φ2をLOWにしてスイッチS12、S14、S22及びS24をオフにする。この状態で、1回目のサンプリングサイクルを実行する。これにより、上述のフロントエンド回路90と同様に、積分回路3の積分キャパシタCFB1及びCFB2に電荷が蓄積される。
図8に、1回目のサンプリングサイクルにおけるフロントエンド回路10の等価回路図を示す。1回目のサンプリングサイクルでは、制御信号φ1をHIGHにしてスイッチS11、S13、S21及びS23をオン、制御信号φ2をLOWにしてスイッチS12、S14、S22及びS24をオフにする。この状態で、1回目のサンプリングサイクルを実行する。これにより、上述のフロントエンド回路90と同様に、積分回路3の積分キャパシタCFB1及びCFB2に電荷が蓄積される。
2回目のサンプリングサイクル
図9に、2回目のサンプリングサイクルにおけるフロントエンド回路10の等価回路図を示す。2回目のサンプリングサイクルでは、制御信号φ1をLOWにしてスイッチS11、S13、S21及びS23をオフ、制御信号φ2をHIGHにしてスイッチS12、S14、S22及びS24をオンにする。この状態で、2回目のサンプリングサイクルを実行する。これにより、上述のフロントエンド回路90と同様に、積分回路3の積分キャパシタCFB1及びCFB2に電荷が蓄積される。
図9に、2回目のサンプリングサイクルにおけるフロントエンド回路10の等価回路図を示す。2回目のサンプリングサイクルでは、制御信号φ1をLOWにしてスイッチS11、S13、S21及びS23をオフ、制御信号φ2をHIGHにしてスイッチS12、S14、S22及びS24をオンにする。この状態で、2回目のサンプリングサイクルを実行する。これにより、上述のフロントエンド回路90と同様に、積分回路3の積分キャパシタCFB1及びCFB2に電荷が蓄積される。
以上の2回のサンプリングサイクルでは、スイッチのオン/オフにかかわらず、前段増幅器1で増幅された入力信号IN+の電圧VIN/2は全差動演算増幅器3Aの反転入力端子に印加され、前段増幅器で増幅された入力信号IN-の電圧-VIN/2は全差動演算増幅器3Aの非反転入力端子に印加される。
これに対し、前段増幅器1で増幅された前段増幅器1の入力オフセット電圧ΔVPRE(前段増幅器1の出力オフセット電圧)は、1回目のサンプリングサイクルでは、フロントエンド回路90と同様に積分回路3に印加される。つまり、積分キャパシタCFB1は前段増幅器1で増幅された入力オフセット電圧ΔVPRE/2によって充電され、積分キャパシタCFB2は前段増幅器1で増幅された入力オフセット電圧-ΔVPRE/2によって充電される。一方、2回目のサンプリングサイクルでは、前段増幅器1で増幅された前段増幅器1の入力オフセット電圧ΔVPRE(前段増幅器1の出力オフセット電圧)は、1回目のサンプリングサイクルとは反転して、換言すれば逆の極性にて積分回路3に印加される。つまり、積分キャパシタCFB1には前段増幅器1で増幅された入力オフセット電圧-ΔVPRE/2によって充電され、積分キャパシタCFB2には前段増幅器1で増幅された入力オフセット電圧ΔVPRE/2によって充電される。そのため、出力電圧VOUTに対する前段増幅器1の入力オフセット電圧ΔVPREの影響をキャンセルすることができる。
以下、フロントエンド回路10の出力電圧VOUTについて、具体的に検討する。
[1回目のサンプリングサイクルのサンプリング動作]
1回目のサンプリングサイクルのサンプリング動作によってサンプリングキャパシタCSH1及びCSH2に充電される電荷QSH1_1及びQSH2_1は、それぞれ以下の式[8]及び[9]で表される。なお、上述と同様に、前段増幅器1のコモン電圧は基準電圧REFと同じ電圧であり、かつ、基準電圧REFは0であるものとする。
式[8]及び[9]における符号は、サンプリングキャパシタCSH1及びCSH2の入力側、すなわち前段増幅器1に接続される側の端子に蓄積される電荷の符号を示している。
[1回目のサンプリングサイクルのサンプリング動作]
1回目のサンプリングサイクルのサンプリング動作によってサンプリングキャパシタCSH1及びCSH2に充電される電荷QSH1_1及びQSH2_1は、それぞれ以下の式[8]及び[9]で表される。なお、上述と同様に、前段増幅器1のコモン電圧は基準電圧REFと同じ電圧であり、かつ、基準電圧REFは0であるものとする。
1回目のサンプリングサイクルの電荷転送動作によって電荷が転送された後にサンプリングキャパシタCSH1及びCSH2に残存する電荷Q’SH1_1及びQ’SH2_1は、それぞれ以下の式[10]及び[11]で表される。上述と同様に、全差動演算増幅器3Aのコモン電圧を0、反転入力端子の電圧をΔVINT/2、非反転入力端子の電圧を-ΔVINT/2とする。
式[10]及び[11]における符号は、サンプリングキャパシタCSH1及びCSH2の出力側、すなわち全差動演算増幅器3Aに接続される側の端子に蓄積される電荷の符号を示している。
この場合、積分キャパシタCFB1に移動した電荷QFB1_1は、式[8]と式[10]との差分で表され、積分キャパシタCFB2に移動した電荷QFB2_1は、式[9]と式[11]との差分で表される。
式[12]及び[13]における符号は、積分キャパシタCFB1及びCFB2の入力側、すなわち全差動演算増幅器3Aの入力端子に接続される側の端子に蓄積される電荷の符号を示している。
[2回目のサンプリングサイクルのサンプリング動作]
次いで、2回目のサンプリングサイクルのサンプリング動作によってサンプリングキャパシタCSH1及びCSH2に充電される電荷QSH1_2及びQSH2_2は、それぞれ以下の式[14]及び[15]で表される。
式[14]及び[15]における符号は、サンプリングキャパシタCSH1及びCSH2の入力側、すなわち前段増幅器1に接続される側の端子に蓄積される電荷の符号を示している。
次いで、2回目のサンプリングサイクルのサンプリング動作によってサンプリングキャパシタCSH1及びCSH2に充電される電荷QSH1_2及びQSH2_2は、それぞれ以下の式[14]及び[15]で表される。
2回目のサンプリングサイクルの電荷転送動作によって電荷が転送された後にサンプリングキャパシタCSH1及びCSH2に残存する電荷Q’SH1_2及びQ’SH2_2は、それぞれ以下の式[16]及び[17]で表される。
式[16]及び[17]における符号は、サンプリングキャパシタCSH1及びCSH2の出力側、すなわち全差動演算増幅器3Aに接続される側の端子に蓄積される電荷の符号を示している。
この場合、積分キャパシタCFB1に移動した電荷QFB1_2は、式[14]と式[16]との差分で表され、積分キャパシタCFB2に移動した電荷QFB2_2は、式[15]と式[17]との差分で表される。
式[18]及び[19]における符号は、積分キャパシタCFB1及びCFB2の入力側、すなわち全差動演算増幅器3Aの入力端子に接続される側の端子に蓄積される電荷の符号を示している。
よって、1回目のサンプリングサイクルと2回目のサンプリングサイクルとで積分キャパシタCFB1及びCFB2に充電される電荷QFB1及びQFB2は、それぞれ以下の式[20]及び[21]で表される。
式[20]及び[21]における符号は、積分キャパシタCFB1及びCFB2の入力側、すなわち全差動演算増幅器3Aの入力端子に接続される側の端子に蓄積される電荷の符号を示している。
よって、本構成によれば、出力電圧VOUTから前段増幅器1の入力オフセット電圧ΔVPREの影響を除くことができる。なお、式[7]と式[22]とを比べると、比較的大きな前段増幅器1の入力オフセット電圧ΔVPREの影響を除去できるので、結果としてエンコーダの位置検出精度を向上させることができる。
さらに、本構成では、実施の形態1と同様に、同一の信号(入力電圧VIN)を2回に分けてサンプリングする、いわゆる二重相関サンプリング(CDS:Correlated Double Sampling)を行うことで1/fノイズなどのノイズ低減を実現することも可能である。
さらにまた、出力電圧に占めるオフセットを抑制できるので、フロントエンド回路のダイナミックレンジを大きくすることも可能となる。
なお、フロントエンド回路10では、ノイズの低減及び高いゲイン化を図るため、積算サンプリングを行ってもよい。ここでいう積算サンプリングとは、上述の1回目のサンプリングサイクルと2回目のサンプリングサイクルとからなるセットを複数回繰り返して行うことを意味する。このとき、積算サンプリング後の出力電圧VOUTに作用する全差動演算増幅器3AのゲインをGINTとすると、出力電圧VOUTは以下の式[23]で表される。
式[23]では、入力電圧VIN及び全差動演算増幅器3Aの入力オフセット電圧ΔVINTに全差動演算増幅器3AのゲインをGINTが乗じられるものの、式[22]と同様に前段増幅器1の入力オフセット電圧ΔVPREの影響は除かれている。そのため、積算サンプリングで取得した出力電圧VOUTに含まれるオフセット成分を好適に抑制し、結果としてエンコーダの位置検出精度を向上させることができる。
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、1回目のサンプリングサイクルと2回目のサンプリングサイクルとは、順序を入れ替えて行ってもよい。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、1回目のサンプリングサイクルと2回目のサンプリングサイクルとは、順序を入れ替えて行ってもよい。
上述の実施の形態と同様に前段増幅器1及び全差動演算増幅器3Aのオフセット電圧の影響を低減できるならば、フロントエンド回路内の前段増幅器1、スイッチトキャパシタ回路2、積分回路3及び各切替回路の接続関係を適宜変更してもよい。
上述の実施の形態では、エンコーダの例として電磁誘導式のアブソリュートエンコーダについて説明したが、光学式、磁気式、静電容量式などの他の検出方式のエンコーダに上述のフロントエンド回路を適用してもよいことは、言うまでもない。また、アブソリュートエンコーダ及びインクリメンタルエンコーダのいずれに上述のフロントエンド回路を適用してもよいことも、言うまでもない。
CFB1、CFB2 積分キャパシタ
CSH1、CSH2 サンプリングキャパシタ
L10~L13 スケール巻線
L10A~L13A、L10B~L13B 巻線
LR10~LR13 受信巻線
LT10~LT13 送信巻線
S1~S8 スイッチ
S11~S14、S21~S24、S31~S34 スイッチ
T10~T13 スケールトラック
TIN+、TIN- 入力端子
TOUT+、TOUT- 出力端子
1 前段増幅器
1A、1B、2A、2B 入力端子
1C、1D、2C、2D 出力端子
2 スイッチトキャパシタ回路
3 積分回路
3A 全差動演算増幅器
4、5 切替回路
10、10A、10B、90 フロントエンド回路
11A、11B アナログ-デジタル(A/D)変換器
12 デジタル処理部
1000 エンコーダ
1001 スケール
1001A、1002A 板状部材
1002 検出ヘッド
1003 信号処理装置
CSH1、CSH2 サンプリングキャパシタ
L10~L13 スケール巻線
L10A~L13A、L10B~L13B 巻線
LR10~LR13 受信巻線
LT10~LT13 送信巻線
S1~S8 スイッチ
S11~S14、S21~S24、S31~S34 スイッチ
T10~T13 スケールトラック
TIN+、TIN- 入力端子
TOUT+、TOUT- 出力端子
1 前段増幅器
1A、1B、2A、2B 入力端子
1C、1D、2C、2D 出力端子
2 スイッチトキャパシタ回路
3 積分回路
3A 全差動演算増幅器
4、5 切替回路
10、10A、10B、90 フロントエンド回路
11A、11B アナログ-デジタル(A/D)変換器
12 デジタル処理部
1000 エンコーダ
1001 スケール
1001A、1002A 板状部材
1002 検出ヘッド
1003 信号処理装置
Claims (6)
- 第1及び第2の入力端子に入力される信号を増幅する前段増幅器と、
第1及び第2の入力信号が入力され、前記第1及び第2の入力信号のそれぞれを、前記第1及び前記第2の入力端子へ択一的に出力する第1の切替回路と、
前記前段増幅器で増幅された2つの信号をサンプリングするスイッチトキャパシタ回路と、
前記スイッチトキャパシタ回路でサンプリングされた2つの信号からなる差動信号が第3及び第4の入力端子のそれぞれに入力され、前記第3及び第4の入力端子に入力された信号を積分した差動信号のそれぞれを第1及び第2の出力端子へ出力する積分回路と、
前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替え可能に構成された第2の切替回路と、を備え、
前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを2回行う二重相関サンプリングが行われ、
前記サイクルが変わるごとに、前記第1及び第2の切替回路は、前記前段増幅器と第1及び第2の入力端子との間の接続関係、及び、前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替える、
フロントエンド回路。 - 前記サイクルが変わるごとに、前記第1の切替回路は、前記第1及び第2の入力信号のそれぞれの出力先を前記第1及び第2の入力端子の間で切り替え、前記第2の切替回路は、前記スイッチトキャパシタ回路でサンプリングされた前記2つの信号のそれぞれの出力先を前記第3及び第4の入力端子の間で切り替える、
請求項1に記載のフロントエンド回路。 - 前記第1の切替回路は、
一端に前記第1の入力信号が入力され、他端が前記第1の入力端子に接続される第1のスイッチと、
一端に前記第1の入力信号が入力され、他端が前記第2の入力端子に接続される第2のスイッチと、
一端に前記第2の入力信号が入力され、他端が前記第2の入力端子に接続される第3のスイッチと、
一端に前記第2の入力信号が入力され、他端が前記第1の入力端子に接続される第4のスイッチと、を備え、
前記スイッチトキャパシタ回路は、
前記サンプリングされた2つの信号の一方を出力する第3の出力端子と、
前記サンプリングされた2つの信号の他方を出力する第4の出力端子と、を備え、
前記第2の切替回路は、
前記第3の出力端子と、前記第3の入力端子と、の間に接続される第5のスイッチと、
前記第3の出力端子と、前記第4の入力端子と、の間に接続される第6のスイッチと、
前記第4の出力端子と、前記第4の入力端子と、の間に接続される第7のスイッチと、
前記第4の出力端子と、前記第3の入力端子と、の間に接続される第8のスイッチと、を備え、
前記積分回路は、
前記第3及び第4の入力端子間に入力される差動信号を増幅した信号を、第6及び第5の出力端子間から、前記第2及び第1の出力端子間の差動信号として出力する全差動演算増幅器と、
前記第3の入力端子と前記第5の出力端子との間に接続される第1の積分キャパシタと、
前記第4の入力端子と前記第6の出力端子との間に接続される第2の積分キャパシタと、を備え、
前記第1、第3、第5及び第7のスイッチと、前記第2、第4、第6及び第8のスイッチとは、前記サイクルが変わるごとに相補的にオン/オフされる、
請求項2に記載のフロントエンド回路。 - 2回の前記サイクルの一方では、前記第1、第3、第5及び第7のスイッチがオン、前記第2、第4、第6及び第8のスイッチがオフとなり、
前記2回のサイクルの他方では、前記第1、第3、第5及び第7のスイッチがオフ、前記第2、第4、第6及び第8のスイッチがオンになる、
請求項3に記載のフロントエンド回路。 - 前記前段増幅器は、前記第1及び第2の入力端子に入力される信号を増幅した信号を、それぞれ第7及び第8の出力端子から出力し、
前記第7の出力端子から出力される信号をサンプリングした信号は、前記第3の出力端子から出力され、
前記第8の出力端子から出力される信号をサンプリングした信号は、前記第4の出力端子から出力される、
請求項3又は4に記載のフロントエンド回路。 - スケールトラックが設けられたスケールと、
前記スケールの検出結果を示す2相以上の信号を出力する検出ヘッドと、
前記2相以上の信号のうちの2つの相に対応する信号を受信するフロントエンド回路を有する信号処理装置と、を備え、
前記フロントエンド回路は、
第1及び第2の入力端子に入力される信号を増幅する前段増幅器と、
第1及び第2の入力信号が入力され、前記第1及び第2の入力信号のそれぞれを、前記第1及び前記第2の入力端子へ択一的に出力する第1の切替回路と、
前記前段増幅器で増幅された2つの信号をサンプリングするスイッチトキャパシタ回路と、
前記スイッチトキャパシタ回路でサンプリングされた2つの信号からなる差動信号が第3及び第4の入力端子のそれぞれに入力され、前記第3及び第4の入力端子に入力された信号を積分した差動信号のそれぞれを第1及び第2の出力端子へ出力する積分回路と、
前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替え可能に構成された第2の切替回路と、を備え、
前記スイッチトキャパシタ回路でのサンプリングと、前記サンプリングされた信号の積分とからなるサイクルを2回行う二重相関サンプリングが行われ、
前記サイクルが変わるごとに、前記第1及び第2の切替回路は、前記前段増幅器と第1及び第2の入力端子との間の接続関係、及び、前記スイッチトキャパシタ回路と前記積分回路との間の接続関係を切り替える、
エンコーダ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021050175A JP2022148472A (ja) | 2021-03-24 | 2021-03-24 | フロントエンド回路及びエンコーダ |
DE102022105431.4A DE102022105431A1 (de) | 2021-03-24 | 2022-03-08 | Front-End-Schaltung und Codierer |
US17/698,417 US20220311399A1 (en) | 2021-03-24 | 2022-03-18 | Front-end circuit and encoder |
CN202210298087.XA CN115133884A (zh) | 2021-03-24 | 2022-03-24 | 前端电路和编码器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021050175A JP2022148472A (ja) | 2021-03-24 | 2021-03-24 | フロントエンド回路及びエンコーダ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022148472A true JP2022148472A (ja) | 2022-10-06 |
Family
ID=83192600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021050175A Pending JP2022148472A (ja) | 2021-03-24 | 2021-03-24 | フロントエンド回路及びエンコーダ |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220311399A1 (ja) |
JP (1) | JP2022148472A (ja) |
CN (1) | CN115133884A (ja) |
DE (1) | DE102022105431A1 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4213541B2 (ja) | 2003-08-20 | 2009-01-21 | 株式会社ミツトヨ | 変位測定器 |
JP2005077137A (ja) | 2003-08-28 | 2005-03-24 | Mitsutoyo Corp | エンコーダの出力信号処理装置 |
WO2010103580A1 (ja) | 2009-03-09 | 2010-09-16 | パナソニック株式会社 | スイッチトキャパシタ増幅回路、アナログフロントエンド回路 |
JP6517540B2 (ja) | 2015-03-03 | 2019-05-22 | 株式会社ミツトヨ | 位相調整器及びエンコーダ |
-
2021
- 2021-03-24 JP JP2021050175A patent/JP2022148472A/ja active Pending
-
2022
- 2022-03-08 DE DE102022105431.4A patent/DE102022105431A1/de active Pending
- 2022-03-18 US US17/698,417 patent/US20220311399A1/en active Pending
- 2022-03-24 CN CN202210298087.XA patent/CN115133884A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
DE102022105431A1 (de) | 2022-09-29 |
CN115133884A (zh) | 2022-09-30 |
US20220311399A1 (en) | 2022-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11946987B2 (en) | Hall electromotive force signal detection circuit having a difference calculation circuit and current sensor thereof | |
US6433712B1 (en) | Offset error compensation of input signals in analog-to-digital converter | |
Yazdi et al. | Precision readout circuits for capacitive microaccelerometers | |
JP5695764B2 (ja) | 磁気検出装置及び磁気検出方法 | |
KR101484334B1 (ko) | 공통-모드 인센시티브 샘플러 | |
CN110763870B (zh) | Mems传感器检测装置以及mems传感器系统 | |
WO2014059437A2 (en) | Switched capacitor circuits having level-shifting buffer amplifiers, and associated methods | |
JP5104936B2 (ja) | 加速度および角速度検出装置 | |
JP6087927B2 (ja) | 容量性センサのための表面充電の減少技術 | |
JP5314619B2 (ja) | ホール起電力信号検出装置 | |
JP2022148472A (ja) | フロントエンド回路及びエンコーダ | |
JP2022148473A (ja) | フロントエンド回路及びエンコーダ | |
EP3072241B1 (en) | Capacitance processing circuit and a mems device | |
JP4807795B2 (ja) | 温度測定回路 | |
US11561113B2 (en) | Core-position sensor | |
JP6159296B2 (ja) | ホールセンサ及びホール起電力検出方法 | |
JP4183179B2 (ja) | アナログ・ディジタル変換器 | |
JP2003168976A (ja) | A/d変換器のオフセット補正装置及び電力量計 | |
CN114910060A (zh) | 用于传感器系统的读出电路和传感器系统 | |
JP2021145315A (ja) | 演算増幅器 |