JPH02209771A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02209771A JPH02209771A JP1260253A JP26025389A JPH02209771A JP H02209771 A JPH02209771 A JP H02209771A JP 1260253 A JP1260253 A JP 1260253A JP 26025389 A JP26025389 A JP 26025389A JP H02209771 A JPH02209771 A JP H02209771A
- Authority
- JP
- Japan
- Prior art keywords
- type mos
- mos transistors
- type
- outermost
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＭＯＳトランジスタを具えるマスタスライス
方式の半導体集積回路、特に６個のＣＭＯＳトランジス
タより成るスタティックＲＡＭを構成するのに好適なゲ
ートアレイに関するものである。
方式の半導体集積回路、特に６個のＣＭＯＳトランジス
タより成るスタティックＲＡＭを構成するのに好適なゲ
ートアレイに関するものである。
（従来の技術）
第５図は６個のＣＭＯ３＋−ランジスタより成るスタテ
ィックＲＡＭ （以後ＣＭＯＳ６トランジスタＳＲＡＭ
と称する）の基本セルの構成を示す回路図である。２個
のＰ型ＭＯＳトランジスタＴＰ＋およびＴ、□のソース
を共通に電ｔＪ、電圧Ｖ Ｄ Ｄ、例えば５■に接続し
、４個のＮ型ＭＯＳトランジスタＴＨＩ−ＴＮ４の内、
ＴＨ＋およびＴ９４のソースはそれぞれビットラインＢ
ＩＴおよび反転ビットラインＢＩＴに接続し、ドレイン
はそれぞれＴＰＩおよび’Ｔ”ｒｚのドレインと一緒に
Ｔ、□およびＴＮ３のドレインに接続し、Ｔ、□および
ＴＮ３のソースは共通として電源電圧■８．（零電位）
に接続し、Ｔ□およびＴＮ２のゲートは共通に接続する
とともにＴ、□のドレインおよびＴＮ３のドレインの共
通接続点に接続し、ＴＰ２およびＴＮ３のゲートは共通
に接続するとともにＴＰＩのドレインおよびＴ８□のド
レインの共通接続点に接続し、Ｔ□およびＴ Ｎ４のゲ
ートはワードラインＷＯＲＤに接続した構成となってい
る。
ィックＲＡＭ （以後ＣＭＯＳ６トランジスタＳＲＡＭ
と称する）の基本セルの構成を示す回路図である。２個
のＰ型ＭＯＳトランジスタＴＰ＋およびＴ、□のソース
を共通に電ｔＪ、電圧Ｖ Ｄ Ｄ、例えば５■に接続し
、４個のＮ型ＭＯＳトランジスタＴＨＩ−ＴＮ４の内、
ＴＨ＋およびＴ９４のソースはそれぞれビットラインＢ
ＩＴおよび反転ビットラインＢＩＴに接続し、ドレイン
はそれぞれＴＰＩおよび’Ｔ”ｒｚのドレインと一緒に
Ｔ、□およびＴＮ３のドレインに接続し、Ｔ、□および
ＴＮ３のソースは共通として電源電圧■８．（零電位）
に接続し、Ｔ□およびＴＮ２のゲートは共通に接続する
とともにＴ、□のドレインおよびＴＮ３のドレインの共
通接続点に接続し、ＴＰ２およびＴＮ３のゲートは共通
に接続するとともにＴＰＩのドレインおよびＴ８□のド
レインの共通接続点に接続し、Ｔ□およびＴ Ｎ４のゲ
ートはワードラインＷＯＲＤに接続した構成となってい
る。
第６図は上述したＣＭＯ３６トランジスタＳＲＡＭを構
成する従来のゲートアレイの平面的構成を示すものであ
り、基本セルＢＣは４個のＰ型ＭＯＳトランジスタＴＦ
Ｉ〜Ｔ”ｒ４と４個のＮ型ＭＯＳトランジスタＴＮＩ〜
ＴＮ４とを具えており、ＴＰＩ〜ＴＰ４のゲート電極１
〜４は互いに平行に対向して整列されているとともにＴ
Ｈｌ ”−Ｔ Ｎ ４のゲート電極５〜８も互いに平
行に対向して整列している。
成する従来のゲートアレイの平面的構成を示すものであ
り、基本セルＢＣは４個のＰ型ＭＯＳトランジスタＴＦ
Ｉ〜Ｔ”ｒ４と４個のＮ型ＭＯＳトランジスタＴＮＩ〜
ＴＮ４とを具えており、ＴＰＩ〜ＴＰ４のゲート電極１
〜４は互いに平行に対向して整列されているとともにＴ
Ｈｌ ”−Ｔ Ｎ ４のゲート電極５〜８も互いに平
行に対向して整列している。
ＴＰＩのソースとＴＰ２のソースは共通の拡散層９で構
成され、ＴＮ□のソースとＴＮ３のソースは共通の拡散
層１０で構成されている。Ｔ Ｐ Ｉ ” Ｔ Ｐ ４
のドレイン１１〜１４およびＴ、ｌ＋〜ＴＮ４のドレイ
ン１５〜１８はそれぞれ独立の拡散層で形成されている
。また、Ｐ型ＭＯＳトランジスタＴＰ！およびＴＰ４の
ソース１９および２０はそれぞれ隣接する基本セルの最
外側のＰ型ＭＯＳトランジスタのソースと共通の拡散層
で形成されている。また、Ｎ型ＭＯＳトランジスタＴＮ
ＩおよびＴＮ４のソース２１および２２はそれぞれ隣接
する基本セルの最外側のＮ型ＭＯＳトランジスタのソー
スと共通の拡散層で形成されている。
成され、ＴＮ□のソースとＴＮ３のソースは共通の拡散
層１０で構成されている。Ｔ Ｐ Ｉ ” Ｔ Ｐ ４
のドレイン１１〜１４およびＴ、ｌ＋〜ＴＮ４のドレイ
ン１５〜１８はそれぞれ独立の拡散層で形成されている
。また、Ｐ型ＭＯＳトランジスタＴＰ！およびＴＰ４の
ソース１９および２０はそれぞれ隣接する基本セルの最
外側のＰ型ＭＯＳトランジスタのソースと共通の拡散層
で形成されている。また、Ｎ型ＭＯＳトランジスタＴＮ
ＩおよびＴＮ４のソース２１および２２はそれぞれ隣接
する基本セルの最外側のＮ型ＭＯＳトランジスタのソー
スと共通の拡散層で形成されている。
Ｐ型のＭＯＳ）ランジスタはＮ型の半導体ウェル２３内
に形成されており、Ｎ型のＭＯＳ）ランジスタはＰ型の
半導体基板２４内に形成されている。このように従来の
ゲートアレイでは基本セルＢＣ内のそれぞれ４個のＰ型
およびＮ型ＭＯＳトランジスタＴ□〜ＴＰ４およびＴＮ
、”−ＴＮ４が同一の形状寸法で構成されている。
に形成されており、Ｎ型のＭＯＳ）ランジスタはＰ型の
半導体基板２４内に形成されている。このように従来の
ゲートアレイでは基本セルＢＣ内のそれぞれ４個のＰ型
およびＮ型ＭＯＳトランジスタＴ□〜ＴＰ４およびＴＮ
、”−ＴＮ４が同一の形状寸法で構成されている。
第７図は第６図に示すゲートアレイに、例えばアルミウ
ニムの２Ｎ配線を施してＳＲＡＭを構成した状態を示す
ものであり、実線で示すラインは第１層の配線、点線で
示すラインは絶縁層を介して第１層配線の上に形成した
第２層の配線を示す。
ニムの２Ｎ配線を施してＳＲＡＭを構成した状態を示す
ものであり、実線で示すラインは第１層の配線、点線で
示すラインは絶縁層を介して第１層配線の上に形成した
第２層の配線を示す。
Ｏ印は第１層の配線に対するコンタクト、Ｘ印は第１層
と第２層との間のコンタクトを示すものである。第７図
に示すような接続を行うことにより第５図に示す回路構
成を有するＳＲＡＭを得ることができる。
と第２層との間のコンタクトを示すものである。第７図
に示すような接続を行うことにより第５図に示す回路構
成を有するＳＲＡＭを得ることができる。
（発明が解決しようとする課題）
上述した従来のゲートアレイにおいては、基本セルＢＣ
内のそれぞれ４個のＰ型ＭＯＳトランジスタおよびＮ型
ＭＯＳトランジスタは同一の構成を有しているため、実
装効率が悪（、大面積を必要とする欠点がある。
内のそれぞれ４個のＰ型ＭＯＳトランジスタおよびＮ型
ＭＯＳトランジスタは同一の構成を有しているため、実
装効率が悪（、大面積を必要とする欠点がある。
本発明の目的は上述した欠点を除去し、実装効率を向上
し、同一面積のチップ内により多くの素子を形成するこ
とができるようにした半導体集積回路を提供しようとす
るものである。
し、同一面積のチップ内により多くの素子を形成するこ
とができるようにした半導体集積回路を提供しようとす
るものである。
（課題を解決するための手段および作用）本発明は、Ｃ
ＭＯＳ）ランジスタを具えるマスタスライス方式の半導
体集積回路において、基本セルを構成する４個のＰ型Ｍ
ＯＳトランジスタと４個のＮ型ＭＯＳトランジスタを、
それぞれゲート電極が平行に対向するように一列に並べ
、中央の隣接する２個のＰ型ＭＯＳトランジスタの主電
極領域を共通の拡散層を以って構成して縦続接続し、両
最外側の２個のＰ型ＭＯＳトランジスタは中央の２個の
Ｐ型ＭＯＳトランジスタとは独立とするとともにそれぞ
れ隣接する基本セルの最外側のＰ型ＭＯＳトランジスタ
と共通とし、中央の隣接する２個のＮ型ＭＯＳトランジ
スタの主電極領域を共通の拡散層を以って構成して縦続
接続し、両最外側のＮ型ＭＯＳトランジスタは中央の２
個のＮ型ＭＯＳトランジスタとは独立とするとともにこ
れら両最外側のＮ型ＭＯＳトランジスタのゲート電極を
、それぞれ隣接する基本セルの最外側のＮ型ＭＯＳトラ
ンジスタのゲート電極と共通に形成したことを特徴とす
るものである。
ＭＯＳ）ランジスタを具えるマスタスライス方式の半導
体集積回路において、基本セルを構成する４個のＰ型Ｍ
ＯＳトランジスタと４個のＮ型ＭＯＳトランジスタを、
それぞれゲート電極が平行に対向するように一列に並べ
、中央の隣接する２個のＰ型ＭＯＳトランジスタの主電
極領域を共通の拡散層を以って構成して縦続接続し、両
最外側の２個のＰ型ＭＯＳトランジスタは中央の２個の
Ｐ型ＭＯＳトランジスタとは独立とするとともにそれぞ
れ隣接する基本セルの最外側のＰ型ＭＯＳトランジスタ
と共通とし、中央の隣接する２個のＮ型ＭＯＳトランジ
スタの主電極領域を共通の拡散層を以って構成して縦続
接続し、両最外側のＮ型ＭＯＳトランジスタは中央の２
個のＮ型ＭＯＳトランジスタとは独立とするとともにこ
れら両最外側のＮ型ＭＯＳトランジスタのゲート電極を
、それぞれ隣接する基本セルの最外側のＮ型ＭＯＳトラ
ンジスタのゲート電極と共通に形成したことを特徴とす
るものである。
さらに、本発明は、ＣＭＯＳトランジスタを具えるマス
タスライス方式の半導体集積回路において、基本セルを
構成する４個のＰ型ＭＯＳトランジスタと４個のＮ型Ｍ
ＯＳトランジスタを、それぞれゲート電極が平行に対向
するように一列に並べ、中央の隣接する２個のＰ型およ
びＮ型ＭＯＳトランジスタの主電極領域をそれぞれ共通
の拡散層を以って構成して縦続接続し、両最外側の２個
のＰ型およびＮ型ＭＯＳトランジスタは中央の２個のＰ
型およびＮ型ＭＯＳトランジスタとはそれぞれ独立とす
るとともにこれら両最外側のＰ型およびＮ型ＭＯＳトラ
ンジスタのゲート電極を、それぞれ隣接する基本セルの
最外側のＰ型およびＮ型ＭＯＳトランジスタのゲート電
極と共通に形成したことを特徴とするものである。
タスライス方式の半導体集積回路において、基本セルを
構成する４個のＰ型ＭＯＳトランジスタと４個のＮ型Ｍ
ＯＳトランジスタを、それぞれゲート電極が平行に対向
するように一列に並べ、中央の隣接する２個のＰ型およ
びＮ型ＭＯＳトランジスタの主電極領域をそれぞれ共通
の拡散層を以って構成して縦続接続し、両最外側の２個
のＰ型およびＮ型ＭＯＳトランジスタは中央の２個のＰ
型およびＮ型ＭＯＳトランジスタとはそれぞれ独立とす
るとともにこれら両最外側のＰ型およびＮ型ＭＯＳトラ
ンジスタのゲート電極を、それぞれ隣接する基本セルの
最外側のＰ型およびＮ型ＭＯＳトランジスタのゲート電
極と共通に形成したことを特徴とするものである。
（実施例）
第１図は本発明による半導体集積回路の一実施例の構成
を示す平面図であり、第２図は同じくそれから形成した
ＳＲＡＭの構成を示す平面図である。１つの基本セルＢ
Ｃ内に形成されているＭＯＳトランジスタの個数は第６
図に示した従来例と同様であり、４個のＰ型ＭＯＳトラ
ンジスタＴＰＩ〜ＴＰ４がＮ型ウェル５３内に形成され
、４個のＮ型ＭＯＳトランジスタＴＮＩ〜Ｔ、４４がＰ
型半導体基板５４に形成されている。Ｐ型ＭＯＳトラン
ジスタＴＰＩ〜Ｔ□は、それらのゲート電極３１〜３４
が互いに平行に対向するように隣接して配置されている
。
を示す平面図であり、第２図は同じくそれから形成した
ＳＲＡＭの構成を示す平面図である。１つの基本セルＢ
Ｃ内に形成されているＭＯＳトランジスタの個数は第６
図に示した従来例と同様であり、４個のＰ型ＭＯＳトラ
ンジスタＴＰＩ〜ＴＰ４がＮ型ウェル５３内に形成され
、４個のＮ型ＭＯＳトランジスタＴＮＩ〜Ｔ、４４がＰ
型半導体基板５４に形成されている。Ｐ型ＭＯＳトラン
ジスタＴＰＩ〜Ｔ□は、それらのゲート電極３１〜３４
が互いに平行に対向するように隣接して配置されている
。
また、Ｎ型ＭＯＳトランジスタＴＮｌ−ＴＮ４のゲート
電極３５〜３８も互いに平行に対向するように配置され
ているが、両外側のトランジスタＴ□およびＴＮ４のゲ
ート電極３５および３８はそれぞれ隣接する基本セルの
最外側のＮ型ＭＯＳトランジスタのゲート電極と共通と
なっている。さらに、第１および第２のＰ型ＭＯＳトラ
ンジスタＴ、およびＴ、□のソースは共通の拡散層３９
で構成され、第１および第２のＰ型ＭＯＳトランジスタ
ＴＰｌおよびＴＰＺのドレインはそれぞれ独立した拡散
層４０および４１で構成されでいる。また、第３および
第４のＰ型ＭＯＳトランジスタＴＰ３およびＴＰ４のド
レインおよびソースは独立した拡散層４２．４３および
４４．４５で構成されている。両最外側の第３および第
４のＰ型ＭＯＳトランジスタＴ０およびＴＰ４はそれぞ
れ隣接する基本セルの最外側のＰ型ＭＯＳトランジスタ
と共通に構成されている。一方、中央の第２および第３
のＮ型ＭＯＳトランジスタＴ。およびＴＨＩのソースは
共通の拡散層４６で構成され、ドレインはそれぞれ独立
した拡散層４７および４８で構成されている。第１のＮ
型ＭＯＳトランジスタＴ Ｍｌのソースおよびドレイン
および第４のＮ型ＭＯＳトランジスタＴ）１４のソース
およびドレインはそれぞれ独立した拡散層４９．５０お
よび５１．５２で構成されている。上述したように中央
の２個のＰ型ＭＯＳトランジスタＴＰＩおよびＴＰＺは
縦続接続され、最外側のＰ型ＭＯＳトランジスタＴＰ３
およびＴＰ４は独立に構成されている。同様に中央の２
個のＮ型ＭＯＳトランジスタＴＮｚおよびＴＮｆｆは縦
続接続され、最外側のＮ型ＭＯＳトランジスタＴ。
電極３５〜３８も互いに平行に対向するように配置され
ているが、両外側のトランジスタＴ□およびＴＮ４のゲ
ート電極３５および３８はそれぞれ隣接する基本セルの
最外側のＮ型ＭＯＳトランジスタのゲート電極と共通と
なっている。さらに、第１および第２のＰ型ＭＯＳトラ
ンジスタＴ、およびＴ、□のソースは共通の拡散層３９
で構成され、第１および第２のＰ型ＭＯＳトランジスタ
ＴＰｌおよびＴＰＺのドレインはそれぞれ独立した拡散
層４０および４１で構成されでいる。また、第３および
第４のＰ型ＭＯＳトランジスタＴＰ３およびＴＰ４のド
レインおよびソースは独立した拡散層４２．４３および
４４．４５で構成されている。両最外側の第３および第
４のＰ型ＭＯＳトランジスタＴ０およびＴＰ４はそれぞ
れ隣接する基本セルの最外側のＰ型ＭＯＳトランジスタ
と共通に構成されている。一方、中央の第２および第３
のＮ型ＭＯＳトランジスタＴ。およびＴＨＩのソースは
共通の拡散層４６で構成され、ドレインはそれぞれ独立
した拡散層４７および４８で構成されている。第１のＮ
型ＭＯＳトランジスタＴ Ｍｌのソースおよびドレイン
および第４のＮ型ＭＯＳトランジスタＴ）１４のソース
およびドレインはそれぞれ独立した拡散層４９．５０お
よび５１．５２で構成されている。上述したように中央
の２個のＰ型ＭＯＳトランジスタＴＰＩおよびＴＰＺは
縦続接続され、最外側のＰ型ＭＯＳトランジスタＴＰ３
およびＴＰ４は独立に構成されている。同様に中央の２
個のＮ型ＭＯＳトランジスタＴＮｚおよびＴＮｆｆは縦
続接続され、最外側のＮ型ＭＯＳトランジスタＴ。
およびＴＨ４は独立に構成されている。
第２図は第１図に示したゲートアレイに２層配線を行っ
て第３図に示したＣ−ＭＯ３６１−ランジスクＳＲＡＭ
を構成した実施例を示すものである。
て第３図に示したＣ−ＭＯ３６１−ランジスクＳＲＡＭ
を構成した実施例を示すものである。
第１および第２のＰ型ＭＯＳトランジスタＴ、およびＴ
、□の共通ソースを構成する拡散層３９は第１層配線よ
り成る電源ライン■。０に接続し、第２および第３のＮ
型ＭＯＳトランジスタＴ８□およびＴＮ３の共通ソース
を構成する拡散層４６は第１層配線より成る電源ライン
ＶＳＳに接続する。電源ライン■。。は第１層配線より
成るライン５５を経てＮ型ウェル５３に対する接点用拡
散層５６に接続し、電源ラインＶＳＳは第１層配線より
成るライン５７を経てＰ型半導体基板５４に対する接点
用拡散Ｊｉ５８に接続する。また、第１のＰ型ＭＯＳト
ランジスタＴ。
、□の共通ソースを構成する拡散層３９は第１層配線よ
り成る電源ライン■。０に接続し、第２および第３のＮ
型ＭＯＳトランジスタＴ８□およびＴＮ３の共通ソース
を構成する拡散層４６は第１層配線より成る電源ライン
ＶＳＳに接続する。電源ライン■。。は第１層配線より
成るライン５５を経てＮ型ウェル５３に対する接点用拡
散層５６に接続し、電源ラインＶＳＳは第１層配線より
成るライン５７を経てＰ型半導体基板５４に対する接点
用拡散Ｊｉ５８に接続する。また、第１のＰ型ＭＯＳト
ランジスタＴ。
のドレインを構成する拡散層４０は第１層配線より成る
ライン５９、第２層配線より成るライン６０および第１
層配線より成るライン６１を経て第２のＮ型ＭＯＳトラ
ンジスタＴＮＺのドレインを構成する拡散層４７に接続
する。第２のＰ型ＭＯＳトランジスタＴ０のゲート電極
３２および第３のＮ型ＭＯＳトランジスタＴＮ３のゲー
ト電極３７を第１層配線より成るリード６２を経て相互
接続するとともにリード６３を経て第２Ｎ配線のり一ド
６０に接続する。第２のＰ型ＭＯＳトランジスタＴＰ２
のドレインを構成する拡散層４１を第１層配線より成る
リード６４．６５および６６を経て第１のＰ型ＭＯＳト
ランジスタＴＰＩのゲート電極３１、第２のＮ型ＭＯＳ
トランジスタＴＨ□のゲート電極３６および第３のＮ型
ＭＯＳトランジスタＴ ８３のドレインを構成する拡散
層４８に順次に接続する。さらに、第１のＮ型ＭＯＳト
ランジスタＴｌ４１のソースを構成する拡散Ｎ４９を第
１層配線より成るリード６７を経て第２層配線より成る
ピントラインＢＩＴに接続し、第４のＮ型ＭＯＳトラン
ジスタＴＮ４のソースを構成する拡ｒｃｉｉ５１を第１
層配線より成るリード６８を経て第２層配線より成る反
転ビットラインＢＩＴに接続する。
ライン５９、第２層配線より成るライン６０および第１
層配線より成るライン６１を経て第２のＮ型ＭＯＳトラ
ンジスタＴＮＺのドレインを構成する拡散層４７に接続
する。第２のＰ型ＭＯＳトランジスタＴ０のゲート電極
３２および第３のＮ型ＭＯＳトランジスタＴＮ３のゲー
ト電極３７を第１層配線より成るリード６２を経て相互
接続するとともにリード６３を経て第２Ｎ配線のり一ド
６０に接続する。第２のＰ型ＭＯＳトランジスタＴＰ２
のドレインを構成する拡散層４１を第１層配線より成る
リード６４．６５および６６を経て第１のＰ型ＭＯＳト
ランジスタＴＰＩのゲート電極３１、第２のＮ型ＭＯＳ
トランジスタＴＨ□のゲート電極３６および第３のＮ型
ＭＯＳトランジスタＴ ８３のドレインを構成する拡散
層４８に順次に接続する。さらに、第１のＮ型ＭＯＳト
ランジスタＴｌ４１のソースを構成する拡散Ｎ４９を第
１層配線より成るリード６７を経て第２層配線より成る
ピントラインＢＩＴに接続し、第４のＮ型ＭＯＳトラン
ジスタＴＮ４のソースを構成する拡ｒｃｉｉ５１を第１
層配線より成るリード６８を経て第２層配線より成る反
転ビットラインＢＩＴに接続する。
また、第１および第４のＮ型ＭＯＳトランジスタＴ□お
よびＴ Ｎ４のドレインを構成する拡散層５０および５
２を第１層配線より成るリード６９および７０を介して
第２および第３のＮ型ＭＯＳトランジスタＴＮ□および
ＴＮ３のドレインを構成する拡散層４７および４８にそ
れぞれ接続する。このように第１層配線および第２Ｎ配
線を用いることにより第３図に示したＣ−ＭＯ３６トラ
ンジスタＳＲＡＭを構成することができる。
よびＴ Ｎ４のドレインを構成する拡散層５０および５
２を第１層配線より成るリード６９および７０を介して
第２および第３のＮ型ＭＯＳトランジスタＴＮ□および
ＴＮ３のドレインを構成する拡散層４７および４８にそ
れぞれ接続する。このように第１層配線および第２Ｎ配
線を用いることにより第３図に示したＣ−ＭＯ３６トラ
ンジスタＳＲＡＭを構成することができる。
第３図は本発明による半導体集積回路の他の実施例の構
成を示す平面図であり、第４図は同じくそれから形成し
たＳＲＡＭの構成を示す平面図である。１つの基本セル
ＢＣ内に形成されているＭＯＳトランジスタの個数は第
１図に示した第１の実施例と同様であり、４個のＰ型Ｍ
ＯＳトランジスタＴＰＩ〜ＴＰ４がＮ型ウェル５３内に
形成され、４個のＮ型ＭＯＳトランジスタＴＮｒ−ＴＮ
４がＰ型半導体基板５４に形成されている。Ｐ型ＭｏＳ
トランジスタＴＰＩ〜ＴＰ４のゲート電極３１〜３４お
よびＮ型ＭＯＳトランジスタＴＮＩ〜ＴＮ４のゲート電
極３５〜３８は互いに平行に対向するように配置されて
いる。
成を示す平面図であり、第４図は同じくそれから形成し
たＳＲＡＭの構成を示す平面図である。１つの基本セル
ＢＣ内に形成されているＭＯＳトランジスタの個数は第
１図に示した第１の実施例と同様であり、４個のＰ型Ｍ
ＯＳトランジスタＴＰＩ〜ＴＰ４がＮ型ウェル５３内に
形成され、４個のＮ型ＭＯＳトランジスタＴＮｒ−ＴＮ
４がＰ型半導体基板５４に形成されている。Ｐ型ＭｏＳ
トランジスタＴＰＩ〜ＴＰ４のゲート電極３１〜３４お
よびＮ型ＭＯＳトランジスタＴＮＩ〜ＴＮ４のゲート電
極３５〜３８は互いに平行に対向するように配置されて
いる。
また、両外側のＮ型ＭＯＳトランジスタＴＮＩおよびＴ
、４４のゲート電極３５および３８はそれぞれ隣接する
基本セルの最外側のＮ型ＭＯＳトランジスタのゲート電
極と共通となっている。同様に、両外側のＰ型ＭＯＳト
ランジスタＴＰ３およびＴＰ４のゲート電極３３および
３４もそれぞれ隣接する基本セルの最外側のＰ型ＭＯＳ
トランジスタのゲート電極と共通となっている。さらに
、第１および第２のＰ型ＭＯＳトランジスタＴＦＩおよ
びＴＰ２のソースは共通の拡散層３９で構成され、第１
および第２のＰ型ＭＯＳトランジスタＴＦＩおよびＴ、
□のドレインはそれぞれ独立した拡散層４０および４１
で構成されている。また、第３および第４のＰ型ＭＯＳ
トランジスタＴＰ３およびＴＰ４のドレインおよびソー
スは独立した拡散層４２．４３および４４．４５で構成
されている。第３のＰ型ＭＯＳトランジスタＴＰ３のソ
ースおよびドレインおよび第４のＰ型ＭＯ３）ランジス
クＴ□のソースおよびドレインはそれぞれ独立した拡散
層４２．４４および４３．４５で構成されている。一方
、中央の第２および第３のＮ型ＭＯＳトランジスタＴ、
□およびＴＮ３のソースは共通の拡散層４６で構成され
、ドレインはそれぞれ独立した拡散層４７および４Ｂで
構成されている。第１のＮ型ＭＯＳトランジスタＴＮ、
のソースおよびドレインおよび第４のＮ型ＭＯＳトラン
ジスタＴＨ４のソースおよびドレインはそれぞれ独立し
た拡散層４９５０および５１．５２で構成されている。
、４４のゲート電極３５および３８はそれぞれ隣接する
基本セルの最外側のＮ型ＭＯＳトランジスタのゲート電
極と共通となっている。同様に、両外側のＰ型ＭＯＳト
ランジスタＴＰ３およびＴＰ４のゲート電極３３および
３４もそれぞれ隣接する基本セルの最外側のＰ型ＭＯＳ
トランジスタのゲート電極と共通となっている。さらに
、第１および第２のＰ型ＭＯＳトランジスタＴＦＩおよ
びＴＰ２のソースは共通の拡散層３９で構成され、第１
および第２のＰ型ＭＯＳトランジスタＴＦＩおよびＴ、
□のドレインはそれぞれ独立した拡散層４０および４１
で構成されている。また、第３および第４のＰ型ＭＯＳ
トランジスタＴＰ３およびＴＰ４のドレインおよびソー
スは独立した拡散層４２．４３および４４．４５で構成
されている。第３のＰ型ＭＯＳトランジスタＴＰ３のソ
ースおよびドレインおよび第４のＰ型ＭＯ３）ランジス
クＴ□のソースおよびドレインはそれぞれ独立した拡散
層４２．４４および４３．４５で構成されている。一方
、中央の第２および第３のＮ型ＭＯＳトランジスタＴ、
□およびＴＮ３のソースは共通の拡散層４６で構成され
、ドレインはそれぞれ独立した拡散層４７および４Ｂで
構成されている。第１のＮ型ＭＯＳトランジスタＴＮ、
のソースおよびドレインおよび第４のＮ型ＭＯＳトラン
ジスタＴＨ４のソースおよびドレインはそれぞれ独立し
た拡散層４９５０および５１．５２で構成されている。
上述したように中央の２個のＰ型ＭＯＳトランジスタＴ
ＰＩおよびＴＰ２は縦続接続され、最外側のＰ型ＭＯＳ
トランジスタＴＰｆｆおよびＴＦ４は独立に構成されて
いる。
ＰＩおよびＴＰ２は縦続接続され、最外側のＰ型ＭＯＳ
トランジスタＴＰｆｆおよびＴＦ４は独立に構成されて
いる。
同様に中央の２個のＮ型ＭＯＳトランジスタＴＮｇおよ
びＴ、Ｉ２は縦続接続され、最外側のＮ型ＭＯ３トラン
ジスタＴ１およびＴＮ４は独立に構成されている。
びＴ、Ｉ２は縦続接続され、最外側のＮ型ＭＯ３トラン
ジスタＴ１およびＴＮ４は独立に構成されている。
この第２の実施例においては、Ｐ型ＭＯＳトランジスタ
の構成をＮ型ＭＯＳトランジスタの構成と同じにしたの
で、単位セル当たりの面積をさらに小さくすることがで
きるとともにＰ型ＭＯＳトランジスタとＮ型ＭＯＳ）ラ
ンジスタとで同じパターンを採用できるので製造が容易
となる効果も得られる。
の構成をＮ型ＭＯＳトランジスタの構成と同じにしたの
で、単位セル当たりの面積をさらに小さくすることがで
きるとともにＰ型ＭＯＳトランジスタとＮ型ＭＯＳ）ラ
ンジスタとで同じパターンを採用できるので製造が容易
となる効果も得られる。
第４図は第３図に示したゲートアレイに対して２層配線
を施して第５図に示したＣＭＯＳ６！−ランジスタＳＲ
ＡＭを構成した実施例を示すものであるが、その構成は
第２図に示したものと同様であるので説明は省略する。
を施して第５図に示したＣＭＯＳ６！−ランジスタＳＲ
ＡＭを構成した実施例を示すものであるが、その構成は
第２図に示したものと同様であるので説明は省略する。
第１図に示した実施例においては、最外側のＰ型ＭＯＳ
トランジスタＴＰ３およびＴ、４のゲート幅を中間のＰ
型ＭＯＳトランジスタＴＰｌおよびＴＰ２のゲート幅よ
りも短くしたが、これらのゲート幅を同一としてもよい
。同様にＮ型ＭＯＳトランジスタＴ）ｌｌ〜ＴＮ４にお
いてもゲート幅を同一とすることもできる。さらに、第
３図に示した実施例において総てのＭＯＳ）ランジスタ
のゲート幅を同一に構成することもできる。また、上述
した実施例ではＣＭＯＳ６１−ランジスタＳＲＡＭを構
成するように各領域を接続したが、勿論その他の回路を
構成するように接続することもできる。
トランジスタＴＰ３およびＴ、４のゲート幅を中間のＰ
型ＭＯＳトランジスタＴＰｌおよびＴＰ２のゲート幅よ
りも短くしたが、これらのゲート幅を同一としてもよい
。同様にＮ型ＭＯＳトランジスタＴ）ｌｌ〜ＴＮ４にお
いてもゲート幅を同一とすることもできる。さらに、第
３図に示した実施例において総てのＭＯＳ）ランジスタ
のゲート幅を同一に構成することもできる。また、上述
した実施例ではＣＭＯＳ６１−ランジスタＳＲＡＭを構
成するように各領域を接続したが、勿論その他の回路を
構成するように接続することもできる。
（発明の効果）
上述したように本発明の半導体集積回路によれば、各基
本セルにおいて、中央の２個のＰ型ＭＯＳトランジスタ
ＴＰ１およびＴＰ□は隣接する主電極領域を共通の拡散
層３９を以て構成し、中央の２個のＮ型ＭＯＳ ）ラン
ジスタでも隣接する主電極領域を共通の拡散層４６を以
って構成し、最外側のＰ型ＭＯＳトランジスタＴＰ、ｌ
およびＴＰ４はそれぞれ隣接する基本セルの最外側のＰ
型ＭＯＳトランジスタと共通とし、さらに最外側のＮ型
ＭＯＳトランジスタＴＮＩおよびＴ、４４のゲート電極
３５および３８はそれぞれ隣接する基本セルの最外側の
Ｎ型ＭＯＳトランジスタのゲート電極と共通に形成する
かまたは各基本セルにおいて、中央の２個のＰ型および
Ｎ型ＭＯＳトランジスタＴＰＩ、 ＴｒｚおよびＴ’
ＮｚおよびＴＮ３は隣接する主電極領域を共通の拡散Ｎ
３９および４６を以て構成し、最外側のＰ型およびＮ型
ＭＯＳトランジスタＴ、、、Ｔ、４およびＴ Ｈ＋ ＋
ＴＮ４のゲート電極３３．３４および３５．３８はそれ
ぞれ隣接する基本セルの最外側のＰ型およびＮ型ＭＯＳ
トランジスタのゲート電極と共通に形成したため、基本
セルの占有面積を従来のものに比べて約４５％以上減少
させることができ、実装密度を著しく向上することがで
きる。
本セルにおいて、中央の２個のＰ型ＭＯＳトランジスタ
ＴＰ１およびＴＰ□は隣接する主電極領域を共通の拡散
層３９を以て構成し、中央の２個のＮ型ＭＯＳ ）ラン
ジスタでも隣接する主電極領域を共通の拡散層４６を以
って構成し、最外側のＰ型ＭＯＳトランジスタＴＰ、ｌ
およびＴＰ４はそれぞれ隣接する基本セルの最外側のＰ
型ＭＯＳトランジスタと共通とし、さらに最外側のＮ型
ＭＯＳトランジスタＴＮＩおよびＴ、４４のゲート電極
３５および３８はそれぞれ隣接する基本セルの最外側の
Ｎ型ＭＯＳトランジスタのゲート電極と共通に形成する
かまたは各基本セルにおいて、中央の２個のＰ型および
Ｎ型ＭＯＳトランジスタＴＰＩ、 ＴｒｚおよびＴ’
ＮｚおよびＴＮ３は隣接する主電極領域を共通の拡散Ｎ
３９および４６を以て構成し、最外側のＰ型およびＮ型
ＭＯＳトランジスタＴ、、、Ｔ、４およびＴ Ｈ＋ ＋
ＴＮ４のゲート電極３３．３４および３５．３８はそれ
ぞれ隣接する基本セルの最外側のＰ型およびＮ型ＭＯＳ
トランジスタのゲート電極と共通に形成したため、基本
セルの占有面積を従来のものに比べて約４５％以上減少
させることができ、実装密度を著しく向上することがで
きる。
第１図は本発明による半導体集積回路の一実施例の構成
を示す平面図、 第２図は同じくそれをＣＭＯＳ６）ランジスタＳＲＡＭ
を構成するように接続した状態を示す平面図、 第３図は本発明による半導体集積回路の他の実施例の構
成を示す平面図、 第４図は同じくそれをＣＭＯ３６トランジスタＳＲＡＭ
を構成するように接続した状態を示す平面図、 第５図はＣＭＯＳ６）ランジスタＳＲＡＭの接続配置を
示す回路図、 第６図は従来のゲートアレイを示す平面図、第７図は同
じくそれをＣＭＯＳ６）ランジスタＳＲＡＭを構成する
ように接続した状態を示す平面図である。 ＢＣ・・・基本セル ＴＰＩ〜Ｔ、４・・・Ｐ型ＭＯＳトランジスタＴ、４．
〜ＴＨ４・・・Ｎ型ＭＯＳトランジスタ３１〜３８・・
・ゲート電極 ３９〜５２・・・拡散層５３・・・Ｎ型
ウェル ５４・・・Ｐ型半導体装置第１図 第５ 図 第６ 図 第７ 図
を示す平面図、 第２図は同じくそれをＣＭＯＳ６）ランジスタＳＲＡＭ
を構成するように接続した状態を示す平面図、 第３図は本発明による半導体集積回路の他の実施例の構
成を示す平面図、 第４図は同じくそれをＣＭＯ３６トランジスタＳＲＡＭ
を構成するように接続した状態を示す平面図、 第５図はＣＭＯＳ６）ランジスタＳＲＡＭの接続配置を
示す回路図、 第６図は従来のゲートアレイを示す平面図、第７図は同
じくそれをＣＭＯＳ６）ランジスタＳＲＡＭを構成する
ように接続した状態を示す平面図である。 ＢＣ・・・基本セル ＴＰＩ〜Ｔ、４・・・Ｐ型ＭＯＳトランジスタＴ、４．
〜ＴＨ４・・・Ｎ型ＭＯＳトランジスタ３１〜３８・・
・ゲート電極 ３９〜５２・・・拡散層５３・・・Ｎ型
ウェル ５４・・・Ｐ型半導体装置第１図 第５ 図 第６ 図 第７ 図
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳトランジスタを具えるマスタスライス方式
の半導体集積回路において、基本セルを構成する４個の
Ｐ型ＭＯＳトランジスタと４個のＮ型ＭＯＳトランジス
タを、それぞれゲート電極が平行に対向するように一列
に並べ、中央の隣接する２個のＰ型ＭＯＳトランジスタ
の主電極領域を共通の拡散層を以って構成して縦続接続
し、両最外側の２個のＰ型ＭＯＳトランジスタは中央の
２個のＰ型ＭＯＳトランジスタとは独立とするとともに
それぞれ隣接する基本セルの最外側のＰ型ＭＯＳトラン
ジスタと共通とし、中央の隣接する２個のＮ型ＭＯＳト
ランジスタの主電極領域を共通の拡散層を以って構成し
て縦続接続し、両最外側のＮ型ＭＯＳトランジスタは中
央の２個のＮ型ＭＯＳトランジスタとは独立とするとと
もにこれら両最外側のＮ型ＭＯＳトランジスタのゲート
電極を、それぞれ隣接する基本セルの最外側のＮ型ＭＯ
Ｓトランジスタのゲート電極と共通に形成したことを特
徴とする半導体集積回路。 ２、ＣＭＯＳトランジスタを具えるマスタスライス方式
の半導体集積回路において、基本セルを構成する４個の
Ｐ型ＭＯＳトランジスタと４個のＮ型ＭＯＳトランジス
タを、それぞれゲート電極が平行に対向するように一列
に並べ、中央の隣接する２個のＰ型およびＮ型ＭＯＳト
ランジスタの主電極領域をそれぞれ共通の拡散層を以っ
て構成して縦続接続し、両最外側の２個のＰ型およびＮ
型ＭＯＳトランジスタは中央の２個のＰ型およびＮ型Ｍ
ＯＳトランジスタとはそれぞれ独立とするとともにこれ
ら両最外側のＰ型およびＮ型ＭＯＳトランジスタのゲー
ト電極を、それぞれ隣接する基本セルの最外側のＰ型お
よびＮ型ＭＯＳトランジスタのゲート電極と共通に形成
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260253A JPH02209771A (ja) | 1988-10-07 | 1989-10-06 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-252161 | 1988-10-07 | ||
| JP25216188 | 1988-10-07 | ||
| JP1260253A JPH02209771A (ja) | 1988-10-07 | 1989-10-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209771A true JPH02209771A (ja) | 1990-08-21 |
Family
ID=26540577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260253A Pending JPH02209771A (ja) | 1988-10-07 | 1989-10-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41963E1 (en) | 1998-10-27 | 2010-11-30 | Fujitsu Semiconductor Limited | Semiconductor memory device |
-
1989
- 1989-10-06 JP JP1260253A patent/JPH02209771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41963E1 (en) | 1998-10-27 | 2010-11-30 | Fujitsu Semiconductor Limited | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3943551A (en) | LSI array using field effect transistors of different conductivity type | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| KR900008648B1 (ko) | 반도체집적회로장치 | |
| US4884118A (en) | Double metal HCMOS compacted array | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| US4816887A (en) | CMOS gate array with orthagonal gates | |
| JPS6114734A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH02234469A (ja) | Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ | |
| JPS6065547A (ja) | 半導体装置 | |
| JPS59163837A (ja) | 半導体集積回路 | |
| EP0598895A1 (en) | Symmetrical multi-layer metal logic array with continuous substrate taps | |
| JPH0558582B2 (ja) | ||
| JPH06204438A (ja) | 半導体装置 | |
| US6844576B2 (en) | Master slice type semiconductor integrated circuit and method for designing the same | |
| JPH02209771A (ja) | 半導体集積回路 | |
| JPH09134967A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0689988A (ja) | 半導体集積回路装置 | |
| JP2540222B2 (ja) | 集積回路 | |
| JPH0254670B2 (ja) | ||
| JPS60254631A (ja) | 半導体集積回路 | |
| JP2821063B2 (ja) | 半導体集積回路装置 | |
| JPH0329187B2 (ja) | ||
| JPH02209770A (ja) | 半導体集積回路 | |
| JPS5929440A (ja) | 半導体集積回路装置 | |
| JPS59232442A (ja) | 半導体集積回路 |