TW476143B - Layout structure for integrated circuit, method and system for generating layout for CMOS circuit - Google Patents
Layout structure for integrated circuit, method and system for generating layout for CMOS circuit Download PDFInfo
- Publication number
- TW476143B TW476143B TW089121375A TW89121375A TW476143B TW 476143 B TW476143 B TW 476143B TW 089121375 A TW089121375 A TW 089121375A TW 89121375 A TW89121375 A TW 89121375A TW 476143 B TW476143 B TW 476143B
- Authority
- TW
- Taiwan
- Prior art keywords
- transistor
- type transistor
- circuit
- type
- layout
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000009977 dual effect Effects 0.000 claims abstract description 16
- 238000013461 design Methods 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 16
- 230000005611 electricity Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000010291 electrical method Methods 0.000 claims 1
- 238000010248 power generation Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 abstract description 3
- 238000011161 development Methods 0.000 abstract description 2
- 230000018109 developmental process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000926 separation method Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 3
- 241000218033 Hibiscus Species 0.000 description 2
- 235000005206 Hibiscus Nutrition 0.000 description 2
- 235000007185 Hibiscus lunariifolius Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000779 smoke Substances 0.000 description 2
- FNYLWPVRPXGIIP-UHFFFAOYSA-N Triamterene Chemical compound NC1=NC2=NC(N)=NC(N)=C2N=C1C1=CC=CC=C1 FNYLWPVRPXGIIP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
476143 五、發明說明（1) ---- 【發明所屬技術領域】 、 本發明係有關於一種積體電路之布局設計之技術。 【習知技術】 在習知之積體電路之布局設計，一般由於在p型井與N 型井之間需要寬度寬之分離區域之製造上之限制，p型ς 晶體之配置區域與Ν型電晶體之配置區域分開。因而，可 削減布局面積或抑制寄生閘流體之發生。 【發明要解決之課題】 可是，利用最近之j槽分離等井分離技術，有ρ型井與Ν 型井之間之分離區域變成更小之傾向。又，由於低電阻基 板之開發，也可抑制寄生閘流體。此外，在 土 SOI(SiliCon —〇n_insulat〇r)構造之情況，具有電晶體之 擴散區域本身發揮分離區域之作用而且不發生 BQ = 之特徵。 可王抓篮 考慮這種製造技術之進展，在如習知般將p型 之配置區域與N型電晶體之配置區域分開後進行： 之情況，酉己線反而變得複雜，有面積和延 ^又冲 可能性。因此，將P型電晶體和N型電晶體之配置：二 開而令混雜之布局結構在面積等上比較有希望。$刀 可是，關於這種布局結構或布局方接 案。例如在文獻（丨丨CMOS VLSI J田木有徒 〇n-Insulator(SOi)”，Jan]es β·—咖 476143 五、發明說明（2)
Ker-Wei Su,Chapter 3.P.72, Kluwer Academic '
PuMisher.)表示S0I構造之反相電路之布局例，但 用以發揮S(H構造之特徵的將—般之電路高效 造或方法無任何提案。 構 2於上述之問題，本發明之課題在於提供一種積體 =之布局結構及CMOS之布局設計方法，隨著最近之造 術之進展適合得到更高效率之布局^ 技 【解決課題之方 在CMOS電路 換電路各自處於 電路之布局結構 以隻對之電晶體 到之對偶圖畫在 最佳之布局結構 具體而言， 決方式係在積體 電晶體接近配置 或沒極連接之配 沒極連接之配線 若依據如申 高效率的布局， 處拉線的實現配 而，在如申 式】 ，P型電晶體之切換電路與N型電晶體之切 對偶之二進位動作關係。因而，對於積體 ，將P型電晶體電路與N型電晶體電路相互 連接構造（圖構造）表示，可令回到將所得 平面上之問題。因而，可得到配線簡化之 。本發明係由這種觀點想出來的。 如申睛專利範圍第1項之發明所採用之 電路之布局結構上，具備p型電晶體與N型 :成之電晶體對，和該p型電晶體之源極 、、友之拉出方向與和該N型電晶體之源極或 之拉出方向大致正交。 " :專利範圍第1項之發明，可將積體電路 =且只在電晶體之上之㈣ 請專利範圍第2項之發明，在該如申請專 五、發明說明（3) ___ π第:d:電路之布局結構之電晶體對具'有5個端 晶體之閘；&、4垃中之1個係和該P型電晶體之閘極與N型電 曰日篮之閘極連接之問極端子。 利範“】在音如申請專利範圍第3項之發明，在該如申請專 之積體電路之布局結構之電晶體對之配置區 係在圍第4項之發明所採用之解決方式 接近配置而成之電：：構上，具備ρ型電晶體與Ν型電晶體 體之源體對如在和該ρ型電晶 極連接之配線大ίϊ線與和則型電晶體之源極或沒 交之方向可拉出般構成。 高效；圍第1項之發明，可將積體電路 處拉線的實現配線。電晶體之上之配線層-層可不到 而，如申請專利範圍第5項之發明 係在積體電路之布局纟士槿 木用之解決方式 接近配置而成< f θ ς肴31電晶體與ν型電晶體 個端子之晶體對具有5個端子，該5 叩丁 < t 個係和該Ρ型電晶艚 閘極連接之閘極端子。 之間極與N型電晶體之 若依據如申請專利範圍第5項之菸 列之基本單元有效之構造。 *月，可提供在閘陣 卜而，在如申請專利範圍第6項之菸日日^ 範圍第1、4或5項之積體電路之布局二，該如申請專利 體對，該多個電晶體對配置成陣構具備多個該電晶
IM 第7頁 4/6143 - 五、發明說明（4) '又，如申請專利範圍第7項之發明张# 係，在CMOS電路之布局設計方法上， 知用之解1決方式 J :曰體之中構成對偶關係之P型電晶體JCJfOS J路具有之 為布局之一單位之電晶體對處理， 、孓電日日體當作成 p型電晶體與該N型電晶體接近，而且^ i阳體對配置成該 之源極或汲極連接之配線與和該N型和違p型電晶體 連接之配線大致正交之方向拉出。阳之源極或汲極 範圍專利範圍第8項之發明係在如申”刹 範圍第7項之CMOS電路之布局設計方 =々申明專利 電晶體與N型電晶體接近配置，而且 1在構造上P型 源極或汲極連接之配線與和 ^ =型電晶體之 接之配線大致正交之方向拉出之\電太曰曰罝體之源極或汲極連 指派為該ϊϊί !P體對之p型電晶體與N型電晶體分別 芍豕基本早疋之P型電晶體與N型電晶體。
利範；第7=申請專利範圍第9項之發明，係在如申請專 \P項之_電路之布局設計方法，具備對於該 之製浐.，求型電晶體電路與N型電晶體電路之平面描繪 刑帝壬’及自該平面描繪將構成對偶關係之P型電晶體盥N 型電^作為該電晶體對分組之製程。 H、N 係在二st:請！利範圍第10項之發明所採用之解決方式 求p 曰電路之布局設計裝置上，具備對於該CMOS電路， 該平1電晶體電路與N型電晶體電路之平面描繪之裝置；自 =為面描繪將構成對偶關係之P型電晶體與N型電晶體作為 、布局之一單位之電晶體對分組之裝置；按照在平面描 第8頁 476143 五、發明說明（5) 位置：係、’將該各電晶體對起始配置成該P型 = f型電晶體接近’而且可在和該p型電晶體之源 之ίϊ? 之配線與和該㈣電晶體之源極或汲極連接、 =致正交之方向拉出之裝置;對於各電晶體對，如 ΐίΐί;重疊：且相連接之電晶體對相接近般進行配置 以及進行所配置之電晶體對之端子間之配線 又，如申請專利範圍第11項之發明所採用之 二在電路之布局設計裝置上，使用構造上P型電晶體式 i極連接晶近配置’而且可在和該p型電晶體之源極或 連接之配線與和該N型電晶體之源極或沒極連接之酉^ 二大：正交之方向拉出之基本單元配置成陣列陣
具備對於該漏電路，求p型電晶體電路削型電 曰曰體電路之平面描繪之裝置；自該平面描繪 Z 係之p型電晶體與n型電晶體作為成為布局之 體對分組之裝4;按照在平面描緣之相對的位 : 該電晶體對起始指派成該閘陣列之基本單元之'·、 ” ❿ 面積或總配線長度等指標改善各電晶體對之指=了 以及進行所配置之電晶體對之端子間之配線^ ^置：， 【發明之實施例】 圖1係表示係積體電路之CMOS電路之電路γ 圖1所示，CMOS電路由P通道電晶體電路u 圖、;= 晶體電路2構成，意指進行p通道電晶體電路u、1 b通與 1通
476143 五、發明說明（6) 道電晶體電路2之-方為導通狀 通狀態，該一方為非導通狀態時 乃▲疋良成非導 之互補性動作之電路。 、 方疋變成導通狀態 圖1(a)、（b)之電路之槿$ 式表示。 之構…，但是其動作都以下 Z=A*B+C*(A+D)
=A(B+C)+C*D 在圖1(a)之電路，Pi南；替儿 φ^ 通道電晶體電路1Α和Ν通道雷曰鹏 電路2之連接構造處於對偶之 产*法、 、電日日體 :圖表:P通道電晶體電m A㈣通道電B:體兄’ 1 : f造古自表示一方之連接資訊之圖之平面二連接 另一方之連接資訊之圖之平面插繪。 f到表不 έ會於i t平面描繪意指如所“之圖之枝不相交叉般γ 繪於平面上。全部之二進位電 又又田 T干面描繪之圖。但，CM〇s ^ ^ 使用圖2說明表示連接構造路之未 平面描繪。 於圖1(a)之電路平面描繪。 假"又對 對偶性，將P通道雷s #雷政]A了使付易於甙明連接構造之 N通道電曰p f Γ A之連接資訊表示為圖A，將 稱為枯又 表示為圖B ’將圖之點稱為頂點，將線 稱為將多支枝所包圍之閉平面區域稱為面。 圖2 (a)係表示平面描繪表示p通道電晶體 接資訊之圖A之纟士罢夕图。4国/通^电日日體電路1A之連 面時，刺用…果圖如圖2U)所不，在將圖A晝在平 用圖A之各枝將平面分割成多個面1〇A、i〇b、1〇。
476143 五、發明說明（7) ---- 其次’如圖2(b)所示，在圖a之各面1〇A、1〇B、、1〇c以 及i〇d上各自配置圖B之頂點UA、UB、uc以及ud，在圖 B之各頂點之間，令和位於其間之圖A之枝對應的拉圖b之 枝。例如，在圖B之頂點11 A、11 B之間，令和圖A之枝 12A、12B之各枝對應的拉圖b之枝13A、13b。對於各頂點 之間各自進行一樣之處理。 、、結果，如在圖2(c)以一點鏈線所示，可得到表示N通 道電晶體電路2之連接資訊之圖B。於是，在CM〇s電路， 已供給P通道電晶體電路之平面描繪時，一定可得到與其 處於對偶關係之表示N通道電晶體電路之構造之平面描 繪。 圖3係在圖2(c)之對偶圖表示將處於對應關係之電晶 體配對之圖。如圖3所示，電晶體？丨、N丨構成電晶體對 20A1，一樣的，電晶體P2、N3構成電晶體對2〇β，電晶體 P3、N2構成電晶體對20C，電晶體P4、N4構成電晶體對 2 0A2，電晶體P5、N5構成電晶體對2〇d。 對於圖3所示各電晶體對，若使所屬之p通道電晶體與 N通道電晶體接近配置，由圖3可知各電晶體對之電晶體間 之配線用簡單之一層配線即可。本發明係基於如上述之知 識而想出來的。 即，本發明對於CMOS電路，平面描繪p型電晶體電路 與N型電晶體電路後，將構成對偶關係之p型電晶體與N型 電晶體當作成為布局之一單位之電晶體對處理。然後，將 該電晶體對配置成使得P型電晶體與N型電晶體接近，而且
Η
第11頁 476143 五、發明說明（8) :f :uP型電晶體之源極或汲極 之源極或汲⑯連接之配線大致 天:㈣型電曰曰體 之配置，可利用一声配峻 父之方向拉出。藉著這樣 層配線進仃各電晶體對之間之。 圖4係表示按照圖3之對偶圖/ 八 ^ 置區域和N型電晶體之配置區域 于刀歼^晶體之配 果之圖…圖5係表示作置配線之布局結 配線之布局結果之圖。較例之進订了習知之配置 在習知之CMOS電路，由於製造上之理由 域和N通道區域需要設置分離區㉟。因而，_般如^^ Z，將P型電晶體之配置區域W型電晶 開，各自形成帶狀。 且 <-取刀 而，在圖4所示之布局，和圖5相比，面積縮小約 10% °可是’只看圖4之例子’閘極或金屬配線等未必 化。又，在利用擴散共有減少面積上，習知比較有曰 而，本發明因對於電晶體之配置位置之限制少，有“ 減面積之可能因而，對於無法預先特定擴散共有= 之如閘陣列之單兀構造，本發明可得到顯著之效果。 圖6係表示本實施例之電晶體對之基本的布局例之 圖。首先，在圖6(a)所示之布局，連接p型電晶體了丨 極、閘極以及汲極之線L1、與連接n型電晶體^^之源極原 閘極以及沒極之線L2正交。因而，可令和p型電晶體丁\ 源極或沒極連接之上層配線41a、4 lb之拉出方向θ與和 電晶體T2之源極或汲極連接之上層配線42&、42b之 向大致正交。 方
476143 丨晒 發明說明（9) 又’該電晶體對具有5個端子7la 72和P型電晶體τι之源極細型電晶極72 ’閘極端子 圖6(b)、⑷所示之布局係將圖 =)閘之極連接: 的，構成可在和p型電晶體T1之源極垃間潔化 和N型電晶體T2之源極或没極連接之配^ =接之配線與 拉出。又，為了在面藉^ 線大致正交之方向 大致正方形。 电日日體對之配置區域成 此外，藉著準備具有圖6所示之布 成陣列形之閘陣列之母片，依照圖3 ::兀配置 CMOS電路容易的映射LSI上。 斤不之千面描繪可令 圖7係表示本實施例之閘陣列之母片例之圖。 (^)係將具有圖6(b)之布局之基本單元配置成陣列形之 陣列之母片，（b)係以符號將圖7 ()表 y ¥ 的。 、^衣迷為配置配線用 圖8係表示本實施例之CM0S電路之布局設叶方法之〆 =之流程圖。在此，假設已準備了圖7所示之閉陣二 若已知如圖1 (a)所示之CMOS電路，首先，在步驟 SU，求圖3所示之P型電晶體電路與N型電晶體電ς =平面 描繪。其次，在步驟S12，將構成對偶關係之ρ型電晶體盥 Ν型電晶體分組成電晶體對。然後，在步驟S13，按照在& 面描繪之相對的位置關係將各電晶體對起始指派給閘陣列 上之基本單元。然後’在步.S14，按照需要進行之移 動、替換等配置改善。纟此情況，$義用以將面積或總配
五、發明說明 線長度等之配置最佳化之指標，如改善對於 值般進行配置改善。然後，在步驟S15〗於该指標之評價 晶體對之端子間之配線。在此情況ϋ所配置之電 之位置，決定配線路徑。圖9係表二在平面指緣之枝 在閘陣列以外之方式之情況，只要如; 設計即可。因未預先準備閘陣列之I ^不執行布局 晶體對分組後，在步驟13以電古f ^驟812將電 許相重叠後，起始配置成滿足：：以=位，在容 係。然後，在步驟S14，在相 對的位置關 之電晶體對之間各自假想的定義斥力電曰曰體對之間、分開 想的力進行配置改善。然後，在步驟邮，進:所:這T 電晶體對之端子間之配線。 仃所配置之 圖1 〇係表示可執行本實施例之布局 例之方塊圖。圖10所示之布局設計裳置實於上5 一)肝兔日日體對分組之裝置52(和 S12對應）、進行起始配置之裝置53(和su對應）、進行配 置改善之裝置54(和S1 4對應）以及進行配線之裝置55(和 S15對應），使用電路資料61與閘陣列之基本單元、設計工 具或具有閘陣列晶元等資訊之技術資料62，執行本實施例 之布局設計，得到配置配線結果6 3。 發明之效果】 對於積體電路可容易的 如上述所示，若依據本發明 476143
第15頁
4/0I4J
圖3俜表雷曰用以說明連接構造之對偶圖之圖。 園你表不電晶體對之對偶圖。 =ί ί示按照圖3之本實施例之布局結果之圖。 圖fi / \不進/亍了習知之配置配線之布局結果之圖。 iL的右〜（C)係表示本發明之一實施例之電晶體對之基 ’局例和對其進行上層配線之結果之圖。 圖7 (a )、（ b)係表示本發明之一實施例之閘陣之 片例之圖。 圖8係表示本發明之一實施例之布局設計方法之流 圖。 圖9係表示利用本發明之一實施例之布局設計方法之 配線結果例之圖。 圖10係表示本發明之一實施例之布局設計裝置之生 例之方塊圖。 【符號說明】 ΠΡ型電晶體 T2N型電晶體 1A、1BP型電晶體電路 2 N型電晶體電路 20A1、20A2、20B、20C、20D 電晶體對 41a、41b、42a、4 2b 配線 71a、71b、71c、71d 端子 72閘極端子
Claims (1)
- 六、申請專利範圍 型電1曰體：？f ΐ電路之布局結構，具備由?型電晶體與N 生電:曰體接近配置而成之電晶體對； 其特徵在於： 盥去！二:亥p型電晶體之源極或汲極連接之配線的拉出方向 二:S。型電晶體之源極或汲極連接之配線的拉出方向大 其中2··如申請專利範圍第1項之積體電路之布局結構， 該電晶體對具有5個端子； 该5個端子之中之1個係和該p型電晶體之閘極與N型雷 晶體之閘極連接之閘極端子。 3 ·如申請專利範圍第1項之積體電路之布局結構， 、中：该電晶體對之配置區域係大致正方形。 4· 一種積體電路之布局結構，係積體電路之布局梦 構，其中： ° 對； 具備P型電晶體與N型電晶體接近配置而成之電晶體 該電晶體對如在和該p型電晶體 之源極或汲極連捲夕 配線與和該N型電晶體之源極或汲極連接之配線大致正六 之方向可拉出般構成。 又 雷二：種積體電路之布局結構，具傷P型電晶體與N型 電日日體接近配置而成之電晶體對； 其特徵在於： 該電晶體對具有5個端子； 第17頁 77、 甲請專利範圍 該5個端子中丨 體之閘極連接之閘極端^和該p型電晶體之閘極與n型電晶 結構，其^申吻專利鞄圍第】、4或5項之積體電路之布局 f備多個該電晶體對； 。亥多個f晶體對配置成陣列形。 •—種CMOS電路之布月讯斗女，土 甘& 將該CMOS電路具有之:=叶方法，其特徵在於·· 電晶體與Ν型電晶/ϋ電/體之中構成對偶關係之Ρ聖 理； H體S作為布局之-單位之電晶體對處 近，配Λ成該p型電晶體與該N型電晶體接 和該N型電/體口之^，晶體之源極或沒極連接之配線與 拉出t電曰曰體之源極或沒極連接之配線大致正交之方向 8·如申請專利範圍第7項之CM0S電踗夕士 p 法，其中： 电路之布局設計方 準備在構造上P型電晶體與N型電晶體拉％ π $ ^ ^ ^ Ρ „ t . ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ :日體之源極或沒極連接之配線大致正方和該N型電 早元配置成陣列形之閘陣列； 方向拉出之基本 將構成該電晶體對之P型電晶體與N型 為該基本單元之P型電晶體與N型電晶體。電曰曰體分別指派 9·如申請專利範圍第7或8項之CM〇s#% ^ 方法，其中具備： 6電路之布局設計 476143 六、申請專利範圍 對於該CMOS電路’求P型電晶體電路與n型電晶體電路 之平面描繪之製程； 及自該平面描繪將構成對偶關係之p型電晶體與N型電 晶體作為該電晶體對分組之製程。 10· —種CMOS電路之布局設計裝置，係cmos電路之布 局設計裝置，具備： 對於該CMOS電路，求p型電晶體電路與^^型電晶體 之平面描繪之裝置； 骑你^該平面描繪將構成對偶關係之1"型電晶體與N型電晶 體作為成為布局之一單位之電晶體對分組之裝置； 在平面描繪之相對的位置關係、，將該各電晶體對 成该P型電晶體與該N型電晶體接近，而且可在和 =型電晶體之源極或汲極連接之配線與和 = 源極或汲極連接之配線大致正交之方向拉出之 曰體之 對於各電晶體對，如除去彼此之：， 晶體對相接近般進行配置改善之裝置重^而且相連接之電 進行所配置之電晶體對之料間之配線 11· 一種cm〇s電路之布局設計穿广置 使用構造上p型電晶體與N型電: ^、彳政在於： 在和該p型電晶體之源極或沒極^之^配置，而且可 體之源極或汲極連接之配線大致正交之方〃和型電晶 元配置成陣列形之閘陣列； 出之基本單 而且具備： 曰艰罨路與N型電晶體電路第19頁 對於該CMOS電路，求p型電晶 476143 六、申請專利範圍 之平面描繪之裝置； ' 自該平面描繪將構成對偶關係之P型電晶體與N型電晶 體作為成為布局之一單位之電晶體對分組之裝置； 按照在平面描繪之相對的位置關係，將該電晶體對起 始指派成該閘陣列之基本單元之裝置； 按照面積或總配線長度等指標改善各電晶體對之指派 之裝置；及 進行所配置之電晶體對之端子間之配線之裝置。第20頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29087399A JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにｃｍｏｓ回路のレイアウト設計方法および設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW476143B true TW476143B (en) | 2002-02-11 |
Family
ID=17761617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089121375A TW476143B (en) | 1999-10-13 | 2000-10-12 | Layout structure for integrated circuit, method and system for generating layout for CMOS circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6516458B1 (zh) |
| JP (1) | JP2001110903A (zh) |
| TW (1) | TW476143B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845198B2 (en) * | 2003-03-25 | 2005-01-18 | Sioptical, Inc. | High-speed silicon-based electro-optic modulator |
| JP2006156929A (ja) * | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
| EP2079109A3 (en) * | 2004-11-05 | 2010-06-30 | Fujitsu Semiconductor Limited | Design method for semiconductor integrated circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| US4742471A (en) * | 1985-10-31 | 1988-05-03 | International Business Machines Corporation | Method for improving wirability of master-image DCVS chips |
| EP0712164B1 (en) * | 1989-04-19 | 2003-07-02 | Seiko Epson Corporation | Semiconductor device |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
| US5313079A (en) * | 1992-06-22 | 1994-05-17 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| JPH0774253A (ja) | 1993-06-29 | 1995-03-17 | Toshiba Corp | 半導体集積回路の設計方法 |
| US5701255A (en) | 1994-09-14 | 1997-12-23 | Matsushita Electric Industrial Co., Ltd. | Cell generation method and cell generation system |
| US5923569A (en) * | 1995-10-17 | 1999-07-13 | Matsushita Electric Industrial Co., Ltd. | Method for designing layout of semiconductor integrated circuit semiconductor integrated circuit obtained by the same method and method for verifying timing thereof |
| JP3152635B2 (ja) | 1996-09-09 | 2001-04-03 | 三洋電機株式会社 | マスタスライス方式の基本セル、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器 |
-
1999
- 1999-10-13 JP JP29087399A patent/JP2001110903A/ja active Pending
-
2000
- 2000-10-10 US US09/684,621 patent/US6516458B1/en not_active Expired - Fee Related
- 2000-10-12 TW TW089121375A patent/TW476143B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001110903A (ja) | 2001-04-20 |
| US6516458B1 (en) | 2003-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE49821E1 (en) | Semiconductor integrated circuit | |
| JP6306063B2 (ja) | 半導体集積回路のモノリシック３次元集積化 | |
| US9755079B2 (en) | Semiconductor devices including insulating gates and methods for fabricating the same | |
| US9219077B2 (en) | Semiconductor device and fabrication method therefor | |
| TW202025454A (zh) | 用於三維邏輯及記憶體的配電網 | |
| CN106252328B (zh) | 半导体装置 | |
| CN111106110A (zh) | 半导体装置及其制造方法 | |
| TW201001677A (en) | Integrated circuit structures | |
| US9245887B2 (en) | Method and layout of an integrated circuit | |
| JP2016529702A (ja) | モノリシック３次元（３ｄ）集積回路（ｉｃ）（３ｄｉｃ）技術を使用した完全システムオンチップ（ｓｏｃ） | |
| CN109378311B (zh) | 用于解决电迁移的布局构造 | |
| US11894303B2 (en) | Circuit wiring techniques for stacked transistor structures | |
| US9035389B2 (en) | Layout schemes for cascade MOS transistors | |
| CN102484111A (zh) | 制造磁性随机存取存储器的系统和方法 | |
| TW201635542A (zh) | 包含主動鰭的半導體裝置 | |
| JP2022553678A (ja) | 埋設電源レールを有するｃｆｅｔのための電力供給ネットワーク | |
| CN107750395B (zh) | 用于高密度天线保护二极管的电路和布图 | |
| TW476143B (en) | Layout structure for integrated circuit, method and system for generating layout for CMOS circuit | |
| TW200921850A (en) | Structure of MTCMOS cell and method for fabricating the MTCMOS cell | |
| TW200836081A (en) | Semiconductor integrated circuit designing method, semiconductor integrated circuit device, and electronic device | |
| CN110326099A (zh) | 半导体集成电路装置 | |
| US10673435B2 (en) | Reduction of dynamic switching current in high-speed logic | |
| CN109565270A (zh) | 低时钟电源电压可中断定序电路 | |
| TWI580040B (zh) | 半導體裝置與其佈局設計方法 | |
| WO2019132927A1 (en) | Stacked transistor layout |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent |