CN116864508A - 阵列基板及其制备方法、显示面板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 134
- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 262
- 239000011241 protective layer Substances 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 33
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 238000004378 air conditioning Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 abstract description 16
- 239000004020 conductor Substances 0.000 description 31
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 239000011810 insulating material Substances 0.000 description 7
- -1 polyethylene terephthalate Polymers 0.000 description 6
- 238000002161 passivation Methods 0.000 description 3
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 3
- 239000011112 polyethylene naphthalate Substances 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229920000089 Cyclic olefin copolymer Polymers 0.000 description 2
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 239000004743 Polypropylene Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- BDAGIHXWWSANSR-UHFFFAOYSA-N methanoic acid Natural products OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920001155 polypropylene Polymers 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OSWFIVFLDKOXQC-UHFFFAOYSA-N 4-(3-methoxyphenyl)aniline Chemical compound COC1=CC=CC(C=2C=CC(N)=CC=2)=C1 OSWFIVFLDKOXQC-UHFFFAOYSA-N 0.000 description 1
- 101150064205 ESR1 gene Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 235000019253 formic acid Nutrition 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WGCNASOHLSPBMP-UHFFFAOYSA-N hydroxyacetaldehyde Natural products OCC=O WGCNASOHLSPBMP-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本申请提供一种阵列基板及其制备方法、显示面板。阵列基板包括基板、栅极、像素电极、绝缘层、漏极、保护层和公共电极，所述栅极和所述像素电极设于所述基板的同一侧，所述像素电极与所述栅极同层并间隔设置，所述绝缘层覆盖所述栅极和所述像素电极，所述漏极位于所述绝缘层背离所述基板的一侧，所述保护层设于所述绝缘层背离所述基板的一侧，所述保护层覆盖所述漏极，所述公共电极的至少部分设于所述保护层背离所述绝缘层的一侧，所述公共电极与所述漏极和所述像素电极电连接。本申请的技术方案能够提升公共电极与薄膜晶体管电连接的稳定性并且简化阵列基板的制备流程。
Description
技术领域
本申请涉及显示领域，尤其涉及一种阵列基板及其制备方法、显示面板。
背景技术
目前，阵列基板的制备需要经过多层掩膜工艺。掩膜工艺是通过显影及光刻等手段使阵列基板形成对应的结构。由于掩膜工艺较为复杂，因此阵列基板的制备成本较高。
发明内容
本申请的实施例提供一种阵列基板及制备方法、显示面板，能够提升公共电极与薄膜晶体管电连接的稳定性并且简化阵列基板的制备流程。
第一方面，本申请提供一种阵列基板，包括：
基板；
栅极和像素电极，所述栅极和所述像素电极设于所述基板的同一侧，所述像素电极与所述栅极同层并间隔设置；
绝缘层，所述绝缘层覆盖所述栅极和所述像素电极；
漏极，所述漏极位于所述绝缘层背离所述基板的一侧；
保护层，所述保护层设于所述绝缘层背离所述基板的一侧，所述保护层覆盖所述漏极；及
公共电极，所述公共电极的至少部分设于所述保护层背离所述绝缘层的一侧，所述公共电极与所述漏极和所述像素电极电连接。
可以理解的是，现有技术中一般将像素电极和栅极异层设置。由于栅极和像素电极均为导体，因此需要在栅极和像素电极的层结构之间设置绝缘结构，以将栅极和像素电极进行隔离，避免短路。本申请将像素电极与栅极在同一层设置，可以在同一制程工艺中同时形成栅极和像素电极。由于栅极和像素电极均为导体，将栅极和像素电极在基板上间隔设置即可使二者之间绝缘，从而减少了一层绝缘的材料层的设置，降低阵列基板的成本。
另外，可以理解的是，若将像素电极直接穿过绝缘层与漏极连接，会使像素电极与沟道层接触。像素电极与漏极之间的接触阻抗很高，导致信号传输效率降低。本申请通过公共电极将漏极与像素电极桥接，可以使公共电极与漏极设有欧姆接触层的一端接触，从而使公共电极与漏极之间具有良好的欧姆接触，降低漏极与像素电极之间的接触阻抗。
一种可能的实施方式中，所述漏极在所述基板上的正投影与所述像素电极在所述基板上的正投影部分错位设置或完全错位设置；或者，
所述漏极在所述基板上的正投影落入所述像素电极在所述基板上的正投影的范围内。
一种可能的实施方式中，所述公共电极包括电极本体、第一连接柱和第二连接柱，所述电极本体位于所述保护层背离所述绝缘层的一侧，所述第一连接柱一端与所述电极本体连接，所述第一连接柱的另一端与所述漏极连接，所述第二连接柱一端与所述电极本体连接，所述第二连接柱的另一端与所述像素电极连接。
一种可能的实施方式中，还包括第一过孔和第二过孔，所述第一过孔由所述保护层背离所述绝缘层的表面延伸至所述漏极，所述第二过孔由所述保护层背离所述绝缘层的表面延伸至所述像素电极，所述第一连接柱位于所述第一过孔，所述第二连接柱位于所述第二过孔。
第二方面，本申请提供一种显示面板，包括显示模组和如上所述的阵列基板，所述阵列基板驱动所述显示模组显示图像。
第三方面，本申请提供一种阵列基板的制备方法，包括：
提供基板；
在所述基板上形成栅极和像素电极，所述栅极与所述像素电极间隔设置；
形成覆盖所述栅极与所述像素电极的绝缘层；
在所述绝缘层上形成源极和漏极，所述源极和所述漏极间隔设置；
形成覆盖所述源极和所述漏极的保护层；及
形成至少部分覆盖所述保护层的公共电极，所述公共电极与所述漏极和所述像素电极连接。
一种可能的实施方式中，所述在所述基板上形成栅极和像素电极包括：
在所述基板上依次沉积初始导电层和初始栅极材料层；及
刻蚀所述初始导电层和所述初始栅极材料层，以形成栅极和像素电极，所述栅极和所述像素电极间隔设置，所述栅极包括第一导电层和栅极材料层，所述像素电极包括第二导电层。
一种可能的实施方式中，所述在所述绝缘层上形成源极和漏极包括：
在所述绝缘层表面形成沟道层；
形成源极和漏极，所述源极和所述漏极连接至所述沟道层。
一种可能的实施方式中，所述形成至少部分覆盖所述保护层的公共电极包括：
形成第一过孔和第二过孔，所述第一过孔贯穿所述保护层，所述第二过孔贯穿所述保护层和所述绝缘层；
在所述第一过孔内、所述第二过孔内及所述保护层表面形成公共电极，所述公共电极与所述漏极和所述像素电极连接。
一种可能的实施方式中，所述形成覆盖所述栅极与所述像素电极的绝缘层之后，及所述在所述绝缘层表面形成沟道层、源极和漏极之前，还包括：
在所述绝缘层表面形成欧姆接触层。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是本申请实施例提供的显示面板的结构示意图；
图2是图1提供的阵列基板的剖面示意图；
图3是本申请实施例提供的一种阵列基板的制备方法的流程示意图；
图4是阵列基板的制备方法中S200的步骤三后形成的组件剖面示意图；
图5是阵列基板的制备方法中S200的步骤四后形成的组件剖面示意图；
图6是阵列基板的制备方法中S200的步骤五后形成的组件剖面示意图；
图7是阵列基板的制备方法中S200的步骤六后形成的组件剖面示意图；
图8是阵列基板的制备方法中S200的步骤七后形成的组件剖面示意图；
图9是阵列基板的制备方法中S500的步骤一后形成的组件剖面示意图；
图10是阵列基板的制备方法中S500的步骤二后形成的组件剖面示意图；
图11是阵列基板的制备方法中S600的步骤一后形成的组件剖面示意图；
图12是阵列基板的制备方法中S600的步骤二后形成的组件剖面示意图；
图13是本申请实施例提供的另一种阵列基板的制备方法的流程示意图。
附图标记：显示面板1000、阵列基板100、显示模组200、薄膜晶体管110、像素电极120、公共电极130、连接走线140、像素区1001、焊接区1002、基板111、栅极112、绝缘层113、沟道层114、欧姆接触层115、源极116、漏极117、保护层118、第一导电层1121、栅极材料层1122、第一结构层141、第二结构层142、第一过孔101、第二过孔102、第三过孔103、电极本体131、第一连接柱132、第二连接柱133、初始导电层1120、初始栅极材料层1130、第一导体层104、光阻层300、半色调掩膜版400、全透区410、半透区420、不透区430、第二导电层1131、第三导体层106。
具体实施方式
为了方便理解，首先对本申请的实施例所涉及的术语进行解释。
和/或：仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
多个：是指两个或多于两个。
连接：应做广义理解，例如，A与B连接，可以是A与B直接相连，也可以是A与B通过中间媒介间接相连。
下面将结合附图，对本申请的具体实施方式进行清楚地描述。
请参阅图1，图1是本申请实施例提供的显示面板1000的结构示意图。显示面板1000可以包括阵列基板100和显示模组200。阵列基板100驱动显示模组200显示图像。
请参阅图2，图2是图1提供的阵列基板100的剖面示意图。阵列基板100包括薄膜晶体管110、像素电极120、公共电极130及连接走线140。阵列基板100还包括像素区1001和焊接区1002(bonding area)。薄膜晶体管110、像素电极120和公共电极130可以位于阵列基板100的像素区1001。薄膜晶体管110通过公共电极130与像素电极120电连接。连接走线140可以位于阵列基板100的焊接区1002。连接走线140用于将阵列基板100与显示面板1000的其他组件电连接。
薄膜晶体管110包括基板111、栅极112、绝缘层113、沟道层114、欧姆接触层115、源极116、漏极117和保护层118。
示例性的，基板111可以为玻璃基板、蓝宝石基板或者硅晶片基板。或者基板111可以为柔性基板，柔性基板可以采用下述材料中的任意一种或多种制成：聚酰亚胺、聚对苯二甲酸乙二醇酯(Polyethylene terephthalate，PET)、聚萘二甲酸乙二醇酯(Polyethylenenaphthalate two formic acid glycol estr，PEN)、环烯烃聚合物(Cyclo-olefinpolymer，COP)、聚碳酸酯(Polycarbonate，PC)、聚苯乙烯(Polystyrene，PS)、聚丙烯(Polypropylene，PP)、聚四氟乙烯(Polytetrafluoroethylene，PTFE)。在其他实现方式中，基板111也可以选用陶瓷基板等，本申请对此不做限制。
需说明的是，图2的目的仅在于示意性的描述基板111、栅极112、绝缘层113、沟道层114、欧姆接触层115、源极116、漏极117和保护层118的连接关系，并非是对各个设备的连接位置、具体构造及数量做具体限定。而本申请实施例示意的结构并不构成对薄膜晶体管110的具体限定。在本申请另一些实施例中，薄膜晶体管110包括比图2所示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图2所示的部件可以以硬件，软件或软件和硬件的组合实现。
请继续参阅图2，栅极112设置于基板111的表面。栅极112可以包括第一导电层1121和栅极材料层1122。第一导电层1121和栅极材料层1122层叠于基板111表面。第一导电层1121位于栅极材料层1122和基板111之间。示例性的，第一导电层1121的材料可以为氧化铟锡(Indium tin oxide，ITO)。栅极材料层1122的材料可以为常见的栅极材料，例如，钼、铝、铜、钛中的一种或多种的合金。
像素电极120设于基板111的表面。像素电极120的材料可以为氧化铟锡(Indiumtin oxide，ITO)。像素电极120与薄膜晶体管110的栅极112间隔设置。像素电极120可以与栅极112的第一导电层1121在同一制程工艺中形成。像素电极120可以通过下文所述的公共电极130与薄膜晶体管110的漏极117电连接。
可以理解的是，现有技术中一般将像素电极和栅极异层设置。由于栅极和像素电极均为导体，因此需要在栅极和像素电极的层结构之间设置绝缘结构，以将栅极和像素电极进行隔离，避免短路。本申请将像素电极120与栅极112在同一层设置，可以在同一制程工艺中同时形成栅极112和像素电极120。由于栅极112和像素电极120均为导体，将栅极112和像素电极120在基板111上间隔设置即可使二者之间绝缘，从而减少了一层绝缘的材料层的设置，降低阵列基板100的成本。
绝缘层113覆盖栅极112和像素电极120。且绝缘层113可以位于基板111设有栅极112的一侧。
沟道层114连接于绝缘层113背离基板111的一侧。沟道层114可以与栅极112的位置相对设置。欧姆接触层115位于沟道层114背离绝缘层113的一侧。
可以理解的是，欧姆接触层115可以降低源极116和漏极117与沟道层114的接触阻抗，增加源极116和漏极117与沟道层114的电连接稳定性。避免源极116和漏极117与沟道层114接触不良而导致电路无法导通。
源极116和漏极117可以连接于欧姆接触层115背离沟道层114的表面。
连接走线140可以位于绝缘层113背离基板111的一侧，连接走线140与沟道层114、源极116和漏极117可以同层设置。连接走线140可以将阵列基板100与显示面板1000的其他组件电连接。连接走线140可以包括两层结构，分别为第一结构层141和第二结构层142。第一结构层141和第二结构层142层叠于绝缘层113背离基板111的表面。第一结构层141位于第二结构层142与绝缘层113之间。第一结构层141可以与沟道层114同层设置，第一结构层141可以与沟道层114在同一制程工艺中形成。第二结构层142可以与漏极117同层设置，第二结构层142可以与漏极117在同一制程工艺中形成。
保护层118可以连接于绝缘层113背离基板111的表面。且保护层118覆盖源极116、欧姆接触层115、漏极117和连接走线140。
可以理解的是，保护层118可以使薄膜晶体管110的表面更加平坦，以防止薄膜晶体管110在受到外力作用时造成应力集中而使结构被破坏。保护层118的设置还可以提升薄膜晶体管110的结构的强度，使薄膜晶体管110的结构更加稳定。
一种可能的实施方式中，漏极117在基板111上的正投影与像素电极120在基板111上的正投影部分错位设置或完全错位设置。
可以理解的是，漏极117向基板111的正投影不会完全覆盖像素电极120。像素电极120超出漏极117的部分可以与公共电极130相对设置，并且通过竖直的孔(下文所述的第二过孔)与公共电极130电连接。
另一种可能的实施方式中，漏极117在基板111上的正投影落入像素电极120在基板111上的正投影的范围内。
请继续参阅图2，阵列基板100还包括第一过孔101、第二过孔102和第三过孔103。第一过孔101由保护层118背离绝缘层113的表面延伸至漏极117。第二过孔102由保护层118背离绝缘层113的表面延伸至像素电极120。第三过孔103可以由保护层118背离绝缘层113的表面延伸至连接走线140的第二结构层142背离第一结构层141的表面。第三过孔103可以暴露出连接走线140。示例性的，第一过孔101和第二过孔102均可以为锥形孔。在保护层118朝向绝缘层113的方向上。第一过孔101的孔径和第二过孔102的孔径可以逐渐变小。
公共电极130的至少部分设于保护层118背离绝缘层113的一侧。公共电极130与漏极117和像素电极120电连接。具体而言，公共电极130包括电极本体131、第一连接柱132和第二连接柱133。电极本体131位于保护层118背离绝缘层113的一侧。公共电极130的电极本体131可以覆盖第一过孔101和第二过孔102在保护层118的开口。第一连接柱132位于第一过孔101。第一连接柱132一端与电极本体131连接，第一连接柱132的另一端与漏极117连接。第二连接柱133位于第二过孔102。第二连接柱133一端与电极本体131连接，第二连接柱133的另一端与像素电极120连接。
可以理解的是，若将像素电极120直接穿过绝缘层113与漏极117连接，会使像素电极120与沟道层114接触。由于沟道靠近绝缘层113的一侧未设有欧姆接触层115，因此，像素电极120与漏极117之间的接触阻抗很高，导致信号传输效率降低。本申请通过公共电极130将漏极117与像素电极120桥接，可以使公共电极130与漏极117设有欧姆接触层115的一端接触，从而使公共电极130与漏极117之间具有良好的欧姆接触，降低漏极117与像素电极120之间的接触阻抗。
本申请提供的阵列基板100可以仅包括三个导体的层结构。为了方便描述，定义三个导体层分别为第一导体层、第二导体层和第三导体层。第一导体层可以位于绝缘层113与基板111之间。第一导体层可以包括栅极112和像素电极120。第二导体层可以位于保护层118与绝缘层113之间。第二导体层可以包括欧姆接触层115、源极116、漏极117、以及连接走线140的第二结构层142。第三导体层可以位于保护层118背离绝缘层113的一侧。第三导体层包括公共电极130。第一导体层和第二导体层之间通过绝缘层113间隔。第二导体层和第三导体层之间通过保护层118间隔。因此本申请仅设置了两层绝缘材料层(绝缘层113和保护层118)。从而缩短了阵列基板100的制程，节省了阵列基板100的材料，降低了阵列基板100的制备成本。
本申请还提供一种阵列基板100的制备方法，能够将像素电极120和薄膜晶体管110的栅极112结构在同一制程工艺中制备，从而减少了阵列基板100的绝缘的材料层的数量，同时缩短了阵列基板100的制程。关于制备方法内所涉及的阵列基板100的结构可参阅图1-图2以及前述描述，在此不再赘述。另外，后文中仍以图1和图2所示的阵列基板100为例进行进一步描述，在不冲突的情况下，这些描述均可应用于图1和图2所示的阵列基板100。
请集合参阅图2和图3，图3是本申请实施例提供的一种阵列基板100的制备方法的流程示意图。所述制备方法包括但不限于步骤S100、S200、S300、S400、S500和S600，关于步骤S100、S200、S300、S400、S500和S600的详细描述如下。
S100：提供基板111。
S200：在基板111上形成栅极112和像素电极120，栅极112与像素电极120间隔设置：
首先，在基板111上依次沉积初始导电层和初始栅极材料层。
然后，刻蚀初始导电层和初始栅极材料层，形成栅极112和像素电极120，栅极112和像素电极120间隔设置，栅极112包括第一导电层和栅极材料层，像素电极120包括第二导电层。
S300：形成覆盖栅极112与像素电极120的绝缘层113。
S400：在绝缘层113上形成源极116和漏极117，源极116和漏极117间隔设置，
在绝缘层113表面形成沟道层114，形成源极116和漏极117，源极116和漏极117连接至沟道层114，源极116和漏极117间隔设置。
S500：形成覆盖源极116和漏极117的保护层118。
S600：形成至少部分覆盖保护层118的公共电极130，公共电极130与漏极117和像素电极120连接。
具体而言，以下将通过图4-图8来描述步骤S200，图4是阵列基板100的制备方法中S200的步骤三后形成的组件剖面示意图。图5是阵列基板100的制备方法中S200的步骤四后形成的组件剖面示意图。图6是阵列基板100的制备方法中S200的步骤五后形成的组件剖面示意图。图7是阵列基板100的制备方法中S200的步骤六后形成的组件剖面示意图。图8是阵列基板100的制备方法中S200的步骤七后形成的组件剖面示意图。
在基板111上形成栅极112和像素电极120，栅极112与像素电极120间隔设置包括以下步骤。
步骤一，请参阅图4，在基板111上沉积初始导电层1120，初始导电层1120的厚度可以在400A-1200A之间(包括端点值400A和1200A)。
步骤二，请继续参阅图4，在初始导电层1120表面沉积初始栅极材料层1130。初始栅极材料层1130可以与初始导电层1120共同构成第一导体层104。初始栅极材料层1130可以为钼、铝、铜、钛中的一种或多种的合金。初始栅极材料层1130的厚度可以在2000A-6000A之间(包括端点值2000A和6000A)。
步骤三，请继续参阅图4，在步骤二形成的初始栅极材料层1130上形成光阻层300。采用一个半色调掩膜版400(Half-tone Mask，HTM)对光阻层300进行曝光，从而定义出栅极112和像素电极120的图形。半色调掩膜版400可以包括全透区410、半透区420和不透区430。半色调掩膜版400对应栅极112的位置可以为不透区430。半色调掩膜版对应像素电极120的位置可以为半透区420。半色调掩膜版对应其他不设置导电结构的位置可以为全透区410。
可以理解的是，在曝光过程中，全透区410对应的位置的曝光程度较高，其光阻区的材料在厚度方向上完全变性，从而使对应全透区410位置的部分光阻层300可以完全被显影除去。半透区420对应位置的光阻层300的曝光程度较小，其光阻层300的材料在厚度方向上不完全变性，从而使半透区420对应位置的光阻层300部分去除。不透区430对应位置的光阻层300未被曝光，因此不透区430对应位置的光阻层300材料的性质未发生改变。不透区430对应位置的光阻层300在显影时不会被去除。
步骤四，请参阅图5，采用第一次刻蚀除去没有光阻层300覆盖的初始栅极材料层1130和初始导电层1120。从而得到间隔设置的栅极112的初始结构和像素电极120的初始结构。其中，栅极112的初始结构包括第一导电层1121和栅极材料层1122。第一导电层1121为初始导电层1120的一部分。栅极材料层1122为初始栅极材料层1130的一部分。像素电极120的初始结构包括第二导电层1131及部分初始栅极材料层1132。第二导电层1131为初始导电层1120的一部分。
步骤五，请参阅图6，采用第二次刻蚀除去栅极112的初始结构的部分光阻层300、及像素电极120的初始结构的全部光阻层300。
步骤六，请再参阅图6，采用第三次刻蚀去除像素电极120的初始结构上的部分初始栅极材料层1132。使暴露的第二导电层1131形成像素电极120。
步骤七，请参阅图7，去除栅极112的初始结构的剩余部分光阻层300。从而使第一导电层1121和栅极材料层1122的层叠结构形成栅极112。
以下将通过图8来描述步骤S400，图8是阵列基板100的制备方法中S400后形成的组件剖面示意图。S400具体包括以下步骤：
步骤一，在绝缘层113上依次沉积沟道材料层(图未标)和第二导体层105。
步骤二，采用一个半色调掩膜版，对上述步骤一形成的层结构进行曝光、显影和刻蚀，从而形成沟道层114、源极116、漏极117和连接走线140。
以下将通过图9和图10来描述步骤S500，图9是阵列基板100的制备方法中S500的步骤一后形成的组件剖面示意图。图10是阵列基板100的制备方法中S500的步骤二后形成的组件剖面示意图。S500具体包括以下步骤：
步骤一，请参阅图9，在绝缘层113表面沉积保护层118，保护层118覆盖源极116、沟道层114、漏极117和连接走线140。
步骤二，请参阅图10，对保护层118进行曝光、显影和刻蚀。从而形成第一过孔101、第二过孔102和第三过孔103，第一过孔101贯穿保护层118，第二过孔102贯穿保护层118和绝缘层113。第三过孔103贯穿保护层118。
以下将通过图11和图12来描述步骤S600，图11是阵列基板100的制备方法中S600的步骤一后形成的组件剖面示意图。图12是阵列基板100的制备方法中S600的步骤二后形成的组件剖面示意图。S600具体包括以下步骤：
步骤一，请参阅图11，在第一过孔101内、第二过孔102内及保护层118表面形成第三导体层106。
步骤二：请参阅图12，采用一个半色调掩膜版(Half-tone Mask，半色调掩膜版)对第三导体层106进行曝光、显影和刻蚀。从而形成公共电极130。
可以理解的是，现有技术中，一般包括四个导体层，分别为栅极层、漏极层、像素电极层和公共电极层。因此，现有技术一般通过四个半色调掩膜版来对导体层进行制备。并且四个导体层之间需要通过三个绝缘的材料层进行间隔。本申请只设置了三层导体层(第一导体层104、第二导体层105和第三导体层106)，因此三个导体层可以分别通过三个不同的半色调掩膜版进行制作。并且是哪个导体层之前仅需要通过两层绝缘的材料层间隔。本申请的制备方法减少了一个半色调掩膜版，并且减少了一层绝缘的材料层。本申请提供的阵列基板100的制备方法，不仅缩短了阵列基板100制程，并且简化了阵列基板100的层结构，从而降低了阵列基板100的制备成本。
请参阅图13，图13是本申请实施例提供的另一种阵列基板100的制备方法的流程示意图。与前述第一种制备方法相同的内容不再赘述，与第一种制备方法不同的是，阵列基板100的制备方法除S100、S200、S300、S400、S500和S600，至少还可以包括S700，详细描述如下。
S700：在绝缘层113表面形成欧姆接触层115。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种阵列基板，其特征在于，包括：
基板；
栅极和像素电极，所述栅极和所述像素电极设于所述基板的同一侧，所述像素电极与所述栅极同层并间隔设置；
绝缘层，所述绝缘层覆盖所述栅极和所述像素电极；
漏极，所述漏极位于所述绝缘层背离所述基板的一侧；
保护层，所述保护层设于所述绝缘层背离所述基板的一侧，所述保护层覆盖所述漏极；及
公共电极，所述公共电极的至少部分设于所述保护层背离所述绝缘层的一侧，所述公共电极与所述漏极和所述像素电极电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述漏极在所述基板上的正投影与所述像素电极在所述基板上的正投影部分错位设置或完全错位设置；或者，
所述漏极在所述基板上的正投影落入所述像素电极在所述基板上的正投影的范围内。
3.根据权利要求1所述的阵列基板，其特征在于，所述公共电极包括电极本体、第一连接柱和第二连接柱，所述电极本体位于所述保护层背离所述绝缘层的一侧，所述第一连接柱一端与所述电极本体连接，所述第一连接柱的另一端与所述漏极连接，所述第二连接柱一端与所述电极本体连接，所述第二连接柱的另一端与所述像素电极连接。
4.根据权利要求3所述的阵列基板，其特征在于，还包括第一过孔和第二过孔，所述第一过孔由所述保护层背离所述绝缘层的表面延伸至所述漏极，所述第二过孔由所述保护层背离所述绝缘层的表面延伸至所述像素电极，所述第一连接柱位于所述第一过孔，所述第二连接柱位于所述第二过孔。
5.一种显示面板，其特征在于，包括显示模组和如权利要求1-4任一项所述的阵列基板，所述阵列基板驱动所述显示模组显示图像。
6.一种阵列基板的制备方法，其特征在于，包括：
提供基板；
在所述基板上形成栅极和像素电极，所述栅极与所述像素电极间隔设置；
形成覆盖所述栅极与所述像素电极的绝缘层；
在所述绝缘层上形成源极和漏极，所述源极和所述漏极间隔设置；
形成覆盖所述源极和所述漏极的保护层；及
形成至少部分覆盖所述保护层的公共电极，所述公共电极与所述漏极和所述像素电极连接。
7.根据权利要求6所述的制备方法，其特征在于，所述在所述基板上形成栅极和像素电极包括：
在所述基板上依次沉积初始导电层和初始栅极材料层；及
刻蚀所述初始导电层和所述初始栅极材料层，以形成栅极和像素电极，所述栅极和所述像素电极间隔设置，所述栅极包括第一导电层和栅极材料层，所述像素电极包括第二导电层。
8.根据权利要求6所述的制备方法，其特征在于，所述在所述绝缘层上形成源极和漏极包括：
在所述绝缘层表面形成沟道层；
形成源极和漏极，所述源极和所述漏极连接至所述沟道层。
9.根据权利要求6所述的制备方法，其特征在于，所述形成至少部分覆盖所述保护层的公共电极包括：
形成第一过孔和第二过孔，所述第一过孔贯穿所述保护层，所述第二过孔贯穿所述保护层和所述绝缘层；
在所述第一过孔内、所述第二过孔内及所述保护层表面形成公共电极，所述公共电极与所述漏极和所述像素电极连接。
10.根据权利要求8所述的制备方法，其特征在于，在所述形成覆盖所述栅极与所述像素电极的绝缘层之后，及所述在所述绝缘层表面形成沟道层、源极和漏极之前，还包括：
在所述绝缘层表面形成欧姆接触层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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Family
ID=88233001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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