KR102034712B1 - 전력 반도체 소자 및 패키지 - Google Patents
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Abstract
실시예의 전력 반도체 소자는 기판과, 기판 위에 배치된 버퍼층과, 버퍼층 위에 배치된 배리어층과, 배리어층 위에 배치된 게이트 절연막과, 게이트 절연막 위에 배치된 게이트 라인과, 게이트 절연막을 관통하여 배리어층 위에서 게이트 라인을 사이에 두고 서로 이격되어 배치되며, 일정한 간격으로 교대로 배치된 다수의 핑거를 갖는 소스 라인 및 드레인 라인과, 소스 라인과 드레인 라인 위에 중첩되어 배치되며 드레인 라인과 전기적으로 연결된 드레인 패드와, 드레인 패드와 이격되어 마주보며 소스 라인과 드레인 라인 위에 중첩되어 배치되고 소스 라인과 전기적으로 연결된 소스 패드 및 소스 패드 및 드레인 패드의 측부에 배치되어 게이트 라인과 전기적으로 연결된 게이트 패드를 포함한다.
Description
실시예는 전력 반도체 소자 및 패키지에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 헤테로 구조의 반도체 소자 분야에 적합한 특성을 갖는다.
헤테로 구조 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
도 1은 기존의 헤테로 구조 반도체 소자의 평면도를 나타내고, 도 2는 도 1의 2-2'선을 따라 절취한 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 기존의 헤테로 구조 반도체 소자는 드레인(12). 소스(14), 게이트(16), 기판(20), 전이층(30), 언도프드-GaN층(40), 채널층(50), AlGaN층(60), 게이트 산화막(70) 및 중간 유전층(ILD:Inter Layer Dielectric)(80)으로 구성된다.
드레인 패드(12A)와 소스 패드(14A)는 서로를 향해 연장되어 일정한 간격으로 맞물리도록 형성된 다수의 핑거(finger)(12B, 14B)를 포함하고, 게이트 핑거(16B)는 드레인 핑거(12B)와 소스 핑거(14B) 사이에 배치된다. 게이트 패드(16A)는 게이트 핑거(16B)와 전기적으로 연결된다. 여기서, 드레인 핑거(12B)는 드레인(12)과 콘텍(12C)되고, 소스 핑거(14B)는 소스(14)와 콘택(14C)된다.
기존의 헤테로 구조 반도체 소자는 고전류 특성을 확보하기 위해, 도 1에 도시된 바와 같이 인터디지털(inter-digital) 형태로 형성되고, 드레인 패드(12A), 소스 패드(14A) 및 게이트 패드(16A)는 넓은 본딩 면적을 갖는다. 여기서, 인터디지털 형태란, 도 1에 도시된 바와 같이 콤브(comb)형 핑거들이 서로 맞물려 배치되는 형태를 의미한다.
기존의 헤테로 구조 반도체 소자에서 채널의 저항과 콘택 저항은 각각 에피와 칩공정으로 제어할 수 있다. 전체 칩의 면적을 줄이기 위해, 칩 공정의 최소 패터닝 기술을 확보하여 게이트 길이, 게이트와 드레인 사이의 간격, 게이트와 소스 간의 간격, 소스와 드레인 오믹 폭 등의 변수를 줄여, 실제 소자가 동작하는 활성 영역을 최소화한다. 그러나, 이러한 방법에 의존하여 전체 칩의 면적을 줄이는 데에 한계가 있다.
실시예는 면적이 줄어든 전력 반도체 소자 및 패키지를 제공한다.
실시예의 전력 반도체 소자는, 기판; 상기 기판 위에 배치된 버퍼층; 상기 버퍼층 위에 배치된 배리어층; 상기 배리어층 위에 배치된 게이트 절연막; 상기 게이트 절연막 위에 배치된 게이트 라인; 상기 게이트 절연막을 관통하여 상기 배리어층 위에서 상기 게이트 라인을 사이에 두고 서로 이격되어 배치되며, 일정한 간격으로 교대로 배치된 다수의 핑거를 갖는 소스 라인 및 드레인 라인; 상기 소스 라인과 상기 드레인 라인 위에 중첩되어 배치되며, 상기 드레인 라인과 전기적으로 연결된 드레인 패드; 상기 드레인 패드와 이격되어 마주보며, 상기 소스 라인과 상기 드레인 라인 위에 중첩되어 배치되고, 상기 소스 라인과 전기적으로 연결된 소스 패드; 및 상기 소스 패드 및 상기 드레인 패드의 측부에 배치되어 상기 게이트 라인과 전기적으로 연결된 게이트 패드를 포함한다.
상기 게이트 패드는 상기 소스 라인 및 상기 드레인 라인 중 적어도 하나의 라인 위에 배치되거나, 상기 소스 라인 및 상기 드레인 라인 중 적어도 하나의 측부에 배치될 수 있다.
상기 전력 반도체 소자는, 상기 소스 라인과 상기 드레인 패드의 사이와, 상기 드레인 라인과 상기 소스 패드 사이에 배치된 절연층을 더 포함할 수 있다.
상기 전력 반도체 소자는 상기 절연층과 상기 소스 라인의 사이와, 상기 절연층과 상기 게이트 라인의 사이와, 상기 절연층과 상기 드레인 라인의 사이에 각각 배치된 캡핑층을 더 포함할 수 있다.
상기 소스 패드와 상기 드레인 패드가 이격된 최소 거리는 50 ㎛일 수 있다.
상기 드레인 패드는 상기 기판의 하부면까지 연장되어 배치될 수 있다.
상기 소스 라인 및 상기 드레인 라인 각각의 길이는 100 ㎛ 내지 2000 ㎛일 수 있다.
상기 캡핑층의 두께는 10 ㎚ 내지 1000 ㎚일 수 있다.
다른 실시예에 의한 전력 반도체 소자 패키지는, 상기 전력 반도체 소자; 헤더; 상기 게이트 패드와 제1 와이어에 의해 전기적으로 연결되며 상기 헤더 위에 배치된 게이트 전극; 상기 소스 패드와 제2 와이어에 의해 전기적으로 연결되며, 상기 게이트 전극과 이격되어 상기 헤더 위에 배치된 소스 전극; 상기 드레인 패드와 전기적으로 직접 연결되며, 상기 게이트 전극 및 상기 소스 전극과 이격되어 상기 헤더 위에 배치된 드레인 전극; 상기 헤더를 관통하여 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극과 전기적으로 각각 연결된 게이트 리드선, 소스 리드선 및 드레인 리드선을 포함한다.
실시예에 따른 전력 반도체 소자 및 패키지는 소스 패드, 드레인 패드 및 게이트 패드 중 적어도 하나가 소스 라인 및 드레인 라인 중 적어도 하나의 측부가 아니라 상부에 배치되므로 면적이 줄어들 수 있어 컴팩트하고,
드레인 패드를 기판의 하부까지 연장하여 배치함으로써, 패키지화시 면적이 더욱 줄어들고, 제조 공정이 간단해질 수 있으며,
기판의 하부까지 연장되어 배치된 드레인 패드가 드레인 전극에 전기적으로 직접 연결될 수 있으므로, 기존의 수직형 헤테로 구조 반도체 소자 패키지를 제조하는 공정을 이용하여 제조될 수 있다.
도 1은 기존의 헤테로 구조 반도체 소자의 평면도를 나타낸다.
도 2는 도 1의 2-2'선을 따라 절취한 단면도를 나타낸다.
도 3a 및 도 3b는 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 4a는 도 3b의 4a-4a'선을 따라 절취한 일 실시예의 단면도를 나타내고, 도 4b는 도 3b의 4b-4b'선을 따라 절취한 일 실시예의 단면도를 나타내고, 도 4c는 도 3b의 4c-4c' 선을 따라 절취한 일 실시예의 단면도를 나타낸다.
도 5는 다른 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 6은 도 5의 6-6' 선을 따라 절취한 단면도를 나타낸다.
도 7a는 도 3b의 4a-4a'선을 따라 절취한 다른 실시예의 단면도를 나타내고, 도 7b는 도 3b의 4b-4b'선을 따라 절취한 다른 실시예의 단면도를 나타내고, 도 7c는 도 3b의 4c-4c' 선을 따라 절취한 다른 실시예의 단면도를 나타낸다.
도 8은 일 실시예에 따른 전력 반도체 소자 패키지의 사시도를 나타낸다.
도 9는 다른 실시예에 따른 전력 반도체 소자 패키지의 사시도를 나타낸다.
도 2는 도 1의 2-2'선을 따라 절취한 단면도를 나타낸다.
도 3a 및 도 3b는 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 4a는 도 3b의 4a-4a'선을 따라 절취한 일 실시예의 단면도를 나타내고, 도 4b는 도 3b의 4b-4b'선을 따라 절취한 일 실시예의 단면도를 나타내고, 도 4c는 도 3b의 4c-4c' 선을 따라 절취한 일 실시예의 단면도를 나타낸다.
도 5는 다른 실시예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 6은 도 5의 6-6' 선을 따라 절취한 단면도를 나타낸다.
도 7a는 도 3b의 4a-4a'선을 따라 절취한 다른 실시예의 단면도를 나타내고, 도 7b는 도 3b의 4b-4b'선을 따라 절취한 다른 실시예의 단면도를 나타내고, 도 7c는 도 3b의 4c-4c' 선을 따라 절취한 다른 실시예의 단면도를 나타낸다.
도 8은 일 실시예에 따른 전력 반도체 소자 패키지의 사시도를 나타낸다.
도 9는 다른 실시예에 따른 전력 반도체 소자 패키지의 사시도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 실시예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도 3a 및 도 3b는 실시예에 의한 전력 반도체 소자(100A)의 평면도를 나타낸다. 도 3b는 도 3a의 드레인 패드(170A)와 소스 패드(180A)를 투명하게 처리한 도면이다.
도 4a는 도 3b의 4a-4a'선을 따라 절취한 일 실시예의 단면도를 나타내고, 도 4b는 도 3b의 4b-4b'선을 따라 절취한 일 실시예의 단면도를 나타내고, 도 4c는 도 3b의 4c-4c' 선을 따라 절취한 일 실시예의 단면도를 나타낸다.
실시예에 의한 전력 반도체 소자(100A)는 쇼트키 장벽 다이오드, 금속 반도체 전계효과 트랜지스터, 고전자 이동도 트랜지스터 등과 같은 헤테로 구조 반도체 소자일 수 있으나 실시예는 이에 국한되지 않는다.
도 3a 내지 도 4c를 참조하면, 실시예의 전력 반도체 소자(100A)는 기판(110), 전이(transition)층(120), 버퍼(buffer)층(130), 배리어(barrier)층(140), 소스(source) 라인(line)(152), 게이트(gate) 라인(154), 드레인(drain) 라인(156), 게이트 절연막(160), 드레인 패드(pad)(170A), 소스 패드(180A) 및 게이트 패드(190A)를 포함한다.
기판(110) 상에 버퍼층(130)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판, 사파이어 기판 또는 벌크 GaN으로 구현될 수 있으나, 실시예는 기판(110)의 종류에 국한되지 않는다.
버퍼층(130)은 기판(110) 상에 배치된다. 버퍼층(130)은 언도프된(undoped) 반도체층일 수 있다. 버퍼층(130)은 반도체 화합물로 형성될 수 있다. 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 버퍼층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다. 버퍼층(130)은 1 ㎛ 이상의 두께로 두껍게 형성될 수도 있고, 백-배리어(back-barrier)로서 AlGaN을 두껍게 성장하고 그 위에 언도프된 반도체층인 GaN을 성장시켜 형성될 수도 있으나, 실시예는 이에 국한되지 않는다. 또한, 버퍼 저항을 높이기 위해, 불순물을 버퍼층(130)에 도핑할 수도 있다.
또한, 기판(110) 위에 격자 미스매칭과 전위(dislocation)를 줄이기 위해, 기판(110)과 버퍼층(130) 사이에 전이층(120)이 더 배치될 수도 있다. 전이층(120)은 질화갈륨(GaN), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시예는 이에 국한되지 않으며 전이층(120)은 생략될 수도 있다.
채널층(132)은 배리어층(140)에 인접하여 버퍼층(130)의 상부에 형성될 수 있다. 즉, 채널층(132)은 배리어층(140)과 버퍼층(130)의 계면 아래에서 버퍼층(130) 상부에 배치될 수 있다.
배리어층(140)은 버퍼층(130) 상에 배치된다. 배리어층(140)은 채널층(132)의 형성에 도움을 주기 위해 배치되는 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 한다. 배리어층(140)은 채널층(132)보다 밴드 폭이 큰 층으로써, 층 전체에서 균일한 분극밀도를 가질 수 있으며, 배리어층(140)과 버퍼층(130)의 상이한 밴드갭(band gap) 에너지를 갖는 이종 접합에 의하여 2차원 전자가스(2-Dimensional Electron Gas, 2DEG)가 발생될 수 있다.
예를 들어, 배리어층(140)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 배리어층(140)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 배리어층(140)의 두께는 10 ㎚ 내지 30 ㎚일 수 있지만, 실시예는 이러한 배리어층(140)의 두께에 국한되지 않는다.
게이트 절연막(160)은 배리어층(140) 상에 배치된다. 게이트 절연막(160)은 알루미늄 산화층, 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 예를 들면 10 ㎚ 내지 30 ㎚의 두께를 가질 수 있다.
게이트 라인(154)은 게이트 절연막(160) 위에 배치되며, 다수의 소스 핑거(152A, 152B, 152C)와 드레인 핑거(156A, 156B) 사이에 배치된 다수의 게이트 핑거(154A ~ 154E)를 포함한다. 게이트 라인(154)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 라인(154)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 라인(154)은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 또한, 게이트 라인(154)은 도 2에 예시된 바와 같이 쇼트키 콘택(schottky contact)과 MIS(Metal-Insulator-Semiconductor) 타입으로 형성될 수도 있다.
소스 라인(152)과 드레인 라인(156)은 게이트 절연막(160)을 관통하여 배리어층(140) 위에서 게이트 라인(154)을 사이에 두고 서로 이격되어 배치되며, 일정한 간격으로 교대로 배치된 다수의 핑거를 갖는다. 즉, 도 3a 및 도 3b를 참조하면, 소스 라인(152)은 다수의 소스 핑거(152A, 152B, 152C)를 갖고, 드레인 라인(156)은 다수의 드레인 핑거(156A, 156B)를 가지며, 소스 핑거(152A, 152B, 152C)와 드레인 핑거(156A, 156B)는 서로 일정한 간격으로 교대로 배치된다.
소스 및 드레인 라인(152, 156) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 라인(152, 156)은 게이트 라인(154)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 라인(152, 156)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 소스 및 드레인 라인(152, 156) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
또한, 게이트 라인(154)의 길이가 너무 짧으면 동급의 전류값을 얻기 위해 더 많은 게이트 핑거(154A ~ 154E)들이 어레이 되어야 하고, 게이트 라인(154)의 길이가 너무 길면 게이트 저항이 증가한다. 이를 고려할 때, 게이트 라인(154)의 길이는 100 ㎛ 내지 2000 ㎛일 수 있으나 실시예는 이에 국한되지 않는다. 또한, 소스 라인(152) 및 드레인 라인(156) 각각의 길이는 게이트 라인(154)의 길이에 의해 결정된다. 예를 들어, 게이트 라인(154)의 길이는 소스 라인(152) 및 드레인 라인(156) 각각의 길이보다 수십 ㎛ 정도 더 길다. 이를 고려할 때, 소스 라인(152) 및 드레인 라인(156) 각각의 길이(L1)도 게이트 라인(154)의 길이와 비슷하게 100 ㎛ 내지 2000 ㎛일 수 있으나 실시예는 이에 국한되지 않는다.
또한, 실시예에 의한 전력 반도체 소자(100A)는 캡핑(capping)층(162)을 더 포함할 수 있다. 캡핑층(162)은 절연층(164)과 소스 라인(152)의 사이와, 절연층(164)과 게이트 라인(154)의 사이와, 절연층(164)과 드레인 라인(156)의 사이에 각각 배치된다.
캡핑층(162)은 SiNx 또는 SiO2 같은 중간 유전층(ILD:Inter Layer Dielectric)에 의해 구현될 수 있다. 또한, 캡핑층(162)은 복수의 층을 적층하여 형성될 수 있으며, PECVD(Plasma-Enhanced Chemical Vapor Deposition)나 스퍼터(sputter) 혹은 원자층 증착(ALD:Atomic Layer Deposition) 장비를 이용하여 형성될 수 있다. 이러한 장비를 이용하여 10 ㎚ 미만 두께의 양호한 막질로 캡핑층(162)을 증착하여 형성하는 것이 어려울 수 있으며, 1000 ㎚ 초과하는 두께로 캡핑층(162)을 증착할 때 막질 내에 크랙(crack)과 스트레스(stress)가 발생될 우려가 있다. 이를 고려하여, 캡핑층(162)을 10 ㎚ 내지 1000 ㎚ 예를 들어, 100 ㎚ 이상의 두께(t1)로 형성할 수 있으나, 실시예는 이에 국한되지 않는다.
이와 같이, 캡핑층(162)이 존재할 경우, 전력 반도체 소자(100A)가 오프(off) 상태일 때, 드레인 라인(156)과 게이트 라인(154) 사이에 많은 전계가 인가되어도 내압과 전류 붕괴(current collapse)에 강해질 수 있다.
또한, 실시예에 의한 전력 반도체 소자(100A)는 절연층(164)을 더 포함할 수 있다. 절연층(164)은 소스 라인(152)과 드레인 패드(170A)를 절연시키고, 드레인 라인(156)과 소스 패드(180A)를 절연시키는 역할을 한다. 이를 위해, 절연층(164)은 소스 라인(152)과 드레인 패드(170A)의 사이와, 드레인 라인(156)과 소스 패드(180A) 사이에 배치된다. 또한, 절연층(164)은 캡핑층(162)에 의해 평탄하지 않은 표면을 평탄화시키는 역할도 수행할 수 있다.
절연층(164)은 SOD(Spin-On-Dielectric) 물질로 구현될 수 있으나 이에 국한되지 않는다. 예를 들어, 절연층(164)은 Silaxane계 SOD 물질 또는 Polysilazane계의 물질을 사용하여 구현될 수 있다. 또한, 절연층(164)은 5 ㎛ 내지 10 ㎛의 두께(t2)로 두껍게 평탄하게 형성될 수 있으나 실시예는 이에 국한되지 않는다. 이와 같이, 절연층(164)이 배치됨으로 인해, 드레인 라인(156)과 게이트 라인(154) 간의 전계가 완화되고 패드 본딩이 수월해질 수 있다.
전술한 절연층(164)은 캡핑층(162)의 상부에서 드레인 패드(170A)와 드레인 라인(156)이 접촉하는 부분(156-1)과, 소스 패드(180A)와 소스 라인(152)이 접촉하는 부분(152-1)을 제외한 전(all) 부분에 배치된다.
도 3a 및 도 3b에 예시된 바와 같이, 드레인 패드(170A)는 소스 라인(152)과 드레인 라인(156) 위에 중첩되어 배치되며, 드레인 라인(156)과 전기적으로 연결된다. 소스 패드(180A)는 드레인 패드(170A)와 이격되어 마주보며, 소스 라인(152)과 드레인 라인(156) 위에 중첩되어 배치되고, 소스 라인(152)과 전기적으로 연결된다.
일반적으로 도 2를 참조하면, 게이트(16)과 드레인(12) 간의 이격 거리는 목표로 설정된 항복 전압(BV:Breakdown Voltage)을 고려하여 설정되며 보통 5 ㎛ 내지 30 ㎛ 수준이다. 따라서, 소스 패드(180A)와 드레인 패드(170A)가 서로 이격된 거리(L2)는 이보다 충분히 크게 설정될 수 있다. 예를 들어, 소스 패드(180A)와 드레인 패드(170A)가 서로 이격된 거리(L2)의 최소값은 50 ㎛일 수 있다.
도 4a 및 도 4b를 참조하면, 게이트 절연막(160), 캡핑층(162) 및 절연층(164)을 식각하여 드레인 라인(156)을 노출시키는 비아 홀을 형성한 후, 비아 홀을 매립하도록 드레인 패드(170A)를 형성할 수 있다. 또한, 도 4c를 참조하면, 게이트 절연막(160), 캡핑층(162) 및 절연층(164)을 식각하여 소스 라인(152)을 노출시키는 비아 홀을 형성한 후, 비아 홀을 매립하도록 소스 패드(180A)를 형성할 수 있다.
이때, 드레인 패드(170A)와 드레인 라인(156)이 콘텍되는 부분이 차지하는 면적은 드레인 라인(156) 전체의 40% 이하일 수 있다. 예를 들어, 도 3b를 참조하면, 드레인 핑거(152A)에서 드레인 패드(170A)가 콘텍되는 부분(156-1)은 드레인 핑거(152A) 전체 면적의 40% 이하일 수 있다. 또한, 소스 패드(180A)와 소스 라인(152)이 콘텍되는 부분이 차지하는 면적은 소스 라인(152) 전체의 40% 이하일 수 있다. 예를 들어, 도 3b를 참조하면, 소스 핑거(156B)에서 소스 패드(180A)가 콘텍되는 부분(156-1)은 소스 핑거(156B) 전체 면적의 40% 이하일 수 있다.
도 1에 도시된 기존의 헤테로 구조 반도체 소자의 경우 드레인 패드(12A)는 드레인 핑거(12B)의 위가 아니라 측부에 배치되는 반면, 실시예의 전력 반도체 소자(100A)의 경우 드레인 패드(170A)는 드레인 핑거(156A, 156B)의 측부가 아니라 드레인 핑거(156A, 156B)와 소스 핑거(152A, 152B, 152C)의 위에 중첩되어 배치된다. 또한, 도 1에 도시된 기존의 헤테로 구조 반도체 소자의 경우 소스 패드(14A)는 소스 핑거(14B)의 위가 아니라 측부에 배치되는 반면, 실시예의 전력 반도체 소자(100A)의 경우 소스 패드(180A)는 소스 핑거(152A, 152B, 152C)의 측부가 아니라 소스 핑거(152A, 152B, 152C)와 드레인 핑거(156A, 156B)의 위에 배치된다.
이와 같이, 드레인 패드(170A)와 소스 패드(180A)가 소스 라인(152)과 드레인 라인(156)의 위에 배치되므로 전력 반도체 소자(100A)의 전체 면적이 감소될 수 있다. 예를 들어, 도 1에 도시된 기존의 헤테로 구조 반도체 소자와 비교할 때, 실시예에 의한 전력 반도체 소자(100A)의 전체 면적이 60% 정도 감소할 수 있다.
게이트 패드(190A)는 드레인 패드(170A) 및 소스 패드(180A)의 측부에 배치되어 게이트 라인(154)과 전기적으로 연결된다. 실시예에 의한 게이트 패드(190A)는 소스 라인(152) 및 드레인 라인(156) 중 적어도 하나의 측부에 배치될 수 있다. 예를 들어, 게이트 패드(190A)의 제1 방향으로의 크기(L3)의 최대값은 200 ㎛일 수 있으나 실시예는 이에 국한되지 않는다.
전술한 드레인 패드(170A), 소스 패드(180A) 및 게이트 패드(190A) 각각은 금속 스퍼터(metal sputter)에 의해 알루미늄(Al)이나 구리(Cu)를 최대 4 ㎛의 두께로 증착하여 형성될 수 있다.
또한, 실시예에 의한 전력 반도체 소자의 제1 방향으로의 크기(L4)의 최대값은 목표로 하는 전류에 의존하여 결정될 수 있다.
도 5는 다른 실시예에 의한 전력 반도체 소자(100B)의 평면도를 나타내고, 도 6은 도 5의 6-6' 선을 따라 절취한 단면도를 나타낸다.
도 3a 및 도 3b에 예시된 전력 반도체 소자(100A)의 게이트 패드(190A)와 달리, 다른 실시예에 의하면 게이트 패드(190B)는 소스 라인(152), 게이트 라인(154) 및 드레인 라인(156) 중 적어도 하나의 라인 위에 배치될 수 있다.
도 5 및 도 6에 예시된 다른 실시예에 의한 전력 반도체 소자(100B)의 게이트 패드(190B)는 도 3a 및 도 3b에 예시된 전력 반도체 소자(100A)의 게이트 패드(190A)와 달리, 소스 라인(152) 및 게이트 라인(154) 위에 배치될 수 있다. 도 5 및 도 6의 경우, 게이트 패드(190B)는 소스 패드(180B)의 적어도 일부의 위에 중첩되어 배치된 것으로 도시되어 있지만, 실시예는 이에 국한되지 않는다. 즉, 도 5 및 도 6에 예시된 바와 달리 게이트 패드(190B)는 소스 라인(152)위에만 배치될 수도 있다.
전력 반도체 소자(100B)가 오프 상태로 동작할 때 게이트 라인(154)과 드레인 라인(156) 사이의 전위차가 크기 때문에, 게이트 패드(190B)가 드레인 패드(170B)에 인접하기 보다는 도 5 및 도 6에 예시된 바와 같이 소스 패드(180B)에 인접하여 배치될 수 있다.
또한, 도 6에 예시된 전력 반도체 소자(100B)는 층간 절연막(166)을 더 포함할 수 있다. 층간 절연막(166)은 게이트 패드(190B)와 소스 패드(180B) 사이에 배치되어, 이들(180B, 190B)을 서로 전기적으로 절연시키는 역할을 한다. 예를 들어, 층간 절연막(166)은 PECVD에 의해 100 ㎚ 내지 1000 ㎚의 두께로 형성될 수 있다. 만일, 게이트 라인(154)과 소스 라인(152) 간의 전위차가 10볼트일 경우, 게이트 패드(190B)를 소스 패드(180B)와 인접하여 배치시킬 때, 층간 절연막(166)에 의해 소스 패드(180B)와 게이트 패드(190B)가 전기적으로 절연되며, 이를 위한 게이트 라인(154)의 폭(W)은 5 ㎛ 내지 10 ㎛일 수 있다.
도 5 및 도 6에 예시된 게이트 패드(190B)의 형성 방법에 대해 간략히 살펴보면 다음과 같다.
게이트 패드(190B)가 형성될 소스 패드(180B)의 상부면을 예를 들어 2 ㎛의 깊이(D)로 식각한 후, 층간 절연막(166)을 소스 패드(180B)의 상부면과 절연층(164)의 상부에 형성한다. 이후, 게이트 라인(154)을 노출하는 비아 홀을 형성한 후, 비아 홀에 게이트 패드(190B)를 매립하여 도 6에 예시된 바와 같이 게이트 패드(190B)를 4 ㎛ 이상의 두께(t3)로 형성할 수 있다.
또한, 도 3a 내지 도 6에 예시된 게이트 패드(190A, 190B)는 전위만 인가하는 역할을 하므로, 게이트 패드(190A, 190B)의 면적은 클 필요가 없으며 예를 들어 200 ㎛ x 200 ㎛(가로x세로) 일 수 있다.
또한, 도 3a 내지 도 4c에 예시된 전력 반도체 소자(100A)에서 게이트 핑거(154A ~ 154E)의 개수보다 도 5 및 도 6에 예시된 전력 반도체 소자(100B)에서 게이트 핑거(154A ~ 154F)의 개수가 하나 더 많지만, 실시에는 이러한 게이트 핑거의 개수에 국한되지 않는다.
이를 제외하면, 도 5 및 도 6에 예시된 전력 반도체 소자(100B)는 도 3a 내지 도 4c에 예시된 전력 반도체 소자(100A)와 동일하므로, 중복되는 부분에 대해서는 상세한 설명을 생략한다.
도 5 및 도 6에 예시된 전력 반도체 소자(100B)의 게이트 패드(190B)는 드레인 및 소스 패드(170B, 180B)와 마찬가지로 소스 및 드레인 라인(152, 156) 중 적어도 하나의 라인 위에 배치된다. 따라서, 도 3a 내지 도 4c에 예시된 전력 반도체 소자(100A)보다, 도 5 및 도 6에 예시된 전력 반도체 소자(100B)의 면적이 더욱 줄어들 수 있다.
도 7a는 도 3b의 4a-4a'선을 따라 절취한 다른 실시예의 단면도를 나타내고, 도 7b는 도 3b의 4b-4b'선을 따라 절취한 다른 실시예의 단면도를 나타내고, 도 7c는 도 3b의 4c-4c' 선을 따라 절취한 다른 실시예의 단면도를 나타낸다.
도 7a 내지 도 7c를 참조하면, 도 4a 내지 도 4c에 예시된 드레인 패드(170A)와 달리 드레인 패드(170C)는 기판(110)의 하부면까지 연장되어 배치될 수 있다. 이를 제외하면, 도 7a 내지 도 7c에 예시된 전력 반도체 소자는 도 4a 내지 도 4c에 예시된 전력 반도체 소자와 동일하므로 중복된 설명을 생략한다.
이하, 전술한 전력 반도체 소자를 포함하는 전력 반도체 소자 패키지에 대해 다음과 같이 설명한다.
도 8은 일 실시예에 따른 전력 반도체 소자 패키지(200A)의 사시도를 나타낸다.
도 8을 참조하면, 전력 반도체 소자 패키지(200A)는 도 3a 내지 도 4c에 예시된 전력 반도체 소자(210, 220, 170A, 180A, 190A), 드레인 전극(230A), 게이트 전극(232), 소스 전극(234), 헤더(240), 드레인 리드선(250), 소스 리드선(254) 및 게이트 리드선(252)을 포함한다.
도 8의 참조부호 220은 도 4a에서 드레인 패드(170A)와 배리어층(140) 사이에 배치된 소스 라인(152), 게이트 라인(154), 드레인 라인(156), 게이트 절연막(160), 캡핑층(162) 및 절연층(164)에 해당할 수도 있다. 이 경우, 도 8의 참조부호 210은 도 4a의 기판(110), 전이층(120), 버퍼층(130) 및 배리어층(140)에 해당할 수 있다.
또한, 도 8의 참조부호 220은 도 4b에서 드레인 및 소스 패드(170A, 180A)와 버퍼층(130) 사이에 배치된 배리어층(140), 게이트 라인(154), 드레인 라인(156), 게이트 절연막(160), 캡핑층(162) 및 절연층(164)에 해당할 수 있다. 이 경우, 도 8의 참조부호 210은 도 4b의 기판(110), 전이층(120) 및 버퍼층(130)에 해당할 수 있다.
또한, 도 8의 참조부호 220은 도 4c에서 드레인 및 소스 패드(170A, 180A)와 버퍼층(130) 사이에 배치된 배리어층(140), 소스 라인(152), 게이트 라인(154), 게이트 절연막(160), 캡핑층(162) 및 절연층(164)에 해당할 수 있다. 이 경우, 도 8의 참조부호 210은 도 4c의 기판(110), 전이층(120) 및 버퍼층(130)에 해당할 수 있다.
계속해서, 도 8을 참조하면, 실시예의 전력 반도체 소자 패키지(200A)에서, 헤더(240) 위에 드레인 전극(230A), 게이트 전극(232) 및 소스 전극(234)이 서로 이격되어 배치될 수 있다.
헤더(240)는 드레인 전극(230A), 게이트 전극(232) 및 소스 전극(234)을 전기적으로 절연시킬 수 있는 절연 물질로 구현될 수 있다.
게이트 전극(232)은 게이트 패드(190A)와 와이어(192)에 의해 전기적으로 연결되고, 소스 전극(234)은 소스 패드(180A)와 와이어(182)에 의해 전기적으로 연결되며, 드레인 전극(230A)은 드레인 패드(170A)와 와이어(172)에 의해 전기적으로 연결된다.
또한, 패드(170A, 180A, 190A)와 전극(230A, 232, 234)을 연결하는 와이어(172, 182, 192)의 개수는 복수일 수 있으나, 실시예는 이에 국한되지 않는다.
또한, 게이트 리드선(252)은 게이트 전극(232)과 전기적으로 연결되고, 드레인 리드선(250)은 드레인 전극(230A)과 전기적으로 연결되고, 소스 리드선(254)은 소스 전극(234)과 전기적으로 연결된다. 드레인 리드선(250), 게이트 리드선(252) 및 소스 리드선(254)은 헤더(240)를 관통하여 외부의 전원 단자(미도시)와 연결될 수 있다. 외부의 전원 단자는 전력 반도체 소자 패키지(200A)의 양 및/또는 음의 전원을 공급한다.
도 9는 다른 실시예에 따른 전력 반도체 소자 패키지(200B)의 사시도를 나타낸다.
도 8에 예시된 드레인 패드(170A)와 달리, 도 9에 예시된 드레인 패드(170C)는 드레인 전극(230B)과 전기적으로 직접 연결된다. 왜냐하면, 드레인 패드(170C)가 기판(110)의 하부까지 연장되어 배치되기 때문이다. 이를 제외하면, 도 9에 예시된 전력 반도체 소자 패키지(200B)는 도 8에 예시된 전력 반도체 소자 패키지(200A)와 동일하므로 중복되는 설명을 생략한다.
도 8에 예시된 전력 반도체 소자 패키지(200A)와 달리, 도 9에 예시된 전력 반도체 소자 패키지(200B)는 드레인 패드(170A)와 드레인 전극(230A)을 연결하는 별도의 와이어(172)가 필요하지 않고, 와이어(172)의 연결을 위한 드레인 전극(230A) 상의 별도의 공간이 필요하지 않고, 와이어(172)를 드레인 전극(230A)에 본딩하는 별도의 공정이 필요하지 않다. 따라서, 패키지의 면적을 더욱 줄일 수 있으며, 공정이 간단해질 수 있다.
또한, 도 9에 예시된 바와 같이 드레인 패드(170C)가 드레인 전극(230B)에 전기적으로 직접 연결될 수 있으므로, 기존의 수직형 헤테로 구조 반도체 소자 패키지를 제조하는 공정을 이용하여 전술한 전력 반도체 소자 패키지를 제조할 수 있는 잇점을 갖는다.
전술한 실시예에 의한 전력 반도체 소자는 고전력-대전류 반도체 소자를 위해 응용될 수 있다. 일반적으로 고전력-대전류 반도체 소자는 노말-온(normal-on) 타입 또는 노말-오프(normal-off) 타입으로 동작할 수 있다. 즉, 노말-온 타입의 고전력-대전류 반도체 소자의 경우, 게이트 전극(232)에 게이트 전압을 가하지 않은 상태에서 항상 채널이 형성되며 게이트 전압이 인가될 때만 채널이 제거된다. 이와 반대로, 노말-오프 타입의 고전력-대전류 반도체 소자의 경우, 게이트 전극(232)에 게이트 전압이 인가될 때만 채널이 형성되고, 게이트 전압이 인가되지 않을 때 채널은 제거된다. 전술한 실시예에 의한 전력 반도체 소자는 노말-온 타입 또는 노말-오프 타입으로 동작할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B: 전력 반도체 소자 110: 기판
120: 전이층 130: 버퍼층
132: 채널층 140: 배리어층
152: 소스 라인 154: 게이트 라인
156: 드레인 라인 160: 게이트 절연막
162: 캡핑층 164: 절연층
166: 층간 절연막 170A, 170B, 170C: 드레인 패드
172, 182, 192: 와이어 180A, 180B: 소스 패드
190A, 190B: 게이트 패드 230A, 230B: 드레인 전극
232: 게이트 전극 234: 소스 전극
240: 헤더 252, 254, 256: 리드선
120: 전이층 130: 버퍼층
132: 채널층 140: 배리어층
152: 소스 라인 154: 게이트 라인
156: 드레인 라인 160: 게이트 절연막
162: 캡핑층 164: 절연층
166: 층간 절연막 170A, 170B, 170C: 드레인 패드
172, 182, 192: 와이어 180A, 180B: 소스 패드
190A, 190B: 게이트 패드 230A, 230B: 드레인 전극
232: 게이트 전극 234: 소스 전극
240: 헤더 252, 254, 256: 리드선
Claims (10)
- 기판;
상기 기판 위에 배치된 버퍼층;
상기 버퍼층 위에 배치된 배리어층;
상기 배리어층 위에 배치된 게이트 절연막;
상기 게이트 절연막 위에 배치된 게이트 라인;
상기 게이트 절연막을 관통하여 상기 배리어층 위에서 상기 게이트 라인을 사이에 두고 서로 이격되어 배치되며, 일정한 간격으로 교대로 배치된 다수의 핑거를 갖는 소스 라인 및 드레인 라인;
상기 소스 라인과 상기 드레인 라인 위에 중첩되어 배치되며, 상기 드레인 라인과 전기적으로 연결된 드레인 패드;
상기 드레인 패드와 이격되어 마주보며, 상기 소스 라인과 상기 드레인 라인 위에 중첩되어 배치되고, 상기 소스 라인과 전기적으로 연결된 소스 패드; 및
상기 소스 패드의 적어도 일부 영역 위에 중첩되어 배치되며, 상기 게이트 라인과 전기적으로 연결된 게이트 패드를 포함하고,
상기 드레인 패드는, 상기 소스 패드를 사이에 두고 상기 게이트 패드와 대향하는 전력 반도체 소자. - 제1 항에 있어서, 상기 게이트 패드는 상기 소스 라인 및 상기 드레인 라인 중 적어도 하나의 라인 위에 배치된 전력 반도체 소자.
- 삭제
- 제1 항 또는 제2 항에 있어서, 상기 소스 라인과 상기 드레인 패드의 사이와, 상기 드레인 라인과 상기 소스 패드 사이에 배치된 절연층; 및
상기 절연층과 상기 소스 라인의 사이와, 상기 절연층과 상기 게이트 라인의 사이와, 상기 절연층과 상기 드레인 라인의 사이에 각각 배치된 캡핑층을 더 포함하는 전력 반도체 소자. - 삭제
- 삭제
- 제1 항 또는 제2 항에 있어서, 상기 드레인 패드는 상기 기판의 하부면까지 연장되어 배치된 전력 반도체 소자.
- 삭제
- 삭제
- 삭제
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182741A (ja) * | 2009-02-03 | 2010-08-19 | Panasonic Corp | 半導体装置 |
| JP2012009863A (ja) * | 2010-06-23 | 2012-01-12 | Power Integrations Inc | ハイパワーＧａＮベースＦＥＴ用のレイアウトデザイン |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468984A (en) * | 1994-11-02 | 1995-11-21 | Texas Instruments Incorporated | ESD protection structure using LDMOS diodes with thick copper interconnect |
| US7550781B2 (en) * | 2004-02-12 | 2009-06-23 | International Rectifier Corporation | Integrated III-nitride power devices |
| KR101020841B1 (ko) * | 2008-03-31 | 2011-03-09 | 고려대학교 산학협력단 | 씨모스 장치 및 이의 제조방법 |
| US8502314B2 (en) * | 2011-04-21 | 2013-08-06 | Fairchild Semiconductor Corporation | Multi-level options for power MOSFETS |
-
2013
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182741A (ja) * | 2009-02-03 | 2010-08-19 | Panasonic Corp | 半導体装置 |
| JP2012009863A (ja) * | 2010-06-23 | 2012-01-12 | Power Integrations Inc | ハイパワーＧａＮベースＦＥＴ用のレイアウトデザイン |
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