JP7064869B2 - 半導体装置 - Google Patents
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Description
この発明の目的は、双方向スイッチとして使用する際に第1半導体チップのソース端子と第2半導体チップのソース端子とを外部で接続する必要がなく、かつ小型化を図ることが可能となる半導体装置を提供することである。
また、この半導体装置では、各端子は、封止樹脂の外面と略面一でかつ封止樹脂の外面から露出する露出面を有しているので、封止樹脂の外面から突出するリード端子を有する半導体装置に比べて小型化を図ることが可能となる。
この発明の一実施形態では、前記各端子の前記露出面は、前記封止樹脂の2つの表面のうちの一方表面と略面一でかつ当該一方表面から露出した第1露出面を含む。
この発明の一実施形態では、前記各端子の前記露出面は、その端子の前記第1露出面に連なり、前記封止樹脂の側面と略面一でかつ当該側面から露出した第2露出面をさらに含む。
この発明の一実施形態では、前記封止樹脂における前記一方表面は、互いに対向する第1辺および第2辺と、前記第1辺および第2辺の一端どうしを連結する第3辺と、前記第1辺および第2辺の他端どうしを連結する第4辺とを有しており、前記第1ドレイン端子の第1露出面は、前記一方表面の前記第1辺と前記第3辺とが連結される第1コーナ部に配置され、前記第2ドレイン端子の第1露出面は、前記一方表面の前記第1辺と前記第4辺とが連結される第2コーナ部に配置されている。また、前記第1ゲート端子の第1露出面は、前記一方表面の前記第2辺と前記第3辺とが連結される第3コーナ部に配置され、前記第2ゲート端子の第1露出面は、前記一方表面の前記第2辺と前記第4辺とが連結される第4コーナ部に配置されている。そして、前記共通ソース端子の第1露出面は、前記一方表面における前記第1ゲート端子の第1露出面および前記第2ゲート端子の第1露出面との中間位置に配置されている。
LS2=LG2 …(b)
この発明の一実施形態では、次式(c)~(f)がさらに成り立つ。
LS1=d1 …(c)
LD2=LD1…(d)
LG2=LG1…(e)
LD1>LG1…(f)
この発明の一実施形態では、前記第1ドレイン端子の第1露出面の面積と、前記第2ドレイン端子の第1露出面の面積との和は、前記封止樹脂の前記一方表面全体の面積の1/4~3/8である。
この発明の一実施形態では、前記第1ドレイン端子、前記第2ドレイン端子、前記第1ゲート端子および前記第2ゲート端子の第1露出面は、平面視において、それが配置される前記封止樹脂のコーナ部の2つの辺と整合する第5辺および第6辺と、前記第5辺および第6辺それぞれに一端が接続されかつ他端が互いに接続される第7辺および第8辺とを有する四角形状であり、前記第7辺と前記第8辺との接続部が当該第1露出面の外方に向かって突出した湾曲状に形成されている。
図1は、この発明の第1実施形態に係る半導体装置の図解的な斜視図である。図2は、図1の図解的な平面図である。図3は、図1の図解的な正面図である。図4は、図1の図解的な背面図である。図5は、図1の図解的な左側面図である。図6は、図1の図解的な右側面図である。図7は、図1の図解的な底面図である。図8は、内部構造を示す平面図である。図9は、図8のIX-IX線に沿う断面図である。図10は、図8のX-X線に沿う断面図である。図11は、図8のXI-XI線に沿う断面図である。
双方向スイッチ100は、第1のMOSFET101のドレイン電極に接続された第1ドレイン端子4と、第1のMOSFET101のゲート電極に接続された第1ゲート端子5とを含む。また、双方向スイッチ100は、第2のMOSFET102のドレイン電極に接続された第2ドレイン端子6と、第2のMOSFET102のゲート電極に接続された第2ゲート端子7とを含む。さらに、双方向スイッチ100は、第1のMOSFET101のソース電極と第2のMOSFET102のソース電極とが接続された共通ソース端子8とを含む。
第1半導体チップ2の表面(上面)には、ソース電極(ソースパッド)2Sおよびゲート電極(ゲートバッド)2G(図8参照)が形成されている。ソース電極2Sは、ボンディングワイヤ11によって共通ソース端子8に接続されている。ゲート電極2Gは、ボンディングワイヤ12によって第1ゲート端子5に接続されている。
第2半導体チップ3の表面(上面)には、ソース電極(ソースパッド)3Sおよびゲート電極(ゲートバッド)3G(図8参照)が形成されている。ソース電極3Sは、ボンディングワイヤ13によって共通ソース端子8に接続されている。ゲート電極3Gは、ボンディングワイヤ14によって第2ゲート端子7に接続されている。各端子4~8は、銅または銅を含む合金からなる金属薄板から形成されている。
第2ドレイン端子6は、矩形状の底面形状を有する直方体状の端子本体部61と、端子抜け抑制部62とを一体的に有している。端子本体部61は、下面63と、下面63と反対側に位置する上面64と、下面63と上面64とを接続する4つの側面65とを有している。端子本体部61の下面63は、封止樹脂9の下面9bと略面一であり、下面9bから露出している。つまり、端子本体部61の下面63は、第2ドレイン端子6の第1露出面を構成している。底面視(平面視)において、端子本体部61は封止樹脂9の下面9bの右後側のコーナ部において、端子本体部61の下面63の4辺が封止樹脂9の下面9bの4辺とほぼ平行となる姿勢で配置されている。
図1、図8および図10を参照して、第1ゲート端子5は、矩形状の底面形状を有する直方体状の端子本体部51と、端子抜け抑制部52とを一体的に有している。端子本体部51は、下面53と、下面53と反対側に位置する上面54と、下面53と上面54とを接続する4つの側面55とを有している。端子本体部51は、その下面53が封止樹脂9の下面9bから露出している。端子本体部51の下面53は、封止樹脂9の下面9bと略面一であり、下面9bから露出している。つまり、端子本体部51の下面53は、第1ゲート端子5の第1露出面を構成している。底面視(平面視)において、端子本体部51は封止樹脂9の下面9bの左前側のコーナ部において、端子本体部51の下面53の4辺が封止樹脂9の下面9bの4辺とほぼ平行となる姿勢で配置されている。
第2ゲート端子7は、矩形状の底面形状を有する直方体状の端子本体部71と、端子抜け抑制部72とを一体的に有している。端子本体部71は、下面73と、下面73と反対側に位置する上面74と、下面73と上面74とを接続する4つの側面75とを有している。端子本体部71の下面73は、封止樹脂9の下面9bと略面一であり、下面9bから露出している。つまり、端子本体部71の下面73は、第2ゲート端子7の第1露出面を構成している。底面視(平面視)において、端子本体部71は封止樹脂9の下面9bの右前側のコーナ部において、端子本体部71の下面73の4辺が封止樹脂9の下面9bの4辺とほぼ平行となる姿勢で配置されている。
図1、図8、図10および図11を参照して、共通ソース端子8は、矩形状の底面形状を有する直方体状の端子本体部81と、端子抜け抑制部82とを一体的に有している。端子本体部81は、下面83と、下面83と反対側に位置する上面84と、下面83と上面84とを接続する4つの側面85とを有している。端子本体部81の下面83は、封止樹脂9の下面9bと略面一であり、下面9bから露出している。つまり、端子本体部81の下面83は、共通ソース端子8の第1露出面を構成している。底面視(平面視)において、端子本体部81は封止樹脂9の下面9bの前側中央部において、端子本体部81の下面83の4辺が封止樹脂9の下面9bの4辺とほぼ平行となる姿勢で配置されている。
端子抜け抑制部82は、端子本体部81の後側面から、後方に向かって張り出すように形成されている。端子抜け抑制部82は、端子本体部81よりも薄く形成されている。端子抜け抑制部82の上面は、端子本体部81の上面84と面一をなしている。共通ソース端子8の上面(端子本体部81の上面84および端子抜け抑制部82の上面を含む)に、第1ボンディングワイヤ11および第3ボンディングワイヤ13の一端が接続されている。
第1半導体チップ2および第2半導体チップ3とともに、各端子4,5,6,7,8を樹脂封止した状態では、各端子抜け抑制部42,52,62,72,82の下方に封止樹脂9が回り込むので、各端子4,5,6,7,8の封止樹脂9からの抜け防止が図られる。
第1ゲート端子5の下面53および第2ゲート端子7の下面73における封止樹脂9の下面の前辺10cに平行な辺の長さをLG1とし、封止樹脂9の下面の左辺10dに平行な辺の長さをLG2とする。共通ソース端子8の下面83における封止樹脂9の下面の前辺10cに平行な辺の長さをLS1とし、封止樹脂9の下面の左辺10dに平行な辺の長さをLS2とする。
d1=d2=d3=d4=d5 …(1)
LS2=LG2 …(2)
半導体装置1は、さらに、次式(3),(4),(5),(6)を満たしていることが好ましい。
LD2=LD1…(4)
LG2=LG1…(5)
LD1>LG1…(6)
この実施形態では、前記式(1)~(6)を満たすように、LS1,LS2,LG1,LG2,LS1,LS2,d1~d5が設定されている。
LD1=LD2=0.3mm
LG1=LG2=LS2=0.1mm
d1=d2=d3=d4=d5=LS1=0.2mm
半導体チップ2,3の熱を効率良く放熱するためには、ドレイン端子4,6の下面43,63の面積は大きいほどよい。しかし、ドレイン端子4,6の下面43,63の面積を大きくすると、半導体装置1のサイズが大きくなる。この実施形態では、半導体装置1の小型化を図るために、ドレイン端子4,6の下面43,63の大きさは、半導体チップ2,3の放熱のために最低限必要な大きさに設定されている。具体的には、ドレイン端子4,6の下面43,63の辺の長さLD1,LD2は、0.3mmに設定されている。
つまり、この実施形態では、半導体装置1の長さLは、0.8mm(=0.3mm+0.2mm+0.3mm)である。半導体装置1の幅Wは、0.6mm(=0.1mm+0.2mm+0.3mm)である。半導体装置1の高さH(図5および図6参照)は、0.36mmである。また、各端子,5,6,7,8の封止樹脂9の側面9c~9fから露出している第1側面部46,56,66,76,86の高さh(図5および図6参照)は、0.06mmである。なお、前述した各部の寸法は一例であって、これらに限られるものではない。
図12および図13は、半導体装置1の実装状態を示す図解的な断面図である。図12は、図9に対応する断面図を示し、図13は図10に対応する断面図を示している。
第2ドレイン端子用ランド206と、第2ゲート端子用ランド207と、共通ソース端子用ランド208とが形成されている。
各端子4,5,6,7,8の下面43,53,63,73,83および第1側面部46,56,66,76,86には、半田濡れ性を高めるためのめっき層が形成されている。このため、各端子4,5,6,7,8の下面43,53,63,73,83が各ランド204,205,206,207,208上のクリーム半田211に接合されると、クリーム半田211が各端子4,5,6,7,8の第1側面部46,56,66,76,86に這い上がるように密着する。その結果、半導体装置1と実装基板201との実装強度を向上させ、接続信頼性を向上させることができる。
前述の第1実施形態に係る半導体装置1では、第1半導体チップ2のソース電極と第2半導体チップ3のソース電極とは、共通ソース端子8に電気的に接続されている。このため、この半導体装置1を双方向スイッチとして使用する際に、第1半導体チップ2のソース端子と第2半導体チップ3のソース端子とを半導体装置1の外部で接続する必要がない。
また、前述の第1実施形態に係る半導体装置1では、各端子4,5,6,7,8は、封止樹脂9の側面9c~9fから露出する第1側面部(第2露出面)46,56,66,76,86を有しているので、各端子4,5,6,7,8と各ランド204,205,206,207,208との接合状態(実装性)の確認が容易となる。
また、前述の第1実施形態では、各端子4,5,6,7,8は、封止樹脂9の下面9bから露出する下面(第1露出面)43,53,63,73,83を有しているが、このような露出面に代えて、各端子4~8は、封止樹脂9の上面9aと略面一でかつ封止樹脂9の上面9aから露出する上面を有していてもよい。
図16は、この発明の第2実施形態に係る半導体装置の図解的な斜視図である。図17は、図16の図解的な平面図である。図18は、図16の図解的な正面図である。図19は、図16の図解的な背面図である。図20は、図16の図解的な左側面図である。図21は、図16の図解的な右側面図である。図22は、図16の図解的な底面図である。図23は、内部構造を示す平面図である。図24は、図23のXXIV- XXIV線に沿う断面図である。図25は、図23のXXV- XXV線に沿う断面図である。図26は、図23のXXVI- XXVI線に沿う断面図である。
以下、図16~図26を参照して、半導体装置1Aについて詳しく説明する。半導体装置1Aは、平面視において略長方形の形状を有している。説明の便宜上、以下において、図1に示した+X方向、-X方向、+Y方向、-Y方向、+Z方向および-Z方向を用いることがある。+X方向および-X方向は、平面視において、半導体装置1Aの長辺に沿う2つの方向であり、これらを総称するときには単に「X方向」という。+Y方向および-Y方向は、平面視において、半導体装置1Aの短辺に沿う2つの方向であり、これらを総称するときには単に「Y方向」という。
第1半導体チップ2は、機能素子が形成されている側の表面(デバイス形成面)を+Z方向に向けた状態で、第1ドレイン端子4上にダイボンディングされている。第1半導体チップ2の底面(下面)にはドレイン電極が形成されている。第1半導体チップ2のドレイン電極は、第1ドレイン端子4の上面(+Z側表面)に機械的および電気的に接続されている。
第2半導体チップ3は、機能素子が形成されている側の表面(デバイス形成面)を上方に向けた状態で、第2ドレイン端子6上にダイボンディングされている。第2半導体チップ3の底面(下面)にはドレイン電極が形成されている。第2半導体チップ3のドレイン電極は、第2ドレイン端子6の上面(+Z側表面)に機械的および電気的に接続されている。
端子本体部41の+X方向側面45fおよび+Y方向側面45cにおいて、端子抜け抑制部42下縁と端子本体部41下縁との間の側面部分49は、端子抜け抑制部42下縁から端子本体部41下縁に向かって徐々に横方向における内方に狭まりながら延び、端子抜け抑制部42下縁と端子本体部41下縁とを繋いでいる。端子抜け抑制部42下縁の高さ位置は、端子本体部41の-X方向側面45dおよび-Y方向側面45eの第1側面部46の上端の高さ位置よりも、h1だけ上方側(+Z方向側)にある。
封止樹脂9の下面9bから露出する端子本体部41の下面43および封止樹脂9の-X方向側面9dおよび-Y方向側面9eから露出する第1側面部46には、半田濡れ性を高めるための半田めっき層94が形成されている。図16~図23においては、説明の便宜上、リードめっき層94は省略されている。
端子本体部61の-X方向側面65dおよび+Y方向側面65cにおいて、端子抜け抑制部612下縁と端子本体部61下縁との間の側面部分69は、端子抜け抑制部62下縁から端子本体部61下縁に向かって徐々に横方向における内方に狭まりながら延び、端子抜け抑制部62下縁と端子本体部61下縁とを繋いでいる。端子抜け抑制部62下縁の高さ位置は、端子本体部61の+X方向側面65fおよび-Y方向側面65eの第1側面部66の上端の高さ位置よりも、h1だけ上方側(+Z方向側)にある。
封止樹脂9の下面9bから露出する端子本体部61の下面63および封止樹脂9の+X方向側面9fおよび-Y方向側面9eから露出する第1側面部66には、半田濡れ性を高めるための半田めっき層96が形成されている。図16~図23においては、説明の便宜上、リードめっき層96は省略されている。
端子本体部51の+X方向側面55fおよび-Y方向側面55eにおいて、端子抜け抑制部52下縁と端子本体部51下縁との間の側面部分59は、端子抜け抑制部52下縁から端子本体部51下縁に向かって徐々に横方向における内方に狭まりながら延び、端子抜け抑制部52下縁と端子本体部51下縁とを繋いでいる。端子抜け抑制部52下縁の高さ位置は、端子本体部51の-X方向側面55dおよび+Y方向側面55cの第1側面部56の上端の高さ位置よりも、h1だけ上方側(+Z方向側)にある。
封止樹脂9の下面9bから露出する端子本体部51の下面53および封止樹脂9の-X方向側面9dおよび+Y方向側面9cから露出する第1側面部56には、半田濡れ性を高めるための半田めっき層95が形成されている。図16~図23においては、説明の便宜上、リードめっき層95は省略されている。
端子本体部71の-X方向側面75dおよび-Y方向側面75eにおいて、端子抜け抑制部72下縁と端子本体部71下縁との間の側面部分79は、端子抜け抑制部72下縁から端子本体部71下縁に向かって徐々に横方向における内方に狭まりながら延び、端子抜け抑制部72下縁と端子本体部71下縁とを繋いでいる。端子抜け抑制部72下縁の高さ位置は、端子本体部71の+X方向側面75fおよび+Y方向側面75cの第1側面部76の上端の高さ位置よりも、h1だけ上方側(+Z方向側)にある。
封止樹脂9の下面9bから露出する端子本体部71の下面73および封止樹脂9の+X方向側側面9fおよび+Y方向側面9cから露出する第1側面部76には、半田濡れ性を高めるための半田めっき層(図示略)97が形成されている。図16~図23においては、説明の便宜上、リードめっき層97は省略されている。
端子本体部81の-X方向側面85d,-Y方向側面85eおよび+X方向側面85fにおいて、端子抜け抑制部82下縁と端子本体部81下縁との間の側面部分89は、端子抜け抑制部82下縁から端子本体部81下縁に向かって徐々に横方向における内方に狭まりながら延び、端子抜け抑制部82下縁と端子本体部81下縁とを繋いでいる。端子抜け抑制部82下縁の高さ位置は、端子本体部81の+Y方向側面85cの第1側面部86の上端の高さ位置よりも、h1だけ上方側(+Z方向側)にある。
封止樹脂9の下面9bから露出する端子本体部81の下面83および封止樹脂9の+Y方向側面9cから露出する第1側面部86には、半田濡れ性を高めるための半田めっき層98が形成されている。図16~図23においては、説明の便宜上、リードめっき層98は省略されている。
図23を参照して、この実施形態では、平面視において、第1ゲート端子5におけるワイヤ12の接続点、共通ソース端子8におけるワイヤ11の接続点、共通ソース端子8におけるワイヤ13の接続点および第2ゲート端子7におけるワイヤ14の接続点それぞれと、封止樹脂9の+Y方向側面9cとの間のY方向距離は全て等しい。
また、X方向に関して、第1ゲート端子5におけるワイヤ12の接続点は、第1半導体チップ2の-X方向端から+X方向端までの間に位置している。これに対して、X方向に関して、共通ソース端子8におけるワイヤ11の接続点は、第1半導体チップ2の+X方向端よりも+X方向側に位置している。
また、共通ソース端子8におけるワイヤ11の接続点と共通ソース端子8におけるワイヤ13の接続点とのX方向距離は、第1ゲート端子5におけるワイヤ12の接続点と共通ソース端子8におけるワイヤ11の接続点との間のX方向距離よりも短い。同様に、共通ソース端子8におけるワイヤ11の接続点と共通ソース端子8におけるワイヤ13の接続点とのX方向距離は、第2ゲート端子7おけるワイヤ14の接続点と共通ソース端子8におけるワイヤ13の接続点との間のX方向距離よりも短い。
d1=d2=d3=d4=d5 …(7)
LS2=LG2 …(8)
半導体装置1Aは、さらに、次式(9),(10),(11),(12)を満たしていることが好ましい。
LD2=LD1…(10)
LG2=LG1…(11)
LD1>LG1…(12)
この実施形態では、前記式(7)~(12)を満たすように、LS1,LS2,LG1,LG2,LS1,LS2,d1~d5が設定されている。
LD1=LD2=0.3mm
LG1=LG2=LS2=0.1mm
d1=d2=d3=d4=d5=LS1=0.2mm
半導体チップ2,3の熱を効率良く放熱するためには、ドレイン端子4,6の下面43,63の面積は大きいほどよい。しかし、ドレイン端子4,6の下面43,63の面積を大きくすると、半導体装置1Aのサイズが大きくなる。この実施形態では、半導体装置1Aの小型化を図るために、ドレイン端子4,6の下面43,63の大きさは、半導体チップ2,3の放熱のために最低限必要な大きさに設定されている。具体的には、ドレイン端子4,6の下面43,63の2つの辺の長さLD1,LD2は、0.3mmに設定されている。
つまり、この実施形態では、半導体装置1Aの長さLは、0.8mm(=0.3mm+0.2mm+0.3mm)である。半導体装置1Aの幅Wは、0.6mm(=0.1mm+0.2mm+0.3mm)である。半導体装置1Aの高さH(図20および図21参照)は、0.36mmである。また、各端子,5,6,7,8の封止樹脂9の側面9c~9fから露出している第1側面部46,56,66,76,86の高さh(図20および図21参照)は、0.06mmである。なお、前述した各部の寸法は一例であって、これらに限られるものではない。
半導体装置1Aは、実装基板(配線基板)201の表面に実装される。実装基板201の表面202には、第1ドレイン端子用ランド204と、第1ゲート端子用ランド205と、第2ドレイン端子用ランド206と、第2ゲート端子用ランド207と、共通ソース端子用ランド208とが形成されている。
各端子4,5,6,7,8の下面43,53,63,73,83および第1側面部46,56,66,76,86には、半田濡れ性を高めるためのめっき層94,95,96,97,98が形成されている。このため、各端子4,5,6,7,8の下面43,53,63,73,83が各ランド204,205,206,207,208上のクリーム半田211に接合されると、クリーム半田211が各端子4,5,6,7,8の第1側面部46,56,66,76,86に這い上がるように密着する。その結果、半導体装置1Aと実装基板201との実装強度を向上させ、接続信頼性を向上させることができる。
前述の第2実施形態に係る半導体装置1Aでは、第1半導体チップ2のソース電極と第2半導体チップ3のソース電極とは、共通ソース端子8に電気的に接続されている。このため、この半導体装置1Aを双方向スイッチとして使用する際に、第1半導体チップ2のソース端子と第2半導体チップ3のソース端子とを半導体装置1Aの外部で接続する必要がない。
また、前述の第2実施形態に係る半導体装置1Aでは、各端子4,5,6,7,8は、封止樹脂9の側面9c~9fから露出する第1側面部(第2露出面)46,56,66,76,86を有しているので、各端子4,5,6,7,8と各ランド204,205,206,207,208との接合状態(実装性)の確認が容易となる。
また、前述の第2実施形態では、各端子4,5,6,7,8は、封止樹脂9の下面9bから露出する下面(第1露出面)43,53,63,73,83を有しているが、このような露出面に代えて、各端子4~8は、封止樹脂9の上面9aと略面一でかつ封止樹脂9の上面9aから露出する上面を有していてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 第1半導体チップ
2S ソース電極
2G ゲート電極
3 第2半導体チップ
3S ソース電極
3G ゲート電極
4 第1ドレイン端子
5 第1ゲート端子
6 第2ドレイン端子
7 第2ゲート端子
8 共通ソース端子
9 封止樹脂
9a 上面(+Z方向側表面)
9b 下面(-Z方向側表面)
9c 前側面(+Y方向側面)
9d 左側面(-X方向側面)
9e 後側面(-Y方向側面)
9f 右側面(+X方向側面)
11~14 ボンディングワイヤ
41 端子本体部(第1ドレイン端子4)
42 端子抜け抑制部
43 下面
44上面
45 側面
45c +Y方向側面
45d -X方向側面
45e -Y方向側面
45f +X方向側面
45g 湾曲面
46 第1側面部
47 連結部
48 第2側面部
51 端子本体部(第1ゲート端子5)
52 端子抜け抑制部
53 下面
54 上面
55 側面
55c +Y方向側面
55d -X方向側面
55e -Y方向側面
55f +X方向側面
55g 湾曲面
56 第1側面部
57 連結部
58 第2側面部
61 端子本体部(第2ドレイン端子6)
62 端子抜け抑制部
63 下面
64上面
65 側面
65c +Y方向側面
65d -X方向側面
65e -Y方向側面
65f +X方向側面
65g 湾曲面
66 第1側面部
67 連結部
68 第2側面部
71 端子本体部(第2ゲート端子7)
72 端子抜け抑制部
73 下面
74 上面
75 側面
75c +Y方向側面
75d -X方向側面
75e -Y方向側面
75f +X方向側面
75g 湾曲面
76 第1側面部
77 連結部
78 第2側面部
81 端子本体部
82 端子抜け抑制部
83 下面
84上面
85 側面
85c +Y方向側面
85d -X方向側面
85e -Y方向側面
85f +X方向側面
85g 湾曲面
86 第1側面部
87 連結部
88 第2側面部
Claims (7)
- MOSFETからなる第1半導体チップと、
MOSFETからなる第2半導体チップと、
前記第1半導体チップのドレイン電極が電気的に接続された第1ドレイン端子と、
前記第1半導体チップのゲート電極が電気的に接続された第1ゲート端子と、
前記第2半導体チップのドレイン電極が電気的に接続された第2ドレイン端子と、
前記第2半導体チップのゲート電極が電気的に接続された第2ゲート端子と、
前記第1半導体チップのソース電極および前記第2半導体チップのソース電極が電気的に接続された共通ソース端子と、
前記各半導体チップおよび前記各端子を封止する封止樹脂とを含み、
前記各端子は、前記封止樹脂の外面と略面一でかつ前記外面から露出する露出面を有しており、
前記封止樹脂は、矩形の直方体形状であり、対向する2つの表面と、それらの表面を連結する4つの側面とを有し、
前記封止樹脂の前記2つの表面のうちの一方表面は、互いに対向する第1辺および第2辺と、前記第1辺および前記第2辺の一端どうしを連結する第3辺と、前記第1辺および前記第2辺の他端どうしを連結する第4辺とを有しており、
前記各端子の前記露出面は、前記封止樹脂の前記一方表面と略面一でかつ当該一方表面から露出した第1露出面と、その端子の前記第1露出面に連なり、前記封止樹脂の側面と略面一でかつ当該側面から露出した第2露出面とを含み、
前記第1ドレイン端子の前記第1露出面は、前記一方表面の前記第1辺と前記第3辺とが連結される第1コーナ部に配置され、前記第2ドレイン端子の前記第1露出面は、前記一方表面の前記第1辺と前記第4辺とが連結される第2コーナ部に配置され、
前記第1ゲート端子の前記第1露出面は、前記一方表面の前記第2辺と前記第3辺とが連結される第3コーナ部に配置され、前記第2ゲート端子の前記第1露出面は、前記一方表面の前記第2辺と前記第4辺とが連結される第4コーナ部に配置され、
前記共通ソース端子の前記第1露出面は、前記一方表面における前記第1ゲート端子の前記第1露出面および前記第2ゲート端子の前記第1露出面との中間位置に配置されており、
前記第1ドレイン端子の前記第2露出面は、前記一方表面の前記第1辺に連なる前記封止樹脂の側面および前記第3辺に連なる前記封止樹脂の側面それぞれから露出した第2露出面を含み、
前記第2ドレイン端子の前記第2露出面は、前記一方表面の前記第1辺に連なる前記封止樹脂の側面および前記第4辺に連なる前記封止樹脂の側面それぞれから露出した第2露出面を含み、
前記第1ゲート端子の前記第2露出面は、前記一方表面の前記第2辺に連なる前記封止樹脂の側面および前記第3辺に連なる前記封止樹脂の側面それぞれから露出した第2露出面を含み、
前記第2ゲート端子の前記第2露出面は、前記一方表面の前記第2辺に連なる前記封止樹脂の側面および前記第4辺に連なる前記封止樹脂の側面それぞれから露出した第2露出面を含む、半導体装置。 - 前記各端子の前記第1露出面は、前記一方表面の4辺と平行な4辺を有する矩形状であり、
前記各ドレイン端子の前記第1露出面の前記第1辺と平行な辺の長さをLD1とし、前記第3辺と平行な辺の長さをLD2とし、前記各ゲート端子の前記第1露出面の前記第1辺と平行な辺の長さをLG1とし、前記第3辺と平行な辺の長さをLG2とし、前記共通ソース端子の前記第1露出面の前記第1辺と平行な辺の長さをLS1とし、前記第3辺と平行な辺の長さをLS2とし、
前記第1ドレイン端子の前記第1露出面と前記第2ドレイン端子の前記第1露出面との前記第1辺に沿う方向の間隔をd1とし、前記第1ゲート端子の前記第1露出面と前記共通ソース端子の前記第1露出面との前記第2辺に沿う方向の間隔をd2とし、前記第2ゲート端子の前記第1露出面と前記共通ソース端子の前記第1露出面との前記第2辺に沿う方向の間隔をd3とし、前記第1ドレイン端子の前記第1露出面と前記第1ゲート端子の前記第1露出面との前記第3辺に沿う方向の間隔をd4とし、前記第2ドレイン端子の前記第1露出面と前記第2ゲート端子の前記第1露出面との前記第4辺に沿う方向の間隔をd5とすると、次式(a)および(b)が成り立つ、請求項1に記載の半導体装置。
d1=d2=d3=d4=d5 …(a)
LS2=LG2 …(b) - 次式(c)~(f)がさらに成り立つ、請求項2に記載の半導体装置。
LS1=d1 …(c)
LD2=LD1…(d)
LG2=LG1…(e)
LD1>LG1…(f) - 前記第1ドレイン端子の前記第1露出面の面積と、前記第2ドレイン端子の前記第1露出面の面積との和は、前記封止樹脂の前記一方表面全体の面積の1/4~3/8である、請求項1~3のいずれか一項に記載の半導体装置。
- 前記第1ドレイン端子の前記第1露出面の面積と、前記第2ドレイン端子の前記第1露出面の面積と、前記第1ゲート端子の前記第1露出面の面積と、前記第2ゲート端子の前記第1露出面の面積と、前記共通ソース端子の前記第1露出面の面積との和は、前記封止樹脂の前記一方表面全体の面積の1/3~11/24である、請求項1~4のいずれか一項に記載の半導体装置。
- 前記第1ドレイン端子、前記第2ドレイン端子、前記第1ゲート端子および前記第2ゲート端子の前記第1露出面は、平面視において、それが配置される前記封止樹脂のコーナ部の2つの辺と整合する第5辺および第6辺と、前記第5辺および前記第6辺それぞれに一端が接続されかつ他端が互いに接続される第7辺および第8辺とを有する四角形状であり、前記第7辺と前記第8辺との接続部が当該第1露出面の外方に向かって突出した湾曲状に形成されている、請求項1に記載の半導体装置。
- 前記共通ソース端子の前記第1露出面は、平面視において、前記封止樹脂における前記一方表面の前記第2辺と整合する第9辺と、前記第9辺の両端に、一端がそれぞれ接続される第10辺および第11辺と、前記第10辺と前記第11辺とを接続する第12辺とを有する四角形状であり、前記第10辺と前記第12辺との接続部と、前記第11辺と前記第12辺との接続部とが、当該第1露出面の外方に向かって突出した湾曲状に形成されている、請求項6に記載の半導体装置。
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