JP6599736B2 - 半導体モジュール - Google Patents

Description

この発明は、半導体チップの表裏両面に電極を形成し、裏面の電極を配線パターンが形成された基板に直接半田付けし、表面の電極をリードフレームに半田付けした半導体モジュールに関する。

セラミック基材に銅回路板を直接接合して形成されたセラミック基板に、複数の半導体チップを搭載し、全体を樹脂で封止した構成の半導体モジュールは、小型化や高放熱化を図ることが出来ることから、特に電力用の半導体モジュールにおいて広く採用されている。

たとえば、半導体モジュールに用いられるＩＧＢＴやＦＥＴ等からなる複数個の半導体チップとして、ＦＥＴを例にして説明すると、半導体チップの裏面全面にドレイン電極が形成され、表面にソース電極とゲート電極が形成されており、半導体チップの裏面のドレイン電極を、セラミック基板の銅回路パターン上に複数個直接半田付けし、各半導体チップの表面のソース電極及びゲート電極に、外部に引き出される入出力端子を備えたリードフレームを半田付けして回路を構成し、端子の外部への露出部を除く部分を樹脂封止して半導体モジュールとすることが知られている（特許文献１）。

特開２０１３−１７１８７０号公報

しかし、複数の半導体チップを並列接続することで大容量化する場合は、各半導体チップ間を流れる電流が大きいために、各半導体チップへの電流経路のインピーダンス分布が問題となる場合がある。例えば、３個の半導体チップを並列接続して一つのスイッチング部を構成する場合、ドレイン端子から供給された電流は、各半導体チップの裏面のドレイン電極から表面のソース電極を通ってソース端子に流れる。このとき、各半導体チップを流れる電流経路の夫々の合計した長さ（以下、配線距離と呼ぶ）が異なると、各半導体チップの電流経路において配線距離の長さに起因するインピーダンスの大きさに差が生じる。インピーダンスの大きさに差があると、例えば配線距離が短い、つまりインピーダンスが小さい半導体チップを流れる電流が大きくなって、一つのスイッチング部内で半導体チップを流れる電流バランスが悪くなり、動作の不安定化や電流集中による半導体チップの破壊につながる不都合がある。２個の半導体チップを並列接続した場合であっても、同様の不都合が考えられるが、並列接続された３個の半導体チップを一つのスイッチング部とした、複数のスイッチング部から構成されるコンバータやインバータのように、使用される半導体チップの数が多い半導体モジュールでは、配線経路が複雑化することから、配線距離の差によるインピーダンスの差が生じやすい。しかし、これまでの半導体モジュールでは、内部での電流バランスまで考慮されていなかった。

この発明は、複数の半導体チップを並列接続して一つのスイッチング部を構成する場合に、各半導体チップに流れる電流のバランスを良くし、安定な動作を可能とし、信頼性の高い半導体モジュールの提供を目的とする。

この発明の半導体モジュールは、
裏面に入力側第１電極が形成され、表面に出力側第２電極が形成され、さらに表面に前記第１電極と前記第２電極間の電流を制御する第３電極が形成された複数の半導体チップを第１の方向に配列した半導体チップ列と、
前記複数の半導体チップの前記第１電極が接続される第１電極パターンと、前記複数の半導体チップの前記第３電極が接続される第３電極パターンが前記第１の方向に形成されたセラミック基板と、
前記セラミック基板の上方に形成され、前記第１電極パターンに接続される第１電極引き出し部を有する第１電極リードフレームと、
前記半導体チップの上方で前記第１の方向に形成された梁部を有し、前記複数の半導体チップの前記第２電極が接続される第２電極引き出し部を有する第２電極リードフレームと、
前記第１電極引き出し部が接続される第１電極端子と、
前記第２電極引き出し部が接続される第２電極端子と、
前記第３電極パターンが接続される第３電極端子と、
を備える半導体モジュール部を備え、
前記第１電極引き出し部と前記第２電極引き出し部が前記梁部を挟んで対向し、前記第１電極端子から前記第１電極リードフレームと前記第１電極パターンと前記第２電極リードフレームとを通過して前記第２電極端子に至る配線距離が、前記複数の半導体チップの夫々で同じ長さである。
また、この発明は、前記第３電極パターンは、前記セラミック基板の最も外側に形成され、前記複数の半導体チップは、表面にセンス電極を有し、前記セラミック基板は、前記第１電極パターンと前記第３電極パターンの間に前記第２電極と同一電位に設定されたセンス電極パターンが形成されている。

この発明において、半導体チップは典型的にはＭＯＳＦＥＴチップであり、その場合、前記第１電極はドレイン電極であり、前記第２電極はソース電極であり、前記第３電極はゲート電極である。

セラミック基板上で第１の方向に配列された複数の半導体チップは、それらの第１電極がセラミック基板上の第１電極パターンに接続され、また、第２電極は前記第１の方向に形成された梁部を含む第２電極リードフレームに接続される。また、第１電極端子は第１電極リードフレームの第１電極引き出し部に接続され、第２電極端子は第２電極リードフレームの第２電極引き出し部に接続される。主電流は、第１電極端子→第１電極リードフレーム→第１電極パターン→複数の半導体チップの第１電極→複数の半導体チップの第２電極→第２電極リードフレーム→第２電極端子の経路で流れる。

主電流が流れる経路にはインピーダンスが存在し、上記経路は半導体チップ毎に異なっている。この発明では、前記第１電極引き出し部と前記第２電極引き出し部を前記梁部を挟んで対向させることで、前記第１電極端子から前記第１電極引き出し部を含む前記第１電極リードフレームと、前記第１電極パターンと、前記第２電極引き出し部を含む第２電極リードフレームとを通過して前記第２電極端子に至る配線距離が、前記複数の半導体チップの夫々で同じ長さに設定する。このような配置を行うことで、第１電極端子から半導体チップまでの距離と第２電極端子から半導体チップまでの距離との加算距離が、各半導体チップで同一となり、その結果、各半導体チップに流れる主電流の大きさが同一となる。

この発明では、一列に配列した複数の半導体チップを並列接続して半導体チップ列を構成する場合に、各半導体チップに流れる主電流の大きさを同一に出来るため、電流のバランスを良くし、安定な動作を可能とする。

この発明の実施形態である半導体モジュールの概略平面図 半導体モジュールの概略斜視図 半導体モジュールの概略斜視図 半導体モジュールの回路図 第１半導体モジュール部１ａの詳細な平面図 第１半導体モジュール部１ａの一部概略断面図 第１半導体モジュール部１ａの半導体チップ列３に流れる電流について説明する図

図１は、この発明の実施形態である半導体モジュールの概略平面図、第２図、第３図は視角を変えた概略斜視図、図５は第１半導体モジュール部１ａの詳細な平面図である。

半導体モジュール１は、第１半導体モジュール部１ａと第２半導体モジュール部１ｂを備えている（図１参照）。第１半導体モジュール部１ａは第１半導体チップ列３を備え、第２半導体モジュール部１ｂは第２半導体チップ列４を備えている。図１において、第１半導体チップ列３は前方に、第２半導体チップ列４は後方に配置されている。第１半導体チップ列３と第２半導体チップ列４は、略同一構成であり、これらの半導体チップ列３、４は一つのセラミック基板２上に長手方向（第１の方向）に平行に設けられている。

第１半導体チップ列３は、セラミック基板２の長手方向（第１の方向）に配列されている３個のＭＯＳＦＥＴ半導体チップ３ａ、３ｂ、３ｃで構成される。

第１半導体モジュール部１ａは、さらに、セラミック基板２に形成された、ドレイン（第１電極）パターン３００と、ゲート（第３電極）パターン３０１と、ソースセンスパターン３０２とを備える。ドレイン（第１電極）パターン３００は、第１電極パターンに対応し、ゲートパターン３０１は第３電極パターンに対応している。これらのパターン３００、３０１、３０２は、全体としてセラミック基板２の長手方向（第１の方向）に平行に形成されており、基板２の外側から順に、ゲートパターン３０１、ソースセンスパターン３０２、ドレインパターン３００の位置関係となっている。

また、ドレインパターン３００は、第１半導体チップ列３の下面に位置し、同チップ列３の半導体チップ３ａのドレイン電極３０Ｄ（図６参照）が直接半田付けされている。ゲートパターン３０１とソースセンスパターン３０２には、それぞれ、詳細については後述のように（図５）、第１半導体チップ列３のゲート電極３０Ｇとソースセンス電極３０ＳＳがワイヤにより半田付けされている。

第１半導体モジュール部１ａは、さらに、第１電極リードフレーム５と第２電極リードフレーム７とを備える。第１電極リードフレーム５は、ドレイン端子（第１電極端子）５０に接続されるドレイン引き出し部（第１電極引き出し部）５１と、ドレイン引き出し部５１に接続される第１接合部５２とを備える。第２電極リードフレーム７は、ソースドレイン端子（第１電極端子兼第２電極端子）７０に接続されるソースドレイン引き出し部（第２の接合部）（第１電極引き出し部兼第２電極引き出し部）７１と、ソースドレイン引き出し部７１に接続される第１梁部７２とを備える。

ドレイン端子５０と、ドレイン引き出し部５１及び第１接合部５２を構成する第１電極リードフレーム５とは、１枚の細長状の金属板を折曲、切断して形成されている。その形状は、図２、図３に示すように、ドレイン端子５０の端部から先を細く切断し、下方向に折曲してドレイン引き出し部５１を形成し、さらに、そのドレイン引き出し部５１の先端部を下方向に折曲して第１接合部５２を形成する。そして、第１接合部５２がセラミック基板２に形成されているドレインパターン３００に半田付けされている。

また、ソースドレイン端子７０と、第２電極リードフレーム７を構成するソースドレイン引き出し部７１と、第１梁部７２も１枚の金属板を折曲、切断して形成されている。使用する金属板は細長状の略Ｌ字型である。図２、図３に示すように、ソースドレイン端子７０の端部を下方向に折曲してソースドレイン引き出し部７１を形成し、さらに、そのソースドレイン引き出し部７１の先端部から直角に伸びる板部を上方向に折曲して第１梁部７２を形成する。

ドレイン端子５０とソースドレイン端子７０は、セラミック基板２の一方の側部側（図１では後方側部側）に位置するようにその配置が決められている。

第１梁部７２は、第１半導体チップ列３の上方に垂直に立設された形状となる板状のフレームであり、半導体チップ列３の各半導体チップ３ａ、３ｂ、３ｃのソース電極に直接半田付けされている。

以上の構成で、ドレイン引き出し部５１とソースドレイン引き出し部７１とは、第１梁部７２を挟んで対向する位置関係となっている。このような位置関係とすることで、後述のように、ドレイン端子５０から前記第１電極リードフレーム５と前記ドレインパターン３００と前記第２電極リードフレーム７とを通過してソースドレイン端子７０に至る配線距離を、複数の半導体チップの夫々で同じ長さとすることができる。

第２半導体モジュール部１ｂの第２半導体チップ列４は、セラミック基板２の長手方向（第１の方向）に配列されている３個のＭＯＳＦＥＴ半導体チップ４ａ、４ｂ、４ｃから構成される。第２半導体チップ列４は、全体として第１半導体チップ列３に隣接して形成され、図１では、第１半導体チップ列３の後方に形成されている。

第２半導体モジュール部１ｂは、さらにセラミック基板２に形成したドレインパターン４００と、ゲートパターン４０１と、ソースセンスパターン４０２とを備える。ドレインパターン４００は第１電極パターンに対応し、ゲートパターン４０１は第３電極パターンに対応している。これらのパターン４００、４０１、４０２は、全体としてセラミック基板２の長手方向（第１の方向）に平行に形成されており、基板２の後方の外側から順に、ゲートパターン４０１、ソースセンスパターン４０２、ドレインパターン４００の位置関係となっている。

また、ドレインパターン４００は、半導体チップ列４の下面に位置し、同チップ列４のドレイン電極４０Ｄが直接半田付けされている。ゲートパターン４０１とソースセンスパターン４０２には、それぞれ、各半導体チップのゲート電極とソースセンス電極がワイヤにより半田付けされている。これらの半田付け構造については、第１半導体チップ列３の半導体チップ列と同様である。

第２半導体モジュール部１ｂは、さらに、第１電極リードフレームと第２電極リードフレームとを備える。第１電極リードフレームは、ソースドレイン端子７０（第２半導体モジュール部１ｂのドレイン端子と第１半導体モジュール部１ａのソース端子を兼用）に接続されるソースドレイン引き出し部７１（第１電極引き出し部）（第２接合部を兼用）を備える。第２電極リードフレームは、ソース端子６０に接続されるソース引き出し部（第２電極引き出し部）６１と、ソース引き出し部６１に連結する第２梁部６２とを備えている。

ソース引き出し部６１は、上方から見てＬ字状にされていて、その前方端は第２梁部６２の左端部に接続されている。したがって、ソース端子６０は第２梁部６２の第１の方向の中央部に位置している。

ソースドレイン引き出し部７１の裏面は、セラミック基板２に形成されているドレインパターン４００に直接半田付けされている。このようにソースドレイン引き出し部７１はドレインパターン４００に半田付け接続するための接合部（第２接合部）を兼ねている。

ソースドレイン端子７０とソース端子６０は、セラミック基板２の一方の側部側（図１では後方側部側）に位置するようにその配置が決められている。

以上の構成で、第２半導体モジュール部１ｂでは、ソースドレイン端子７０は第１電極端子に、ソース端子６０は第２電極端子に、ドレインパターン４００は第１電極パターンに、ゲートパターン４０１は第３電極パターンに対応し、第１電極リードフレームはソースドレイン引き出し部７１（第２の接合部）を含み、第２電極リードフレームはソース引き出し線６１と第２梁部６２を含んでいる。

第２半導体モジュール部１ｂは第１半導体モジュール部１ａと同様に、ソースドレイン引き出し部７１とソース引き出し部６１とが、第２梁部６２を挟んで対向する位置関係となっている。このような位置関係とすることで、後述のように、ソースドレイン端子７０からソースドレイン引き出し部７１と、前記ドレインパターン４００と、第２梁部６２と、ソース引き出し部６１とを通過してソース端子６０に至る配線距離を、複数の半導体チップの夫々で同じ長さとすることができる。

図３から分かるように、第２半導体チップ列４の第２梁部６２は、半導体チップ列の上方で基板前方側に傾斜して立設された板状のフレームであり、各半導体チップのソース電極に直接半田付けされている。この第２梁部６２が半導体チップ列の左端部付近でＬ字状のソース引き出し部６１の前方端に連結する。ソース端子６０、ソース引き出し線６１、第２梁部６２は、１枚の金属板を適宜切断し、且つ折曲して形成される。

第２梁部６２が基板前方側に傾斜して立設されていることにより、この第２梁部６２は第１半導体チップ列３の第１梁部７２に近接する。このような構造にした理由については後述する。

第１半導体チップ列３と第２半導体チップ列４は、以上のように、いずれもセラミック基板２の長手方向である第１の方向に配列され、また、各チップ列を構成する３個の半導体チップは、共通のドレインパターンと共通の梁部に接続されるため、各半導体チップ列の複数の半導体チップは並列接続された構成となっている。また、ソースドレイン端子７０は、第１半導体チップ列３のソース端子と第２半導体チップ列４のドレイン端子を兼用する共通(兼用）端子とされている。これによりこの半導体モジュールは、図４のような回路構成となる。

図４では、第１半導体チップ列３は３個のＭＯＳＦＥＴ半導体チップ３ａ、３ｂ、３ｃから構成され、第２半導体チップ列４は３個のＭＯＳＦＥＴ半導体チップ４ａ、４ｂ、４ｃから構成されていることを模式的に示し、また、第１半導体チップ列３のドレイン端子５０、ソースドレイン端子７０と、第２半導体チップ列４のソースドレイン端子７０、ソース端子６０を示している。なお、ソースドレイン端子７０は、第１半導体チップ列３のソース端子と第２半導体チップ列４のドレイン端子の兼用端子として使用されることを示している。このような回路構成の半導体モジュールは、第１半導体チップ列３と第２半導体チップ列４を交互にオンオフする制御方法で使用される。

次に図５を参照して第１半導体チップ列３についての詳細な構成について説明する。上記に述べたように、第１半導体チップ列３は、３個の半導体チップ３ａ、３ｂ、３ｃで構成されるが、各半導体チップは同じ構成であるため、以下、半導体チップ３ａについてのみ説明する。

半導体チップ３ａは、その表面にソース電極３０Ｓ、ゲート電極３０Ｇ、ソースセンス電極３０ＳＳが形成されている。ソース電極３０Ｓは比較的広い面積で２か所に形成され、このソース電極３０Ｓは第１梁部７２の端部に形成されている脚部７３ａに直接半田付けされている。ゲート電極３０Ｇは、ワイヤでゲートパターン３０１に半田付け接続され、ソース電極３０Ｓと電気的に同一電位となるようにチップ内で接続されているソースセンス電極３０ＳＳは、ワイヤでソースセンスパターン３０２に半田付け接続されている。

前記ゲートパターン３０１は、基板２の前方の最も外側に第１の方向に平行に形成され、基板左端部付近で後方に垂直に折曲されて端部を形成し、この端部にてワイヤ５８によりゲート端子８０に半田付け接続されている。

前記ソースセンスパターン３０２は、前記ゲートパターン３０１の内側に同パターン３０１に沿って形成されている。このソースセンスパターン３０２は、配置位置がゲートパターン３０１の内側で、且つ、ドレインパターン３００の内側である。そして、ソースセンスパターン３０２の電位は、基準電位となっているソース電極３０Ｓの電位と同じである。このため、このソースセンスパターン３０２は、ドレインパターン３００に対しシールド効果を発揮する。

次に、半導体チップの半田付け構造について説明する。

図６は、半導体チップ３ａの第１の方向の部分断面図である。

セラミック基板２上にドレインパターン３００が形成され、その上に半導体チップ３ａの裏面のドレイン電極３０Ｄが半田３１で半田付けされている。また、半導体チップ３ａの表面の二つのソース電極３０Ｓ、３０Ｓは第１梁部７２に半田３２、３２で半田付けされている。他の半導体チップ３ｂ、３ｃについても、また、第２半導体モジュール部１ｂの半導体チップ列４の各半導体チップ４ａ、４ｂ、４ｃにおいても同様であるため、説明を省略する。

以上の構成の半導体モジュールは、第１のタイミングで第１半導体スイッチ列３をオンして主電流を流し、次の第２のタイミングで第１半導体スイッチ列３をオフし代わりに第２半導体スイッチ列４をオンして主電流を流す。このサイクルを繰り返す。

図７は、第１半導体スイッチ列３において、各半導体チップ３ａ、３ｂ、３ｃに流れる電流について説明する図であり、図５の構成を、主電流の流れる経路から見たときの模式図である。第２半導体スイッチ列４においても同様である。

第１半導体スイッチ列３のオン時では、主電流Ｉは、ドレイン端子５０から、半導体チップ３ａ、３ｂ、３ｃに供給されるが、ドレイン端子５０から半導体チップ３ａまでの距離Ｘ１、ドレイン端子５０から半導体チップ３ｂまでの距離Ｘ２、ドレイン端子５０から半導体チップ３ｃまでの距離Ｘ３の関係は、
Ｘ１＜Ｘ２＜Ｘ３
である。

一方、ソースドレイン端子７０から半導体チップ３ａまでの距離Ｙ１、ソースドレイン端子７０から半導体チップ３ｂまでの距離Ｙ２、ソースドレイン端子７０から半導体チップ３ｃまでの距離Ｙ３の関係は、
Ｙ１＞Ｙ２＞Ｙ３
である。

したがって、
Ｘ１＋Ｙ１＝Ｘ２＋Ｙ２＝Ｘ３＋Ｙ３
の関係となっている。

このように、各半導体チップ３ａ、３ｂ、３ｃとドレイン端子５０間、または各半導体チップ３ａ、３ｂ、３ｃとソースドレイン端子７０間の電流路（配線距離）に距離差があっても、ドレイン端子５０とソースドレイン端子７０間の距離は各チップで同一となるから、チップ毎に流れる主電流の大きさも同一となる。このため、各半導体チップに流れる電流のバランスが良くなる。

また、図３のように、第２半導体モジュール部１ｂでは、第２梁部６２が基板前方側に傾斜して立設され、この第２梁部６２が第１半導体モジュール部１ａの第１梁部７２に近接する構造としている。このため、半導体モジュール部１内部のインダクタンスが低下することになり、高速スイッチング時の異常電圧を抑制することができる。

また、ゲートパターン３０１がセラミック基板２の最も外側に形成され、その内側にソースセンスパターン３０２が形成され、さらにその内側に主電流の流れるドレインパターン３００が形成されているが、このような配線パターンであれば、ソースセンスパターン３０２が、大きな電流変化があるドレインパターン３００に対するシールドとして作用し、ドレインパターン３００に流れる電流変化がゲートパターン３０１に作用することを防ぐことが出来る。第２の半導体モジュール１ｂでも、同様である。

また、各半導体チップは、図６に示すように、その表裏面に形成されているドレイン電極３０Ｄとソース電極３０Ｓがそれぞれ直接にドレインパターン３００と第１梁部７２に半田付けされる両面半田付け構造としていることで、半導体モジュールの信頼性の向上、コンパクト化の促進、高放熱化を実現できる。

また、端子５０、６０、７０は全て基板２の後方側に配置しているので外部回路との電気的接合が容易であり、モジュール装置の製作の容易性とコンパクト化を実現している。

１−半導体モジュール
１ａ−第１半導体モジュール部
１ｂ−第２半導体モジュール部
２−セラミック基板
３−第１半導体チップ列
４−第２半導体チップ列
５−第１電極リードフレーム
７−第２電極リードフレーム
３００、４００−ドレイン（第１電極）パターン
３０１、４０１−ゲート（第３電極）パターン
３０２、４０２−ソースセンスパターン
５０−ドレイン（第１電極）端子
６０−ソース（第２電極）端子

Claims (4)

1. 裏面に入力側第１電極が形成され、表面に出力側第２電極が形成され、さらに表面に前記第１電極と前記第２電極間の電流を制御する第３電極が形成された複数の半導体チップを第１の方向に配列した半導体チップ列と、
   前記複数の半導体チップの前記第１電極が接続される第１電極パターンと、前記複数の半導体チップの前記第３電極が接続される第３電極パターンが前記第１の方向に形成されたセラミック基板と、
   前記セラミック基板の上方に形成され、前記第１電極パターンに接続される第１電極引き出し部を有する第１電極リードフレームと、
   前記半導体チップの上方で前記第１の方向に形成された梁部と、前記複数の半導体チップの前記第２電極が接続される第２電極引き出し部とを有する第２電極リードフレームと、
   前記第１電極引き出し部が接続される第１電極端子と、
   前記第２電極引き出し部が接続される第２電極端子と、
   前記第３電極パターンが接続される第３電極端子と、
   を備える半導体モジュール部を備え、
   前記第１電極引き出し部と前記第２電極引き出し部が前記梁部を挟んで対向し、前記第１電極端子から第１電極リードフレームと前記第１電極パターンを通過し、さらに前記第２電極リードフレームを通過して前記第２電極端子に至る配線距離が、前記複数の半導体チップの夫々で同じ長さであり、
   前記第３電極パターンは、前記セラミック基板の最も外側に形成され、
   前記複数の半導体チップは、表面にセンス電極を有し、前記セラミック基板は、前記第１電極パターンと前記第３電極パターンの間に前記第２電極と同一電位に設定されたセンス電極パターンが形成されている半導体モジュール。
2. 前記半導体モジュール部は、各々がこの半導体モジュール部の構成を備える第１半導体モジュール部と第２半導体モジュール部を含み、前記第１半導体モジュール部の半導体チップ列と前記第２半導体モジュール部の半導体チップ列は前記セラミック基板上に並列に配置されている請求項１に記載の半導体モジュール。
3. 前記第１半導体モジュール部の第２電極端子が、前記第２半導体モジュール部の第１電極端子として用いられている請求項２記載の半導体モジュール。
4. 前記第１電極はドレイン電極であり、前記第２電極はソース電極であり、前記第３電極はゲート電極である、請求項１〜３のいずれかに記載の半導体モジュール。

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