JPH0671063B2 - 大電力半導体装置 - Google Patents
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- JPH0671063B2 JPH0671063B2 JP23524089A JP23524089A JPH0671063B2 JP H0671063 B2 JPH0671063 B2 JP H0671063B2 JP 23524089 A JP23524089 A JP 23524089A JP 23524089 A JP23524089 A JP 23524089A JP H0671063 B2 JPH0671063 B2 JP H0671063B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、IGBT（Insulated Gate Bipolar Transisto
r）、MOSFETなどの大電力高速スイッチング半導体装置
の端子配列に関するものであり、特に大電力容量のモジ
ュール型半導体装置に使用されるものである。
r）、MOSFETなどの大電力高速スイッチング半導体装置
の端子配列に関するものであり、特に大電力容量のモジ
ュール型半導体装置に使用されるものである。
（従来技術） 最近、第７図に示すような、ブリッジ形のチョッパ回路
やインバータ回路が多く採用されている。そのうえ、上
記回路のQ1〜Q4として使用される半導体装置は、より高
速なスイッチング性能を有するとともに大電力のスイッ
チが可能になってきた。第８図（ａ），（ｂ）は、これ
ら高速大電力スイッチング素子の代表例であるIGBTのモ
ジュール外形図であり、第８図（ｃ）はその等価回路で
ある。第８図（ａ），（ｂ）モジュールにおいて、主電
流端子であるコレクタＣとエミッタＥ、それに駆動信号
の入力端子であるゲートＧとエミッタＥｓが、第８図
（ｃ）の従来バイポーラトランジスタでの主電流端子で
あるコレクタＣとエミッタＥ、信号入力端子であるベー
スＢとエミッタＥｓに対応して用いられる。当該モジュ
ール外囲器内には複数個、一般的には４個のIGBTチップ
が並列動作するように組み込まれており、もって大電流
の半導体スイッチングモジュールが実現されている。
やインバータ回路が多く採用されている。そのうえ、上
記回路のQ1〜Q4として使用される半導体装置は、より高
速なスイッチング性能を有するとともに大電力のスイッ
チが可能になってきた。第８図（ａ），（ｂ）は、これ
ら高速大電力スイッチング素子の代表例であるIGBTのモ
ジュール外形図であり、第８図（ｃ）はその等価回路で
ある。第８図（ａ），（ｂ）モジュールにおいて、主電
流端子であるコレクタＣとエミッタＥ、それに駆動信号
の入力端子であるゲートＧとエミッタＥｓが、第８図
（ｃ）の従来バイポーラトランジスタでの主電流端子で
あるコレクタＣとエミッタＥ、信号入力端子であるベー
スＢとエミッタＥｓに対応して用いられる。当該モジュ
ール外囲器内には複数個、一般的には４個のIGBTチップ
が並列動作するように組み込まれており、もって大電流
の半導体スイッチングモジュールが実現されている。
さらに大容量のインバータ等の回路では、第７図のQ1〜
Q4それぞれを、前記第８図に示したモジュール複数個を
並列に接続することによって、構成する場合が少なくな
い。この場合に複数モジュールを接続するのではなく、
第８図のモジュール数個分を１つのモジュール外器内に
封止した超大型の半導体装置を供給することも考えられ
るが、下記理由で好ましくない。
Q4それぞれを、前記第８図に示したモジュール複数個を
並列に接続することによって、構成する場合が少なくな
い。この場合に複数モジュールを接続するのではなく、
第８図のモジュール数個分を１つのモジュール外器内に
封止した超大型の半導体装置を供給することも考えられ
るが、下記理由で好ましくない。
第一に、モジュール半導体装置の汎用性が低下すること
である。第二にモジュール半導体装置内でのIGBTチップ
の並列数が増え過ぎ半導体装置の生産性が低下するこ
と、第三には単一のモジュールが扱う電流値の増大に伴
ない、モジュール半導体装置内部での配線に対する制約
が増加することである。従って、第８図に示した４個の
IGBTチップを接続した程度のモジュール半導体装置を並
列使用して大容量用途に用いることが、経済的な手法で
ある。
である。第二にモジュール半導体装置内でのIGBTチップ
の並列数が増え過ぎ半導体装置の生産性が低下するこ
と、第三には単一のモジュールが扱う電流値の増大に伴
ない、モジュール半導体装置内部での配線に対する制約
が増加することである。従って、第８図に示した４個の
IGBTチップを接続した程度のモジュール半導体装置を並
列使用して大容量用途に用いることが、経済的な手法で
ある。
第９図（ａ）は、大容量化の目的で、第８図の従来型の
半導体装置を並列に接続したハーフブリッジ構成（第７
図のQ1とQ2の端子接続を示した平面図）、第９図（ｂ）
はその正面図である。
半導体装置を並列に接続したハーフブリッジ構成（第７
図のQ1とQ2の端子接続を示した平面図）、第９図（ｂ）
はその正面図である。
モジュール31と32が並列に接続されてQ2を構成し、また
それらと同等の特性をもつモジュール33と34が並列に接
続されてQ1を構成する。従って、バスバー35でモジュー
ル31と32のエミッタ主電流端子間を接続し、バスバー37
でモジュール33と34のコレクタ主電流端子間を接続す
る。さらにバスバー36でモジュール31と32のコクレクタ
主電流端子間の接続、モジュール33と34のエミッタ主電
流端子間の接続及び31,32と33,34の両者間の接続をする
形態となる。しかし、バスバー36には、モジュール33,3
4の信号入力端子Ｅｓ及びＧの上に開孔部36a,36bを設け
て、信号端子への配線接続を可能にする必要がある。
それらと同等の特性をもつモジュール33と34が並列に接
続されてQ1を構成する。従って、バスバー35でモジュー
ル31と32のエミッタ主電流端子間を接続し、バスバー37
でモジュール33と34のコレクタ主電流端子間を接続す
る。さらにバスバー36でモジュール31と32のコクレクタ
主電流端子間の接続、モジュール33と34のエミッタ主電
流端子間の接続及び31,32と33,34の両者間の接続をする
形態となる。しかし、バスバー36には、モジュール33,3
4の信号入力端子Ｅｓ及びＧの上に開孔部36a,36bを設け
て、信号端子への配線接続を可能にする必要がある。
さて、第８図のような従来型のモジュール半導体装置を
用い、第９図のような従来型のバスバー配線を行った場
合に下記のような問題が生じてきた。
用い、第９図のような従来型のバスバー配線を行った場
合に下記のような問題が生じてきた。
すなわち、モジュール半導体装置が大電流容量をもち、
かつ高速スイッチング化されるにつれ、転流回路のイン
ダクタンス分が無視できなくなり、サージ電圧が高くな
り、素子耐圧のディレーティングを大きくとる必要が生
じてきたのである。
かつ高速スイッチング化されるにつれ、転流回路のイン
ダクタンス分が無視できなくなり、サージ電圧が高くな
り、素子耐圧のディレーティングを大きくとる必要が生
じてきたのである。
第７図を参照して、転流動作とサージ発生のメカニズム
について説明する。第７図の回路は、直流電源１からの
Ｐ母線とＮ母線との間に、IGBTQ1,Q2を直列に接続し、
また同様にIGBTQ3,Q4を直列に接続して、それぞれの中
点の間にリアクトル2,抵抗３の負荷に接続した、いわゆ
るブリッジ回路である。
について説明する。第７図の回路は、直流電源１からの
Ｐ母線とＮ母線との間に、IGBTQ1,Q2を直列に接続し、
また同様にIGBTQ3,Q4を直列に接続して、それぞれの中
点の間にリアクトル2,抵抗３の負荷に接続した、いわゆ
るブリッジ回路である。
IGBTQ1とIGBTQ4がオン状態にあり、電流が実線矢印の回
路に流れているものとする。次に、IGBTQ1をオフさせる
と、負荷電流は破線矢印の回路に転流する。この時回路
のインダクタンスＬと電流の変化率di／dtによって、−
Ｌ（di／dt）なる逆起電力分がサージ電圧として発生
し、ターンオフするIGBTQ1に印加される。
路に流れているものとする。次に、IGBTQ1をオフさせる
と、負荷電流は破線矢印の回路に転流する。この時回路
のインダクタンスＬと電流の変化率di／dtによって、−
Ｌ（di／dt）なる逆起電力分がサージ電圧として発生
し、ターンオフするIGBTQ1に印加される。
この場合のインダクタンスＬは、ａ→ｂのＰ母線インダ
クタンス分、ｈ→ｉのＮ母線インダクタンス分、ｂ→c,
d→ｅの配線インダクタンス分、ｅ→f,g→ｈの配線イン
ダクタンス分が関係する。
クタンス分、ｈ→ｉのＮ母線インダクタンス分、ｂ→c,
d→ｅの配線インダクタンス分、ｅ→f,g→ｈの配線イン
ダクタンス分が関係する。
例えば、インダクタンスＬが0.2μＨであり、IGBTが400
Aの電流を0.3μｓの時間でターンオフすると Ｖ＝Ｌ（di／dt） ＝0.2×10-6×400÷（0.3×10-6）270V のサージ電圧が発生することになる。第７図の回路で50
0VのIGBTの素子を使用するには、電源１の電圧を230V以
下で使用する必要がありIGBTの利用率が悪化する。
Aの電流を0.3μｓの時間でターンオフすると Ｖ＝Ｌ（di／dt） ＝0.2×10-6×400÷（0.3×10-6）270V のサージ電圧が発生することになる。第７図の回路で50
0VのIGBTの素子を使用するには、電源１の電圧を230V以
下で使用する必要がありIGBTの利用率が悪化する。
第８図の従来型のモジュール半導体装置を用いた場合に
おいても、配線インダクタンス分を出来るだけ減少させ
るためQ1を構成するモジュールのコレクタＣとQ2を構成
するモジュールのエミッタＥ間を銅板で接続し、G,Eｓ
端子の部分のみ打ち抜いて使用してはいたが、配線が長
くまた表面積が狭く、やはり転流インダクタンスが増加
してしまう。従ってモジュール半導体装置が高速化する
に伴って、さらに転流インダクタンスの減少が求められ
ている。
おいても、配線インダクタンス分を出来るだけ減少させ
るためQ1を構成するモジュールのコレクタＣとQ2を構成
するモジュールのエミッタＥ間を銅板で接続し、G,Eｓ
端子の部分のみ打ち抜いて使用してはいたが、配線が長
くまた表面積が狭く、やはり転流インダクタンスが増加
してしまう。従ってモジュール半導体装置が高速化する
に伴って、さらに転流インダクタンスの減少が求められ
ている。
（発明が解決しようとする課題） 本発明の目的は、転流インダクタンスを極小とすべく、
転流回路の配線を短く、表面積を広く、しかも転電流に
より発生する磁束が打消せるようなブリッジ接続構成を
可能にするモジュール型半導体装置を提供することにあ
る。
転流回路の配線を短く、表面積を広く、しかも転電流に
より発生する磁束が打消せるようなブリッジ接続構成を
可能にするモジュール型半導体装置を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 第一の本発明は、請求項１記載のとおりであるが、要す
れば、コレクタ主電流端子、エミッタ主電流端子の配列
の一方の側に信号入力端子を備えるモジュール半導体装
置と、上記配列の他方の側に信号入力端子を備えるモジ
ュール半導体装置とにより構成されるモジュール半導体
装置対であって、２種類のコンプリメンタリモジュール
半導体装置はたがいに同等の電気的特性を有するもので
ある。
れば、コレクタ主電流端子、エミッタ主電流端子の配列
の一方の側に信号入力端子を備えるモジュール半導体装
置と、上記配列の他方の側に信号入力端子を備えるモジ
ュール半導体装置とにより構成されるモジュール半導体
装置対であって、２種類のコンプリメンタリモジュール
半導体装置はたがいに同等の電気的特性を有するもので
ある。
第二の本発明は、請求項２のとおり、コレクタ主電流端
子、エミッタ主電流端子の配列の両側に２組の全く等価
な信号入力端子を備えるモジュール半導体装置であっ
て、１種類のモジュール半導体装置によって第一発明と
同様半導体装置対を構成できるものである。
子、エミッタ主電流端子の配列の両側に２組の全く等価
な信号入力端子を備えるモジュール半導体装置であっ
て、１種類のモジュール半導体装置によって第一発明と
同様半導体装置対を構成できるものである。
以下、実施例によって本発明を具体的に説明する。
（実施例） 第一発明の実施例として、第一実施例を挙げる。第一発
明は、等価な電気的特性を有するモジュール半導体装置
の１対によって構成されるが、第２図は個々のモジュー
ル半導体装置の内部構成を示した斜視図である。第２図
において、放熱用基板41の絶縁基板42が半田付けされて
いる。本例では全く同一の２枚の絶縁基板を用い、それ
ぞれの絶縁基板42上には金属板43が接着されるととも
に、各金属板43上にはそれぞれ２個の半導体チップ46が
搭載されている。半導体チップ46の電極、本本例ではエ
ミッタ、ゲートが絶縁基板42上に接着された中継金属板
44,45にそれぞれ金属細線47によって接続される。しか
る後に、それぞれ２つある中継金属板44と43に対し一対
の外部端子金属リードを半田付け接続して、それぞれエ
ミッタ、コレクタの主電流外部端子を形成し、それぞれ
２つある中継金属板44,45に接続させて、それぞれエミ
ッタ、ゲートの信号入力外部端子を形成する。
明は、等価な電気的特性を有するモジュール半導体装置
の１対によって構成されるが、第２図は個々のモジュー
ル半導体装置の内部構成を示した斜視図である。第２図
において、放熱用基板41の絶縁基板42が半田付けされて
いる。本例では全く同一の２枚の絶縁基板を用い、それ
ぞれの絶縁基板42上には金属板43が接着されるととも
に、各金属板43上にはそれぞれ２個の半導体チップ46が
搭載されている。半導体チップ46の電極、本本例ではエ
ミッタ、ゲートが絶縁基板42上に接着された中継金属板
44,45にそれぞれ金属細線47によって接続される。しか
る後に、それぞれ２つある中継金属板44と43に対し一対
の外部端子金属リードを半田付け接続して、それぞれエ
ミッタ、コレクタの主電流外部端子を形成し、それぞれ
２つある中継金属板44,45に接続させて、それぞれエミ
ッタ、ゲートの信号入力外部端子を形成する。
このエミッタ、コレクタの主電流外部端子を形成するに
あたり、外部端子金属リードを２種類用意し、半導体装
置外に導出されるコレクタ、エミッタの主電流端子の配
列がたがいに逆となる２種類とした点に特徴がある。な
お、中継金属板に外部端子を接続せずに中継金属板その
ものを外部端子リードとして導出してもよい。
あたり、外部端子金属リードを２種類用意し、半導体装
置外に導出されるコレクタ、エミッタの主電流端子の配
列がたがいに逆となる２種類とした点に特徴がある。な
お、中継金属板に外部端子を接続せずに中継金属板その
ものを外部端子リードとして導出してもよい。
このように放熱用基板41上に組み立てられた半導体チッ
プの組の１種類は、第３図のような外部端子配置のモジ
ュール半導体装置61に構成され、他の種類のものは第４
図のような外部端子配置のモジュール半導体装置62に構
成される。
プの組の１種類は、第３図のような外部端子配置のモジ
ュール半導体装置61に構成され、他の種類のものは第４
図のような外部端子配置のモジュール半導体装置62に構
成される。
すなわち、第３図（ａ）（平面図）、第３図（ｂ）（正
面図）のモジュール半導体装置61においては、従来の第
８図に示した外部端子の配列と同一であるが、第４図
（ａ），（ｂ）のモジュール半導体装置62は、61とコン
プリメンタリーな端子配列、すなわち主電流外部端子で
あるコレクタＣとエミッタＥの順番が信号入力端子
Ｅｓ,Gに対して逆になっている。なお、第３図および第
４図において、48は金属放熱基板41に接着した樹脂ケー
シングで、ケーシング48内部は樹脂封止されている。
面図）のモジュール半導体装置61においては、従来の第
８図に示した外部端子の配列と同一であるが、第４図
（ａ），（ｂ）のモジュール半導体装置62は、61とコン
プリメンタリーな端子配列、すなわち主電流外部端子で
あるコレクタＣとエミッタＥの順番が信号入力端子
Ｅｓ,Gに対して逆になっている。なお、第３図および第
４図において、48は金属放熱基板41に接着した樹脂ケー
シングで、ケーシング48内部は樹脂封止されている。
この第一実施例の半導体装置対61,62は、例えば、第１
図に示す第一実施例のようなハーフブリッジ回路を構成
することができる。第１図の実装例では、モジュール半
導体装置対61（61a）と62（62a）を、61のコレクタ端子
Ｃと62のエミッタ端子Ｅ間を導体64で接続して出力電極
を引き出す。直流電源の正（Ｐ）電極は導体65に接続さ
れ、負（Ｎ）電極は導体63に接続される。それぞれの導
体65,63は導体64と極力平行にかつ近接して配置され、
それぞれモジュール半導体装置62のコレクタ端子Ｃ、61
のエミッタ端子Ｅに接続される。
図に示す第一実施例のようなハーフブリッジ回路を構成
することができる。第１図の実装例では、モジュール半
導体装置対61（61a）と62（62a）を、61のコレクタ端子
Ｃと62のエミッタ端子Ｅ間を導体64で接続して出力電極
を引き出す。直流電源の正（Ｐ）電極は導体65に接続さ
れ、負（Ｎ）電極は導体63に接続される。それぞれの導
体65,63は導体64と極力平行にかつ近接して配置され、
それぞれモジュール半導体装置62のコレクタ端子Ｃ、61
のエミッタ端子Ｅに接続される。
以上第一実施例に示した第一発明の半導体装置対は、半
導体装置対を構成する一方の半導体装置が、電流入力端
子（上記実施例でコレクタ端子Ｃに相当）に対し、電流
出力端子（上記実施例でエミッタ端子Ｅに相当）と反対
の側に信号入力端子（上記実施例でＥｓ,Gに相当）が配
置され、他方の半導体装置は、電流出力端子に対し電流
入力端子と反対の側に信号入力端子が配置されているこ
とを特徴とするから、下記の作用・効果を有する。
導体装置対を構成する一方の半導体装置が、電流入力端
子（上記実施例でコレクタ端子Ｃに相当）に対し、電流
出力端子（上記実施例でエミッタ端子Ｅに相当）と反対
の側に信号入力端子（上記実施例でＥｓ,Gに相当）が配
置され、他方の半導体装置は、電流出力端子に対し電流
入力端子と反対の側に信号入力端子が配置されているこ
とを特徴とするから、下記の作用・効果を有する。
中継金属板に接続する外部端子金属リードを２種類
用意するだけで他の部材を全く共通に用いて容易に半導
体装置対を形成することができる。また一対の半導体装
置の電気的特性は両者間で変らない。
用意するだけで他の部材を全く共通に用いて容易に半導
体装置対を形成することができる。また一対の半導体装
置の電気的特性は両者間で変らない。
ブリッジ接続の場合の素子間接続距離を極小にで
き、かつ信号入力端子がバスバー（導体63,64,65）の外
側に配置できるので、第９図のようにバスバーに開孔部
36a,36bを空ける必要がなく、広い面積とすることがで
きる。
き、かつ信号入力端子がバスバー（導体63,64,65）の外
側に配置できるので、第９図のようにバスバーに開孔部
36a,36bを空ける必要がなく、広い面積とすることがで
きる。
ブリッジのＰ側電極とＮ側電極に通じるバスバー63
と65とを、第一実施例のように、素子間接電極となるバ
スバー64と平行して立上げることが可能になり、それに
よりそれぞれのバスバーから通電時に発生する磁束を打
消すことが可能となる。これによって転流インダクタン
スは極小にすることができる。
と65とを、第一実施例のように、素子間接電極となるバ
スバー64と平行して立上げることが可能になり、それに
よりそれぞれのバスバーから通電時に発生する磁束を打
消すことが可能となる。これによって転流インダクタン
スは極小にすることができる。
につき第７図を参照して詳細に説明すると、IGBTQ1と
Q4がオンし電流が実線矢印に流れている状態からIGBTQ1
がオフし電流が破線矢印に転流する場合、a,b間とh,i間
の導体バスを密着して配線すれば、この間の磁束は打消
されているのでインダクタンスは極小になる。一方、IG
BTQ1のｂ−ｃ間とｄ−ｅ間を密着し、第１図のように電
流方向が逆になるように配線することにより、この間の
インダクタンスも極小になる。またIGBTQ2のｅ−ｆ間と
ｇ−ｈ間を密着して磁束を打消すようにすればこの間の
インダクタンスも極小になる。
Q4がオンし電流が実線矢印に流れている状態からIGBTQ1
がオフし電流が破線矢印に転流する場合、a,b間とh,i間
の導体バスを密着して配線すれば、この間の磁束は打消
されているのでインダクタンスは極小になる。一方、IG
BTQ1のｂ−ｃ間とｄ−ｅ間を密着し、第１図のように電
流方向が逆になるように配線することにより、この間の
インダクタンスも極小になる。またIGBTQ2のｅ−ｆ間と
ｇ−ｈ間を密着して磁束を打消すようにすればこの間の
インダクタンスも極小になる。
かくして本発明の半導体装置対を用いることによって第
７図のごときブリッジ回路は、たとえQ1〜Q4がそれぞれ
複数個のモジュール半導体装置によって並列に接続され
る場合においても、その並列数にかかわらず第１図のご
ときバスバー配線が可能になり、転流回路のインダクタ
ンスを極小にすることができ、結果として、IGBTをオン
・オフした場合に生じる転流時におけるサージ電圧は非
常に小さくできるものである。
７図のごときブリッジ回路は、たとえQ1〜Q4がそれぞれ
複数個のモジュール半導体装置によって並列に接続され
る場合においても、その並列数にかかわらず第１図のご
ときバスバー配線が可能になり、転流回路のインダクタ
ンスを極小にすることができ、結果として、IGBTをオン
・オフした場合に生じる転流時におけるサージ電圧は非
常に小さくできるものである。
第５図に示す第二実施例は、第３図および第４図の２種
類のコンプリメタリな半導体装置対を、１種類の半導体
装置で達成する新規な外囲器形状を有するものであっ
て、第二発明の実施例である。そして第６図に、第二実
施例の半導体装置を対にしたハーーフブリッジ回路の第
二実施例を示す。
類のコンプリメタリな半導体装置対を、１種類の半導体
装置で達成する新規な外囲器形状を有するものであっ
て、第二発明の実施例である。そして第６図に、第二実
施例の半導体装置を対にしたハーーフブリッジ回路の第
二実施例を示す。
第５図（ａ），（ｂ）において、主電流端子であるコレ
クタＣ、エミッタＥの両側に、信号入力端子Ｅｓ,Gが２
組配置されており、各組のＥｓもしくはＧどうしはモジ
ュール内部で接続されている。従って、いずれか一方の
組の信号入力端子だけを用いて信号入力を行うことがで
きる。また信号入力端子Ｅｓ,Gが位置する平面は主電流
端子E,Cの位置する平面より低くなっている。
クタＣ、エミッタＥの両側に、信号入力端子Ｅｓ,Gが２
組配置されており、各組のＥｓもしくはＧどうしはモジ
ュール内部で接続されている。従って、いずれか一方の
組の信号入力端子だけを用いて信号入力を行うことがで
きる。また信号入力端子Ｅｓ,Gが位置する平面は主電流
端子E,Cの位置する平面より低くなっている。
すなわち、第５図の半導体装置を２個71,72を対とし
て、第６図の実装例のようにバスバー配線73,74,75をす
る。71,72のそれぞれのＥｓ,Gを信号入力端子とし、Ｅ
ｓ′,G′を使用しないから、第一実施例の第１図の場合
と全く同様に転流回路のインダクタンスを極小にするこ
とが可能である。
て、第６図の実装例のようにバスバー配線73,74,75をす
る。71,72のそれぞれのＥｓ,Gを信号入力端子とし、Ｅ
ｓ′,G′を使用しないから、第一実施例の第１図の場合
と全く同様に転流回路のインダクタンスを極小にするこ
とが可能である。
第６図第二実装例の場合、導体ス74は第１図第一実装例
の場合の導体バス64よりやや長くなるものの、導体バス
73,75と平行しかつ密着させて配置できるのでインダク
タンスの増加は無視できる程である。
の場合の導体バス64よりやや長くなるものの、導体バス
73,75と平行しかつ密着させて配置できるのでインダク
タンスの増加は無視できる程である。
また第５図の半導体装置では、使用しない信号入力端子
Ｅｓ′,G′が主電流端子E,Cよりも低い平面に形成され
ているので、第６図のように導体バス74で半導体装置71
のＣ端子と判導体装置72のＥ端子間を直線的に接続して
も、使用しない信号入力端子Ｇ′,Eｓ′の存在は何ら障
害にならない。
Ｅｓ′,G′が主電流端子E,Cよりも低い平面に形成され
ているので、第６図のように導体バス74で半導体装置71
のＣ端子と判導体装置72のＥ端子間を直線的に接続して
も、使用しない信号入力端子Ｇ′,Eｓ′の存在は何ら障
害にならない。
これまで実施例では、信号端子Ｅｓ,Gはスクリューター
ミナルの例で述べたがファストン型等の端子形状でもか
まわない。モジュール型半導体装置としてIGBTを例とし
て述べたが、一般のMOSFET、バイポーラトランジスタ等
にも適用できる。ただし、大電流容量でかつ高速スイッ
チング性能を有するIGBT素子において本発明の効果が最
も著しいのは言うまでもない。
ミナルの例で述べたがファストン型等の端子形状でもか
まわない。モジュール型半導体装置としてIGBTを例とし
て述べたが、一般のMOSFET、バイポーラトランジスタ等
にも適用できる。ただし、大電流容量でかつ高速スイッ
チング性能を有するIGBT素子において本発明の効果が最
も著しいのは言うまでもない。
第１図（ａ）は第一実施例の半導体装置対とその第一実
装例を示す正面図、第１図（ｂ）は第１図（ａ）実装装
置の平面図、第２図は本発明の半導体装置の内部構成を
説明する斜視図、第３図（ａ）および（ｂ）は第一実施
例の一方の半導体装置の外形を示すそれぞれ平面図と正
面図、第４図（ａ）および（ｂ）は第一実施例の他方の
半導体装置の外形を示すそれぞれ平面図と正面図、第５
図（ａ）および（ｂ）は第二実施例の外形を示すそれぞ
れ平面図と正面図、第６図は対にした第二実施例半導体
装置とその第二実装例を示す正面図、第７図は本発明が
関連する応用回路の回路図、第８図（ａ）および（ｂ）
は従来の半導体装置にかかる外形を示すそれぞれ平面図
と正面図、第８図（ｃ）は本発明の半導体装置が関連す
る等価回路図、第９図（ａ）は実装された従来の半導体
装置を示す平面図、第９図（ｂ）は第９図（ａ）実装装
置の正面図である。 １……直流電源、２……リアクトル、３……抵抗、41…
…放熱金属板、42……絶縁基板、43,44,45……金属板、
46……半導体片、48……樹脂ケーシング61（61a）,62
（62a）……半導体装置対（第一発明）、63,64,65,73,7
4,75……導体、71,72……半導体装置（第二発明）、Ｃ
……コレクタ端子、Ｅ……エミッタ端子、Ｅｓ,G……信
号入力端子。
装例を示す正面図、第１図（ｂ）は第１図（ａ）実装装
置の平面図、第２図は本発明の半導体装置の内部構成を
説明する斜視図、第３図（ａ）および（ｂ）は第一実施
例の一方の半導体装置の外形を示すそれぞれ平面図と正
面図、第４図（ａ）および（ｂ）は第一実施例の他方の
半導体装置の外形を示すそれぞれ平面図と正面図、第５
図（ａ）および（ｂ）は第二実施例の外形を示すそれぞ
れ平面図と正面図、第６図は対にした第二実施例半導体
装置とその第二実装例を示す正面図、第７図は本発明が
関連する応用回路の回路図、第８図（ａ）および（ｂ）
は従来の半導体装置にかかる外形を示すそれぞれ平面図
と正面図、第８図（ｃ）は本発明の半導体装置が関連す
る等価回路図、第９図（ａ）は実装された従来の半導体
装置を示す平面図、第９図（ｂ）は第９図（ａ）実装装
置の正面図である。 １……直流電源、２……リアクトル、３……抵抗、41…
…放熱金属板、42……絶縁基板、43,44,45……金属板、
46……半導体片、48……樹脂ケーシング61（61a）,62
（62a）……半導体装置対（第一発明）、63,64,65,73,7
4,75……導体、71,72……半導体装置（第二発明）、Ｃ
……コレクタ端子、Ｅ……エミッタ端子、Ｅｓ,G……信
号入力端子。
Claims (2)
- 【請求項１】互いに実質的に等価な電気的特性を有する
一対の半導体片の組を、それぞれ実質的に同型の樹脂ケ
ーシング内に封止するとともに、それぞれケーシングの
上面において封止樹脂外へ導出された、電気入力端子、
電流出力端子及び信号入力端子を有する一対の半導体装
置からなる半導体装置対において、該半導装置対を構成
する一方の半導体装置は、電流入力端子に対し、電流出
力端子と反対の側に信号入力端子が配置され、他方の半
導体装置は、電流出力端子に対して電流入力端子と反対
の側に信号入力端子が配置されていることを特徴とする
半導体装置対。 - 【請求項２】少なくとも１つの半導体片を樹脂ケーシン
グ内に封止するとともに、ケーシングの上面において封
止樹脂外へ導出された、電流入力端子、電流出力端子及
び信号入力端子を有する半導体装置において、該電流入
力端子と該電流出力端子とを挾んで対向する位置であっ
て、該電流入力端子と該電流出力端子が位置する平面よ
りも低い平面に、互いにケーシング内部で接続された等
価な２組の信号入力端子が配置されていることを特徴と
する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23524089A JPH0671063B2 (ja) | 1989-09-11 | 1989-09-11 | 大電力半導体装置 |
| KR1019900014271A KR940008343B1 (ko) | 1989-09-11 | 1990-09-10 | 대전력 반도체장치 |
| DE69017322T DE69017322T2 (de) | 1989-09-11 | 1990-09-11 | Modultyp-Halbleiteranordnung von hoher Leistungskapazität. |
| EP19900117523 EP0417747B1 (en) | 1989-09-11 | 1990-09-11 | Module-type semiconductor device of high power capacity |
| US07/760,281 US5202578A (en) | 1989-09-11 | 1991-09-16 | Module-type semiconductor device of high power capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23524089A JPH0671063B2 (ja) | 1989-09-11 | 1989-09-11 | 大電力半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397257A JPH0397257A (ja) | 1991-04-23 |
| JPH0671063B2 true JPH0671063B2 (ja) | 1994-09-07 |
Family
ID=16983156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23524089A Expired - Lifetime JPH0671063B2 (ja) | 1989-09-11 | 1989-09-11 | 大電力半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0417747B1 (ja) |
| JP (1) | JPH0671063B2 (ja) |
| KR (1) | KR940008343B1 (ja) |
| DE (1) | DE69017322T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4240501A1 (de) * | 1992-12-02 | 1994-06-09 | Export Contor Ausenhandelsgese | Leistungshalbleiter-Schaltungsanordnung |
| ES2078171B1 (es) * | 1993-12-28 | 1998-01-16 | Smartpack Tecnologia S A | Procedimiento de fabricacion de modulos de potencia con elementos semiconductores. |
| EP0669653A1 (de) * | 1994-02-21 | 1995-08-30 | ABB Management AG | Leistungshalbleitermodul sowie Schaltungsanordnung mit mindestens zwei Leistungshalbleitermoduln |
| DE10326321A1 (de) | 2003-06-11 | 2005-01-13 | Compact Dynamics Gmbh | Elektronische Baugruppe zum Schalten elektrischer Leistung |
| JP2010010698A (ja) * | 2009-08-25 | 2010-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| KR101443987B1 (ko) * | 2012-12-31 | 2014-09-23 | 삼성전기주식회사 | 반도체 모듈 패키지 |
| JP6109630B2 (ja) * | 2013-04-16 | 2017-04-05 | 株式会社日立製作所 | 半導体素子及び電力変換装置の配線構造 |
| JP6094392B2 (ja) * | 2013-06-11 | 2017-03-15 | 株式会社デンソー | 半導体装置 |
| US9941255B2 (en) | 2014-02-11 | 2018-04-10 | Mitsubishi Electric Corporation | Power semiconductor module |
| JP6331543B2 (ja) * | 2014-03-24 | 2018-05-30 | 日産自動車株式会社 | ハーフブリッジパワー半導体モジュール及びその製造方法 |
| JP6269417B2 (ja) * | 2014-09-26 | 2018-01-31 | 三菱電機株式会社 | 半導体装置 |
| JP7215265B2 (ja) * | 2019-03-19 | 2023-01-31 | 富士電機株式会社 | 半導体ユニット、半導体モジュール及び半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194344A (ja) * | 1988-01-28 | 1989-08-04 | Fuji Electric Co Ltd | パワートランジスタの並列接続方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2718967A1 (de) * | 1976-03-17 | 1978-11-09 | Siemens Ag | Stromrichterbaueinheit |
| DE3241508A1 (de) * | 1982-11-10 | 1984-05-10 | Brown, Boveri & Cie Ag, 6800 Mannheim | Leistungstransistor-modul |
| JPS6081660U (ja) * | 1983-11-10 | 1985-06-06 | 富士電機株式会社 | ダ−リントントランジスタ |
| JPH0436230Y2 (ja) * | 1985-12-19 | 1992-08-26 | ||
| US4907068A (en) * | 1987-01-21 | 1990-03-06 | Siemens Aktiengesellschaft | Semiconductor arrangement having at least one semiconductor body |
| DE3717489A1 (de) * | 1987-05-23 | 1988-12-01 | Asea Brown Boveri | Leistungshalbleitermodul und verfahren zur herstellung des moduls |
-
1989
- 1989-09-11 JP JP23524089A patent/JPH0671063B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-10 KR KR1019900014271A patent/KR940008343B1/ko not_active IP Right Cessation
- 1990-09-11 EP EP19900117523 patent/EP0417747B1/en not_active Expired - Lifetime
- 1990-09-11 DE DE69017322T patent/DE69017322T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194344A (ja) * | 1988-01-28 | 1989-08-04 | Fuji Electric Co Ltd | パワートランジスタの並列接続方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69017322T2 (de) | 1995-08-03 |
| KR910007151A (ko) | 1991-04-30 |
| KR940008343B1 (ko) | 1994-09-12 |
| JPH0397257A (ja) | 1991-04-23 |
| EP0417747B1 (en) | 1995-03-01 |
| EP0417747A2 (en) | 1991-03-20 |
| DE69017322D1 (de) | 1995-04-06 |
| EP0417747A3 (en) | 1991-08-21 |
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