JP7080392B2 - 圧接型半導体装置 - Google Patents

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Description

この発明は、圧接型半導体装置に関する。
電力用のパワーモジュールは、数キロボルトの高電圧かつ数キロアンペアの大電流を変換または制御しており、さらなる大容量化が求められている。大容量のパワーモジュールには、複数個の半導体素子が並列して実装されている。近年、洋上風力発電など過酷な環境下でパワーモジュールの需要が増加しており、高い信頼性と冗長性を有するパワーモジュールが求められている。このような状況において、従来の接合型に代わり圧接型半導体装置が注目を集めている。圧接型半導体装置には、複数個の半導体チップが搭載され、半導体チップの上下には中間電極として金属ブロックが設けられている。さらに、中間電極の上下から共通電極板を介して押圧されることで、装置内部の電気的接触が保たれる。
特開２００３－２６４２６６号公報 特開２００５－７２３５１号公報
圧接型半導体装置において、半導体チップの表面電極を中間電極が加圧する際、中間電極の外周に圧力が集中的に印加される。この局所的な圧力印加により、半導体チップにクラックが導入され破壊することがあった。また、モジュール面内の圧力ばらつきにより、中間電極と半導体チップの間の接触抵抗が加圧力によって変化するという問題が生じていた。
この問題の解決手法として、特許文献１には、ＩＧＢＴチップの活性領域と終端領域の間にバッファ領域を設け、バッファ領域には活性領域よりも高い台座部を設け、表面中間電極の外周部は台座部を押しつぶしながら加圧され、ブロックの中央部分と活性領域がコンタクトする手法が開示されている。この手法は表面中間電極の外周部と半導体チップの表面電極が接触することを抑制することができる。しかし、バッファ領域を新たに設けるためにチップサイズを大きくする必要があるため、モジュールの大型化につながり生産性の低下を引き起こす。また、バッファ領域上に台座を形成する工程が必要であるため、製造プロセスが複雑化する。
本発明は、上記の問題点を解決するためになされたものであり、半導体チップの面積を増加させることなく、中間電極の外周部と半導体チップの表面電極との電気的な接触を抑制することを目的とする。
本発明の圧接型半導体装置は、表面と裏面に第１主電極と第２主電極をそれぞれ有する複数個の半導体チップと、半導体チップの第１主電極に対向する第１中間電極と、第１中間電極の第１主電極との対向面と反対側に設けられる第１共通電極板と、第２主電極に対向して設けられる第２共通電極板と、を備え、第１中間電極の第１主電極との対向面は、第１主電極の第１中間電極との対向面よりも小さく、外周部の保護領域と保護領域に囲まれた接続領域とを有する。本発明の圧接型半導体装置は、接続領域に部分的に形成された複数の第１導体膜と、接続領域のうち第１導体膜が形成されない領域と保護領域とに形成された第１絶縁膜とを備える。
本発明の圧接型半導体装置によれば、第１中間電極が第１導体膜により接続領域において第１主電極と導通するため、半導体チップの面積を増加させることなく、第１中間電極の外周部が半導体チップの外周部と電気的に接触することを抑制することができる。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
前提技術の圧接型半導体装置の断面図である。 実施の形態１におけるアノード中間電極とダイオードチップの接触部の構造を示す図である。 実施の形態１におけるエミッタ中間電極とＩＧＢＴチップの接触部の構造を示す図である。 実施の形態１の変形例における、表面中間電極の半導体チップに対する接触面の上面図である。 実施の形態１の変形例における、表面中間電極の半導体チップに対する接触面の上面図である。 実施の形態１の変形例における、表面中間電極の半導体チップに対する接触面の上面図である。 実施の形態１の変形例における、表面中間電極の半導体チップに対する接触面の上面図である。 実施の形態１の変形例における、表面中間電極の半導体チップに対する接触面の上面図である。 実施の形態２における、エミッタ中間電極とＩＧＢＴチップとの接触部の構成を示す図である。 実施の形態２の圧接型半導体装置の実装例を示す図である。 実施の形態２のＩＧＢＴチップのゲート配線を通る断面の模式図である。 実施の形態３におけるエミッタ中間電極とＩＧＢＴチップの接触部の構造を示す図である。 図１２のＡ－Ａ´線に沿ったＩＧＢＴチップの断面図である。 実施の形態３におけるアノード中間電極とダイオードチップの接触部の構造を示す図である。 図１４のＢ－Ｂ´線に沿ったダイオードチップの断面図である。 実施の形態４のＩＧＢＴチップの上面図である。 図１６のＣ－Ｃ´線に沿ったＩＧＢＴチップの断面図である。 実施の形態４のＩＧＢＴチップのゲート配線を通る断面の断面図である。 実施の形態４におけるエミッタ中間電極のＩＧＢＴチップに対する接触面の上面図である。 実施の形態４のＩＧＢＴチップの等価回路図である。
＜Ａ．前提技術＞
図１は、前提技術の圧接型半導体装置１００の断面図である。圧接型半導体装置１００は、複数個のＩＧＢＴ（Insulated Gate Bipolar Transistor）チップ２００と複数個のダイオードチップ３００を備えている。ここでは、半導体チップの例としてＩＧＢＴチップとダイオードチップを挙げている。
ＩＧＢＴチップ２００の表面には、終端領域２０１、表面電極であるエミッタ電極２０２、ゲートパッド２０３が設けられており、裏面にはコレクタ電極２０４が設けられている。エミッタ電極２０２を第１主電極、コレクタ電極２０４を第２主電極とも称する。エミッタ電極２０２の直上にはエミッタ中間電極４０１が設けられている。言い換えれば、ＩＧＢＴチップ２００のエミッタ電極２０２にエミッタ中間電極４０１は対向している。コレクタ電極２０４の直下にはコレクタ中間電極５０１が設けられている。
ダイオードチップ３００の表面には、表面電極であるアノード電極３０１と終端領域３０３が設けられており、裏面にはカソード電極３０２が設けられている。アノード電極３０１の直上にはアノード中間電極４０２が設けられている。カソード電極３０２の直下にはカソード中間電極５０２が設けられている。本明細書では、エミッタ中間電極４０１とアノード中間電極４０２をまとめて表面中間電極４００と称し、コレクタ中間電極５０１とカソード中間電極５０２をまとめて裏面中間電極５００と称する。なお、表面中間電極４００を第１中間電極とも称する。また、表面中間電極４００と裏面中間電極５００をまとめて、単に中間電極とも称する。
表面中間電極４００の上部には第１共通電極板であるエミッタ共通電極板４０３が設けられ、裏面中間電極５００の下部には第２共通電極板であるコレクタ共通電極板５０３が設けられている。本明細書では、エミッタ共通電極板４０３とコレクタ共通電極板５０３をまとめて、単に共通電極板とも称する。共通電極板が上下から加圧されることにより、中間電極を介してＩＧＢＴチップ２００同士、およびダイオードチップ３００同士が並列に接続され、ＩＧＢＴチップ２００とダイオードチップ３００は逆並列に接続される。すなわち、ダイオードチップ３００は還流ダイオード（ＦＷＤ：Free Wheeling Diode）として機能する。なお、半導体チップはコレクタ共通電極板５０３と直接接触しても良く、この場合に裏面中間電極５００は不要である。
ＩＧＢＴチップ２００のゲートパッド２０３には、スプリングピンなどが設けられた制御端子６０１が接続される。制御端子６０１は、筐体外部に引き出され、図示しないゲート駆動回路に接続される。共通電極板は銅などの金属板で形成される。中間電極は、銅、タングステンまたはモリブデンなどの金属で形成される。裏面中間電極５００は、コレクタ電極２０４およびカソード電極３０２と、例えばはんだなどで固定される。中間電極と半導体チップとの接触面には、接触抵抗を低減するため、ニッケルなどのめっき膜が形成されていても良い。
表面中間電極４００は、図１において単なる金属ブロックとして示されているが、金属ブロックとその上部のバネとが一体となった構造でも良い。このような構造であれば、バネによって半導体チップ間に印加される圧力のばらつきが吸収される。
圧接型半導体装置１００を上下から加圧すると、表面中間電極４００に印加される圧力は金属ブロックの最外周に集中する。半導体チップと表面中間電極４００の抵抗を低減し、または短絡破壊時のアーク放電発生を抑制するためには、十分高い圧力を共通電極板に印加する必要がある。こうして、高い圧力が表面中間電極４００を介して半導体チップの外周部に局所的に印加されると、半導体チップにクラックが生じる原因となる。
半導体チップの表面電極と表面中間電極４００の接触面積は、圧力の増加に伴い、外周から内側に向けて徐々に増加する。各半導体チップに印加される圧力にばらつきがあると、各半導体チップの表面電極と表面中間電極４００との接触抵抗がばらつき、電流の不均一が生じるため、圧接型半導体装置１００の信頼性が低下する。
そこで、以下の実施の形態では、半導体チップの面積を増加させることなく、表面中間電極４００の外周部と半導体チップの表面電極との接触抵抗の変化を抑制する圧接型半導体装置について説明する。
＜Ｂ．実施の形態１＞
実施の形態１の圧接型半導体装置は、図１に示した前提技術の圧接型半導体装置１００に対して、表面中間電極４００と半導体チップとの接触部に工夫を加えたものであり、それ以外の構成は圧接型半導体装置１００と同様である。以下、実施の形態１の圧接型半導体装置における表面中間電極４００と半導体チップとの接触部の構成について、図２と図３を用いて説明する。
図２はダイオードチップ３００側の構成を示している。図２は、上部にアノード中間電極４０２のダイオードチップ３００との接触面を示し、中部にアノード中間電極４０２の断面図を示し、下部にダイオードチップ３００の断面図を示している。
図２の点線は、アノード中間電極４０２とダイオードチップ３００の位置関係を示している。この点線で示されるように、アノード中間電極４０２のダイオードチップ３００に対する接触面は、ダイオードチップ３００のアノード電極３０１より小さい。言い換えれば、アノード中間電極４０２は、アノード電極３０１の内側に配置される。この条件を満たす限り、アノード中間電極４０２のダイオードチップ３００に対する接触面には任意のサイズおよび形状が採用される。
表面中間電極４００の半導体チップに対する接触面は、外周部の保護領域４０５と、保護領域４０５の内側の接続領域４０４とに区分される。接続領域４０４には複数個の導体膜４０７が形成され、接続領域４０４により表面中間電極４００と半導体チップとの電気的な接触が実現する。保護領域４０５の幅４０５ｂは、アノード中間電極４０２を構成する金属ブロックの一片の長さの５から１５％程度が好ましい。保護領域４０５と、接続領域４０４のうち導体膜４０７が形成されない領域とは、絶縁膜４０６で覆われている。導体膜４０７は、アノード中間電極４０２のダイオードチップ３００に対する接触面の重心に対して点対称に配置されることが好ましい。
図３はＩＧＢＴチップ２００側の構成を示している。図３は、上部にエミッタ中間電極４０１のＩＧＢＴチップ２００との接触面を示し、中部にエミッタ中間電極４０１の断面図を示し、下部にＩＧＢＴチップ２００の断面図を示している。
図３の点線は、エミッタ中間電極４０１とＩＧＢＴチップ２００の位置関係を示している。この点線で示されるように、エミッタ中間電極４０１のＩＧＢＴチップ２００に対する接触面は、ＩＧＢＴチップ２００のエミッタ電極２０２より小さい。言い換えれば、エミッタ中間電極４０１は、エミッタ電極２０２の内側に配置される。この条件を満たす限り、エミッタ中間電極４０１のＩＧＢＴチップ２００に対する接触面には任意のサイズおよび形状が採用される。
アノード中間電極４０２と同様、エミッタ中間電極４０１のＩＧＢＴチップ２００に対する接触面は、保護領域４０５と接続領域４０４とに区分される。保護領域４０５における導体膜４０７の配置は、アノード中間電極４０２とエミッタ中間電極４０１とで同じである。
表面中間電極４００に印加される圧力が小さい間は、表面中間電極４００の外周部にのみ圧力が印加されている。しかし、圧力の増加に伴い、徐々に表面中間電極４００の内側にも圧力が印加される。実施の形態１の圧接型半導体装置によれば、表面中間電極４００の半導体チップに対する接触面を図２，３で示す通りに構成したため、各導体膜４０７と半導体チップがバランスよく加圧され、接触抵抗のばらつきが抑制される。
絶縁膜４０６は、例えばスパッタまたは蒸着などにより酸化物または窒化物を堆積させて形成される。あるいは、絶縁膜４０６は、絶縁塗料または樹脂をスプレーで吹き付けたりスピンコータでスピンコートしたりするなどの手法で形成される。この時、導体膜４０７が形成される領域は、メタルマスクまたはテープなどで保護され、当該領域に絶縁膜が形成されないようにする。あるいは、全体に絶縁膜を形成した後、導体膜４０７を形成する領域の絶縁膜を除去する。
導体膜４０７は絶縁膜４０６と同様に、スパッタまたは蒸着などで金属を成膜することによって形成される。あるいは、電解めっきによって厚膜金属を形成し、導体膜４０７としても良い。
実施の形態１の圧接型半導体装置は、表面と裏面に第１主電極と第２主電極をそれぞれ有する複数個の半導体チップと、半導体チップの第１主電極に対向する第１中間電極である表面中間電極４００と、表面中間電極４００の第１主電極との対向面と反対側に設けられる第１共通電極板であるエミッタ共通電極板４０３と、第２主電極に対向して設けられる第２共通電極板であるコレクタ共通電極板５０３と、を備える。表面中間電極４００の第１主電極との対向面は、第１主電極の表面中間電極４００との対向面よりも小さく、外周部の保護領域４０５と保護領域４０５に囲まれた接続領域４０４とを有する。実施の形態１の圧接型半導体装置は、接続領域４０４に部分的に形成された複数の第１導体膜である導体膜４０７と、接続領域４０４のうち導体膜４０７が形成されない領域と保護領域４０５とに形成された第１絶縁膜である絶縁膜４０６と、を備える。
上記の構成により、実施の形態１の圧接型半導体装置によれば、表面中間電極４００が外周部の保護領域４０５ではなく接続領域４０４において半導体チップの第１主電極と導通するため、半導体チップの面積を増加させることなく、表面中間電極４００の外周部が半導体チップの外周部と電気的に接触することを抑制することができる。
また、導体膜４０７が、表面中間電極４００の半導体チップに対する接触面、すなわち対向面において、当該接触面の重心に対して点対称に配置される場合、各表面中間電極４００と半導体チップとの間の接触抵抗が均一化される。これによって、圧接型半導体装置内の半導体チップ間に通電する電流のばらつきを抑制し、圧接型半導体装置の信頼性が向上する。
また、絶縁膜４０６の材料にポリイミドなどの柔らかい樹脂を用いることにより、絶縁膜４０６を、高圧力が印加される表面中間電極４００の外周部における緩衝材としても機能させることができる。これによって、高い圧力を印加しても半導体チップにクラックが導入されることを抑制し、圧接型半導体装置の生産性と信頼性を向上させることができる。
さらに、表面中間電極４００の外周部が絶縁膜４０６で覆われることにより、半導体チップと表面中間電極４００との間に位置ズレが生じて、表面中間電極４００がゲートパッド２０３または終端領域２０１，３０３を押圧した場合であっても、電気的な短絡が生じないため、組み立て時の不良を低減することができる。
先行文献２の実施例の一つでは、ＩＧＢＴチップのエミッタ電極に対向して緩衝板が設けられる。先行文献２の緩衝板は、複数個の電極部材と、電極部材を隔てる絶縁部材とを備えている。この緩衝板は、本実施の形態１における表面中間電極に相当すると考えられる。実施の形態１の圧接型半導体装置と先行文献２との共通点は、表面中間電極の通電可能領域を制限している点である。しかし、先行文献２には表面中間電極における導体領域の配置と面積に関する記載はない。
例えば、複数個の導体領域がＩＧＢＴチップの外周部と中央部でそれぞれ接触するように設計される場合、表面中間電極の圧力は一般的に外周部に集中的に印加されるため、ＩＧＢＴチップの外周部と表面中間電極の導体部が優先的に接触する。この場合、外周部に通電領域が制限されるため、コレクタ－エミッタ電極間の電気抵抗が増大し、パワーモジュールの損失が増大する。または、通電領域が過剰に制限されるため電流が集中して発熱が生じ、ＩＧＢＴチップが破損する恐れがある。さらに、圧力を増加させるとＩＧＢＴチップの中央部も表面中間電極のエミッタ電極と接触するので、圧力の増加に伴いＩＧＢＴチップと表面中間電極の接触面積が増大し、コレクタ－エミッタ電極間の抵抗が低下する。圧力によってＩＧＢＴチップの抵抗が変化するため、圧接型半導体装置内のＩＧＢＴチップ間に通電する電流量の不均一が生じ、装置の信頼性が低下する。
一方、本実施の形態によれば、導通領域を均一な圧力が印加される領域に限定するので、圧力のばらつきによらず安定したコレクタ－エミッタ電極間抵抗が得られる。これによって、損失を増加させることなく、信頼性の高い圧接型半導体装置が得られる。
加えて、先行文献の製造手法によれば、導体部材と絶縁部材が別の材料で作製され、両者を組み合わせることによって一つの表面中間電極が形成される。一方、本実施の形態の製造方法では、表面中間電極４００の表面のパターニングにより絶縁領域と導体領域が形成される。そのため、部品の点数が増えないため、製造が容易であると共に導体領域の設計自由度が高いというメリットが得られる。
表面中間電極４００の半導体チップに対する接触面の変形例を、図４から図８に示す。図２と図３では、表面中間電極４００の重心上に導体膜４０７が形成されなかった。しかし、図４に示すように、表面中間電極４００の重心上に導体膜４０７が形成されても良い。導体膜４０７の分割数は任意であり、例えば、図５のように４個、図６のように１６個、図７のように３個でも良い。各導体膜４０７のサイズは同一であることが好ましいが、必ずしも同一でなくとも上述の効果を得ることができる。また、導体膜４０７の形状は円形でなくても良く、例えば図８に示すように矩形であっても良い。また、複数の形状の導体膜４０７を組み合わせて用いても良い。
図１では、圧接型半導体装置１００に搭載される半導体チップに、ＩＧＢＴと還流ダイオードを用いたが、半導体チップの種類はこれに限定しない。例えば、ＩＧＢＴの代わりにＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いても良い。また、ＩＧＢＴチップ２００とダイオードチップ３００の個数は、モジュールの定格電流に応じて任意に変更することができる。ＩＧＢＴチップ２００とダイオードチップ３００の個数は同一でなくても良い。例えばＩＧＢＴチップ２００の個数はダイオードチップ３００の２倍の個数であっても良い。半導体チップの基板には、シリコン、窒化ガリウム、炭化珪素、窒化アルミニウム、酸化ガリウムまたはダイヤモンドなどの任意の材料を用途に応じて使用する。
また、ＩＧＢＴチップ２００とダイオードチップ３００に代えて、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ： Ｒｅｖｅｒｓｅ－ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）を使用しても良い。この場合、表面中間電極４００の逆導通ＩＧＢＴチップに対する接触面の構造には、図３に示した構造を適用可能である。
＜Ｃ．実施の形態２＞
実施の形態１の圧接型半導体装置において、エミッタ中間電極４０１とＩＧＢＴチップ２００との接触部の構成を変更したものである。以下、実施の形態２の圧接型半導体装置におけるエミッタ中間電極４０１とＩＧＢＴチップ２００との接触部の構成について、図９から図１１を用いて説明する。
図９において、上部は、エミッタ中間電極４０１のＩＧＢＴチップ２００との接触面を示し、下部はＩＧＢＴチップ２００の上面図である。ＩＧＢＴチップ２００には、ゲートパッド２０３から各セルにゲート電流を供給するために、エミッタ電極２０２から電気的に分離された制御配線であるゲート配線２０５が設けられている。ゲート配線２０５は半導体基板上にＳｉＯ２などを介してチップ表面に形成される低抵抗配線層である。ゲート配線２０５は、例えばアルミニウムなどの金属膜または高濃度に不純物がドープされたポリシリコン膜、またこれらの積層膜であっても良い。なお、図９の下部では、２本のゲート配線２０５が描かれているが、ゲート配線２０５の本数はチップサイズに応じて任意に変更可能である。また、ゲートパッド２０３はＩＧＢＴチップ２００内の任意の場所に配置される。
図９の下部においてエミッタ電極２０２内に描かれた破線の円は、図９の上部の導体膜４０７が接触する位置を示している。実施の形態２の圧接型半導体装置は、導体膜４０７がＩＧＢＴチップ２００のゲート配線２０５と接触しないように形成されているという点で、実施の形態１の圧接型半導体装置と異なる。この構造を実現するためには、エミッタ中間電極４０１とＩＧＢＴチップ２００の位置合わせ精度が十分に高くなければならない。
高い位置合わせ精度を実現する圧接型半導体装置の実装例を図１０に示す。図１０において、ＩＧＢＴチップ２００ははんだでコレクタ中間電極５０１と固定されている。コレクタ共通電極板５０３にはコレクタ中間電極ガイド１０４が設けられており、コレクタ中間電極ガイド１０４に沿ってコレクタ中間電極５０１がコレクタ共通電極板５０３上に配置される。すなわち、コレクタ中間電極５０１のモジュール内での位置はコレクタ中間電極ガイド１０４により規定される。
ＩＧＢＴチップ２００の外周上に、ポリイミドなどで終端領域２０１の保護膜２１２が形成される。保護膜２１２にチップガイド１０２を載せ、接着剤１０３で固定する。チップガイド１０２は、例えばシリコーン樹脂で形成される。次に、チップガイド１０２を用いて、エミッタ中間電極４０１をＩＧＢＴチップ２００上に載せることで、エミッタ中間電極４０１とＩＧＢＴチップ２００との位置ずれを防止することができる。
図１１は、ＩＧＢＴチップ２００のゲート配線２０５を通る断面の模式図である。ＩＧＢＴチップ２００は、半導体層２０８、絶縁膜２１０、ポリシリコン層２０９、ゲート金属層２１１、絶縁膜２０６がこの順に積層された構成である。このうち、ポリシリコン層２０９とゲート金属層２１１がゲート配線２０５に相当する。絶縁膜２０６，２１０は、ゲート配線２０５を覆う第２絶縁膜である。絶縁膜２１０はＳｉＯ２などからなり、絶縁膜２０６はＳｉＮなどからなる。ゲート配線２０５は、トレンチゲート型のＭＯＳＦＥＴまたはＩＧＢＴにおいては、トレンチより上部にある低抵抗配線層であり、プレーナー型のＭＯＳＦＥＴまたはＩＧＢＴにおいては、個々のトランジスタのゲート電極と電気的に接続された低抵抗配線層である。
従来の圧接型半導体装置では、ゲート配線２０５をエミッタ中間電極４０１で加圧した際に、絶縁膜２０６に垂直方向にクラックが導入され、下部のゲート金属層２１１が表面に露出することがあった。エミッタ中間電極４０１がゲート金属層２１１と接触すると、ＩＧＢＴのゲート電極－エミッタ電極が短絡し、スイッチング動作を行うことができなくなる。一方、実施の形態２の圧接型半導体装置では、図１１で示したように、ゲート配線２０５の直上に位置するエミッタ中間電極４０１の領域には絶縁膜４０６が形成されている。言い換えれば、導体膜４０７は平面視においてゲート配線２０５と重ならない位置に形成されている。そのため、絶縁膜２０６にクラックが導入されても、ゲート金属層２１１は絶縁膜４０６によりエミッタ中間電極４０１と電気的に分離されている。従って、圧接型半導体装置に高い圧力を加えることが可能となり、半導体チップ－中間電極間の接触抵抗が低減され、低損失な圧接型半導体装置が実現する。また、共通電極板間に高い圧力を加えることができるため、ＩＧＢＴチップ２００と中間電極との間の空隙が低減する。そのため、ＩＧＢＴチップ２００の短絡破壊時に、ＩＧＢＴチップ２００と中間電極との間の空隙でアーク放電が生じて破壊に至ることが抑制され、モジュールの信頼性が向上する。
＜Ｄ．実施の形態３＞
実施の形態３の圧接型半導体装置は、実施の形態１の圧接型半導体装置において、表面中間電極４００と半導体チップとの接触部の構成を変更したものである。以下、実施の形態３の圧接型半導体装置における表面中間電極４００と半導体チップとの接触部の構成について、図１２から図１５を用いて説明する。
図１２と図１３は、実施の形態３の圧接型半導体装置のＩＧＢＴ側の構成を示している。図１２は、エミッタ中間電極４０１のＩＧＢＴチップ２００に対する接触面の上面図と、エミッタ中間電極４０１の断面図と、ＩＧＢＴチップ２００の上面図を示している。図１３は、図１２のＡ－Ａ´線に沿ったＩＧＢＴチップ２００の断面図である。
図１２に示すように、ゲート配線２０５はＩＧＢＴチップ２００のセル領域の中心から放射状に設けられている。エミッタ電極２０２はゲート配線２０５により、具体的にはゲート配線２０５を覆う絶縁膜２０６，２１０により放射状に分割され、図１３に示すように複数のアイランド状電極となっている。すなわち、絶縁膜２０６，２１０は、エミッタ電極２０２を複数のアイランド状に分割する第３絶縁膜である。分割された各エミッタ電極２０２の上面の大部分は、二酸化シリコンまたは窒化シリコンからなる絶縁膜２０６で覆われており、残りの部分に第２導体膜である導体膜２０７が形成されている。導体膜２０７は下部のエミッタ電極２０２と接続されている。導体膜２０７は、ＩＧＢＴチップ２００のエミッタ中間電極４０１に対する接触面において、接触面の重心に対して点対称に配置されることが好ましい。また、図１２に示すように、導体膜２０７は、ゲート配線２０５で分割された各エミッタ電極２０２に均等に配置されることが好ましい。均等に配置されるとは、各エミッタ電極２０２上に形成された導体膜２０７の表面積が等しいという意味である。
エミッタ中間電極４０１のＩＧＢＴチップ２００に対する接触面には、接続領域４０４において導体膜２０７に対応する位置に導体膜４０７が形成され、導体膜２０７と接触する。当該接触面のそれ以外の位置には絶縁膜４０６が形成されている。
図１４と図１５は、実施の形態３の圧接型半導体装置のダイオード側の構成を示している。図１４は、アノード中間電極４０２のダイオードチップ３００に対する接触面の上面図と、アノード中間電極４０２の断面図と、ダイオードチップ３００の上面図を示している。図１５は、図１４のＢ－Ｂ´線に沿ったダイオードチップ３００の断面図である。
図１４と図１５に示すように、アノード電極３０１は、二酸化シリコンなどからなる絶縁膜３０６によって中央から放射線状に分割され、複数のアイランド状電極となっている。アノード電極３０１の上面の大部分は、二酸化シリコンまたは窒化シリコンからなる絶縁膜３０４で覆われ、残りの部分に導体膜３０５が形成されている。すなわち、絶縁膜３０４，３０６は、アノード電極３０１を複数のアイランド状に分割する第３絶縁膜として機能する。導体膜３０５は下部のアノード電極３０１と接続されている。導体膜３０５は、ダイオードチップ３００のアノード中間電極４０２に対する接触面において、接触面の重心に対して点対称に配置されることが好ましい。また、図１４に示すように、導体膜３０５は、絶縁膜３０６で分割された各アノード電極３０１に均等に配置されることが好ましい。均等に配置されるとは、各アノード電極３０１における導体膜３０５の表面積が等しいという意味である。
アノード中間電極４０２のダイオードチップ３００に対する接触面には、接続領域４０４において導体膜２０７と接触する位置に導体膜４０７が形成されており、それ以外の位置には絶縁膜４０６が形成されている。
実施の形態３の圧接型半導体装置において、半導体チップの表面電極は複数のアイランド状電極に分割され、分割された各表面電極上に、均等に導体膜が形成されている。これによって、分割された各表面電極と表面中間電極４００との間の接触抵抗が均一になる。また、大電流を通電する場合に何らかの理由で各表面電極を通電する電流量が不均一となった場合、抵抗の小さな表面電極に電流が通電し他の表面電極よりも温度が上昇する。温度の上昇に伴って、当該表面電極の抵抗が増加するため、半導体チップ内の電流不均一が自然に低減される。これによって、半導体チップ内の局所的な温度上昇を抑制することができ、圧接型半導体装置の信頼性が向上する。
＜Ｅ．実施の形態４＞
実施の形態４の圧接型半導体装置は、実施の形態２の圧接型半導体装置において、エミッタ中間電極４０１とＩＧＢＴチップ２００との接触部の構成を変更したものである。以下、実施の形態４の圧接型半導体装置におけるエミッタ中間電極４０１とＩＧＢＴチップ２００との接触部の構成について、図１６から図２０を用いて説明する。なお、本実施の形態は実施の形態３と組み合わせることも可能である。
図１６は、ＩＧＢＴチップ２００の上面図である。図１７は、図１６のＣ－Ｃ´線に沿ったＩＧＢＴチップ２００の断面図である。図１８は、ＩＧＢＴチップ２００のゲート配線２０５を通る断面の模式図である。図１９は、エミッタ中間電極４０１のＩＧＢＴチップ２００に対する接触面の上面図である。
実施の形態４の圧接型半導体装置は、実施の形態２の圧接型半導体装置において、ＩＧＢＴチップ２００に第３導体膜である導体膜２０７ｂを設け、エミッタ中間電極４０１に導体膜４０７ｂを設けたものである。これら以外の実施の形態４の圧接型半導体装置の構成は、実施の形態２の圧接型半導体装置と同様である。導体膜２０７ｂは、ＩＧＢＴチップ２００のゲート配線２０５が形成された領域の最表面に設けられる。導体膜４０７ｂは、エミッタ中間電極４０１の接続領域４０４の導体膜２０７ｂと接触する領域に設けられる。すなわち、導体膜２０７ｂと導体膜４０７ｂは接触する。
図１８に示すように、ＩＧＢＴチップ２００は、半導体層２０８、絶縁膜２１０、ポリシリコン層２０９、ゲート金属層２１１、絶縁膜２０６、および導体膜２０７ｂがこの順に積層された構成である。絶縁膜２０６は二酸化シリコンまたは窒化シリコンで構成される。導体膜２０７ｂは例えば、ニッケルまたは金などの単体膜または積層膜で形成される。
導体膜２０７ｂと導体膜４０７ｂを接触させ、導体膜２０７と導体膜４０７を接触させるため、エミッタ中間電極４０１とＩＧＢＴチップ２００には高い位置精度が求められる。そのため、図１０と同様の手法でエミッタ中間電極４０１の位置決めを実施することが好ましい。
上記では、実施の形態２の圧接型半導体装置に対する変形例として実施の形態４の圧接型半導体装置を説明した。しかし、本実施の形態は、実施の形態３にも適用可能である。
図１８に示すように、ゲート配線２０５上に比較的柔らかい金属膜である導体膜２０７ｂを形成したことで、エミッタ中間電極４０１に存在する凹凸が導体膜２０７ｂで吸収され、ゲート配線２０５に局所的に高圧力が印加されることが防止される。これにより、ゲート配線２０５上の絶縁膜２０６が圧力によって破損して、ゲート金属層２１１がエミッタ中間電極４０１と接触することが防止される。その結果、圧接型半導体装置の信頼性が向上し、製造時の破損を抑制して生産性が向上する。
エミッタ中間電極４０１とＩＧＢＴチップ２００が押圧され、導体膜４０７ｂと導体膜２０７ｂが接触すると、導体膜２０７ｂはエミッタ電位となる。一方、ゲート金属層２１１はゲートパッド２０３から供給されるゲート電流により、ゲート電位となる。この時のＩＧＢＴチップ２００の等価回路図を図２０に示す。ＩＧＢＴ素子７０１に、電源電圧Ｖｃｃとゲート－エミッタ間電圧Ｖｇｅが印加されている。ゲート電極には、内蔵ゲート抵抗Ｒｇ１と外付けゲート抵抗Ｒｇ２の両方またはいずれか一方が接続される。また、破線で示した通り、寄生容量としてゲート－コレクタ間容量Ｃｇｃと、ゲート－エミッタ間容量Ｃｇｅが接続される。さらに、図１８の構造によるとゲート金属層２１１と導体膜２０７ｂが絶縁膜２０６を介して並行平板コンデンサを構成する。また、ゲート配線２０５は寄生抵抗を有するため、図２０の破線で示したように、ゲート－エミッタ間にメインのゲート配線２０５と並列に寄生スナバ回路７０２が形成される。これにより、ゲート電圧の発振を抑制することができる。寄生スナバ回路７０２の容量は、絶縁膜２０６の膜厚によって制御することができる。
２つのＩＧＢＴ素子を直列接続して、上下アームを形成した構造を考える。下アームＩＧＢＴがオフで上アームＩＧＢＴがターンオンする。この際に、下アームＩＧＢＴの帰還容量に変位電流が流れて下アームＩＧＢＴが誤点弧することがある。この変位電流は上アームＩＧＢＴのコレクタ電圧変化速度（ｄＶ／ｄｔ）に比例するため、スイッチング速度の高速化を妨げる要因の一つとなっていた。一方、本実施の形態の構造では、寄生容量にゲート－エミッタ間の変位電流が充電されるため、ゲート－エミッタ間に流れる変位電流が抑制され、誤点弧が抑制される。これにより、上アームＩＧＢＴと下アームＩＧＢＴが同時にオン状態となってＩＧＢＴチップが短絡破壊することが防止されると共に、スイッチング速度を高速化することが可能となる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１０２ チップガイド、１０３ 接着剤、１０４ コレクタ中間電極ガイド、２００ ＩＧＢＴチップ、２０１，３０３ 終端領域、２０２ エミッタ電極、２０３ ゲートパッド、２０４ コレクタ電極、２０５ ゲート配線、２０６，２１０，３０４，３０６ 絶縁膜、２０７，２０７ｂ，３０５，４０７，４０７ｂ 導体膜、２０８ 半導体層、２０９ ポリシリコン層、２１１ ゲート金属層、２１２ 保護膜、３００ ダイオードチップ、３０１ アノード電極、３０２ カソード電極、４００ 表面中間電極、４０１ エミッタ中間電極、４０２ アノード中間電極、４０３ エミッタ共通電極板、４０４ 接続領域、４０５ 保護領域、５００ 裏面中間電極、５０１ コレクタ中間電極、５０２ カソード中間電極、５０３ コレクタ共通電極板、６０１ 制御端子、７０１ ＩＧＢＴ端子、７０２ 寄生スナバ回路。

Claims (6)

  1. 表面と裏面に第１主電極（２０２，３０１）と第２主電極（２０４，３０２）をそれぞれ有する複数個の半導体チップ（２００，３００）と、
    前記半導体チップ（２００，３００）の前記第１主電極（２０２，３０１）に対向する第１中間電極（４００）と、
    前記第１中間電極（４００）の前記第１主電極（２０２，３０１）との対向面と反対側に設けられる第１共通電極板（４０３）と、
    前記第２主電極（２０４，３０２）に対向して設けられる第２共通電極板（５０３）と、を備え、
    前記第１中間電極（４００）の前記第１主電極（２０２，３０１）との対向面は、前記第１主電極（２０２，３０１）の前記第１中間電極（４００）との対向面よりも小さく、外周部の保護領域（４０５）と前記保護領域（４０５）に囲まれた接続領域（４０４）とを有し、
    前記接続領域（４０４）に部分的に形成された複数の第１導体膜（４０７）と、
    前記接続領域（４０４）のうち前記第１導体膜（４０７）が形成されない領域と前記保護領域（４０５）とに形成された第１絶縁膜（４０６）と、を備える、
    圧接型半導体装置。
  2. 複数の前記第１導体膜（４０７）は、前記第１中間電極（４００）の前記第１主電極（２０２，３０１）との対向面の重心に対して点対称に形成される、
    請求項１に記載の圧接型半導体装置。
  3. 前記半導体チップ（２００，３００）は、ＩＧＢＴチップ（２００）と、前記ＩＧＢＴチップ（２００）に逆並列接続されたダイオードチップ（３００）とを含む、
    請求項１または請求項２に記載の圧接型半導体装置。
  4. 前記半導体チップ（２００，３００）はＩＧＢＴチップ（２００）を含み、
    前記ＩＧＢＴチップ（２００）は、
    前記第１主電極（２０２）から電気的に分離された制御配線（２０５）と、
    前記制御配線（２０５）を覆う第２絶縁膜（２０６，２１０）とを備え、
    前記第１導体膜（４０７）は、平面視において前記制御配線（２０５）と重ならない位置に形成される、
    請求項１から請求項３のいずれか１項に記載の圧接型半導体装置。
  5. 前記第１主電極（２０２，３０１）は、第３絶縁膜（２０６，２１０，３０４，３０６）によって複数のアイランド状に分割され、
    前記半導体チップ（２００，３００）は、分割された各前記第１主電極（２０２，３０１）上に、部分的に形成された第２導体膜（２０７）を備え、
    分割された各前記第１主電極（２０２，３０１）間で、前記第２導体膜の表面積は等しく、
    前記第１導体膜（４０７）は、前記接続領域（４０４）のうち前記第２導体膜（２０７）に対応する位置に形成され、前記第２導体膜（２０７）と接触する、
    請求項１から請求項４のいずれか１項に記載の圧接型半導体装置。
  6. 前記ＩＧＢＴチップ（２００）は、前記第２絶縁膜（２０６）上に形成され、前記ＩＧＢＴチップ（２００）の表面を構成する第３導体膜（２０７ｂ）を備える、
    請求項４に記載の圧接型半導体装置。
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