CN113544828A - 压接型半导体装置 - Google Patents

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CN113544828A CN201980093656.3A CN201980093656A CN113544828A CN 113544828 A CN113544828 A CN 113544828A CN 201980093656 A CN201980093656 A CN 201980093656A CN 113544828 A CN113544828 A CN 113544828A
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奥田聪志
绵引达郎
玉城朋宏
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Abstract

本发明的目的在于，不会使半导体芯片的面积增加而抑制中间电极的外周部和半导体芯片的表面电极的电气性的接触。第1中间电极(400)的与第1主电极(202、301)的对置面比第1主电极(202、301)的与第1中间电极(400)的对置面小，并具有外周部的保护区域(405)和被保护区域(405)包围的连接区域(404)。压接型半导体装置具备：在连接区域(404)中部分地形成的多个第1导体膜(407)；以及第1绝缘膜(406)，形成于连接区域(404)中的未形成第1导体膜(407)的区域和保护区域(405)。

Description

压接型半导体装置
技术领域
本发明涉及压接型半导体装置(pressure-contact semiconductor device)。
背景技术
电力用的功率模块对几千伏特的高电压并且几千安培的大电流进行变换或者控制，要求进一步大容量化。在大容量的功率模块中，并联地安装有多个半导体元件。近年来，在海上风力发电等严酷的环境下功率模块的需求增加，要求具有高的可靠性和冗余性的功率模块。在这样的状况下，压接型半导体装置代替以往的接合型而受到关注。在压接型半导体装置中搭载有多个半导体芯片，在半导体芯片的上下，作为中间电极而设置有金属块。而且，从中间电极的上下隔着共用电极板而按压，从而保持装置内部的电气性接触。
现有技术文献
专利文献1：日本特开2003-264266号公报
专利文献2：日本特开2005-72351号公报
发明内容
在压接型半导体装置中，在中间电极对半导体芯片的表面电极加压时，压力集中地施加于中间电极的外周。由于该局部的压力施加，有时半导体芯片发生裂纹而被破坏。另外，产生如下问题：由于模块面内的压力偏差，中间电极与半导体芯片之间的接触电阻根据加压压力而发生变化。
作为该问题的解决方法，在专利文献1中公开了如下方法：在IGBT芯片的活性区域与末端区域(terminal region)之间设置缓冲区域，在缓冲区域中设置比活性区域高的台座部，表面中间电极的外周部在挤压台座部的同时被加压，块的中央部分与活性区域接触。该方法能够抑制表面中间电极的外周部和半导体芯片的表面电极接触。但是，为了新设置缓冲区域，需要增大芯片尺寸，所以导致模块的大型化，引起生产率的降低。另外，需要在缓冲区域上形成台座的工序，所以制造工艺变复杂。
本发明是为了解决上述的问题点而完成的，其目的在于，不会使半导体芯片的面积增加，而抑制中间电极的外周部和半导体芯片的表面电极的电气性接触。
本发明的压接型半导体装置具备：多个半导体芯片，在表面和背面分别具有第1主电极和第2主电极；第1中间电极，与半导体芯片的第1主电极对置；第1共用电极板，设置于第1中间电极的和与第1主电极的对置面相反的一侧；以及第2共用电极板，与第2主电极对置地设置，第1中间电极的与第1主电极的对置面比第1主电极的与第1中间电极的对置面小，并具有外周部的保护区域和被保护区域包围的连接区域。本发明的压接型半导体装置具备：在连接区域中部分地形成的多个第1导体膜；以及第1绝缘膜，形成于连接区域中的未形成第1导体膜的区域和保护区域。
根据本发明的压接型半导体装置，第1中间电极通过第1导体膜而在连接区域中与第1主电极导通，所以不会使半导体芯片的面积增加，而能够抑制第1中间电极的外周部与半导体芯片的外周部电气性地接触。本发明的目的、特征、形态以及优点通过以下的详细的说明和附图而会变得更清楚。
附图说明
图1是基础技术(underlying technique)的压接型半导体装置的剖面图。
图2是示出实施方式1中的阳极中间电极和二极管芯片的接触部的构造的图。
图3是示出实施方式1中的发射极中间电极和IGBT芯片的接触部的构造的图。
图4是实施方式1的变形例中的表面中间电极的针对半导体芯片的接触面的俯视图。
图5是实施方式1的变形例中的表面中间电极的针对半导体芯片的接触面的俯视图。
图6是实施方式1的变形例中的表面中间电极的针对半导体芯片的接触面的俯视图。
图7是实施方式1的变形例中的表面中间电极的针对半导体芯片的接触面的俯视图。
图8是实施方式1的变形例中的表面中间电极的针对半导体芯片的接触面的俯视图。
图9是示出实施方式2中的发射极中间电极和IGBT芯片的接触部的结构的图。
图10是示出实施方式2的压接型半导体装置的安装例的图。
图11是通过实施方式2的IGBT芯片的栅极布线的剖面的示意图。
图12是示出实施方式3中的发射极中间电极和IGBT芯片的接触部的构造的图。
图13是沿着图12的A-A’线的IGBT芯片的剖面图。
图14是示出实施方式3中的阳极中间电极和二极管芯片的接触部的构造的图。
图15是沿着图14的B-B’线的二极管芯片的剖面图。
图16是实施方式4的IGBT芯片的俯视图。
图17是沿着图16的C-C’线的IGBT芯片的剖面图。
图18是通过实施方式4的IGBT芯片的栅极布线的剖面的剖面图。
图19是实施方式4中的发射极中间电极的针对IGBT芯片的接触面的俯视图。
图20是实施方式4的IGBT芯片的等效电路图。
(符号说明)
102：芯片引导部；103：粘接剂；104：集电极中间电极引导部；200：IGBT芯片；201、303：末端区域；202：发射极电极；203：栅极焊盘；204：集电极电极；205：栅极布线；206、210、304、306：绝缘膜；207、207b、305、407、407b：导体膜；208：半导体层；209：多晶硅层；211：栅极金属层；212：保护膜；300：二极管芯片；301：阳极电极；302：阴极电极；400：表面中间电极；401：发射极中间电极；402：阳极中间电极；403：发射极共用电极板；404：连接区域；405：保护区域；500：背面中间电极；501：集电极中间电极；502：阴极中间电极；503：集电极共用电极板；601：控制端子；701：IGBT端子；702：寄生缓冲电路。
具体实施方式
<A.基础技术>
图1是基础技术的压接型半导体装置100的剖面图。压接型半导体装置100具备多个IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)芯片200和多个二极管芯片300。在此，作为半导体芯片的例子，列举IGBT芯片和二极管芯片。
在IGBT芯片200的表面设置有末端区域201、作为表面电极的发射极电极202、栅极焊盘203，在背面设置有集电极电极204。将发射极电极202还称为第1主电极，将集电极电极204还称为第2主电极。在发射极电极202的正上方设置有发射极中间电极401。换言之，发射极中间电极401与IGBT芯片200的发射极电极202对置。在集电极电极204的正下方设置有集电极中间电极501。
在二极管芯片300的表面设置有作为表面电极的阳极电极301和末端区域303，在背面设置有阴极电极302。在阳极电极301的正上方设置有阳极中间电极402。在阴极电极302的正下方设置有阴极中间电极502。在本说明书中，将发射极中间电极401和阳极中间电极402总称为表面中间电极400，将集电极中间电极501和阴极中间电极502总称为背面中间电极500。此外，将表面中间电极400还称为第1中间电极。另外，将表面中间电极400和背面中间电极500还简单地总称为中间电极。
在表面中间电极400的上部设置有作为第1共用电极板的发射极共用电极板403，在背面中间电极500的下部设置有作为第2共用电极板的集电极共用电极板503。在本说明书中，将发射极共用电极板403和集电极共用电极板503简单地还总称为共用电极板。通过从上下对共用电极板加压，IGBT芯片200彼此以及二极管芯片300彼此经由中间电极而被并联地连接，IGBT芯片200和二极管芯片300被反并联地连接。即，二极管芯片300作为续流二极管(FWD：Free Wheeling Diode)发挥功能。此外，半导体芯片也可以与集电极共用电极板503直接接触，在该情况下不需要背面中间电极500。
对IGBT芯片200的栅极焊盘203连接设置有弹簧销等的控制端子601。控制端子601被引出到框体外部，与未图示的栅极驱动电路连接。共用电极板由铜等的金属板形成。中间电极由铜、钨或者钼等金属形成。背面中间电极500例如通过焊料等而与集电极电极204以及阴极电极302固定。在中间电极和半导体芯片的接触面中，为了降低接触电阻，也可以形成有镍等的镀敷膜。
表面中间电极400在图1中被表示为简单的金属块，但也可以是金属块和其上部的弹簧成为一体的构造。如果是这样的构造，则通过弹簧来吸收施加于半导体芯片之间的压力的偏差。
在从上下对压接型半导体装置100加压时，施加于表面中间电极400的压力集中到金属块的最外周。为了降低半导体芯片和表面中间电极400的电阻或者抑制短路破坏时的电弧放电发生，需要对共用电极板施加充分高的压力。这样，如果经由表面中间电极400对半导体芯片的外周部局部地施加高的压力，则成为半导体芯片产生裂纹的原因。
半导体芯片的表面电极和表面中间电极400的接触面积伴随压力的增加而从外周朝向内侧逐渐增加。如果施加于各半导体芯片的压力有偏差，则各半导体芯片的表面电极和表面中间电极400的接触电阻出现偏差，产生电流的不均匀，所以压接型半导体装置100的可靠性降低。
因此，在以下的实施方式中，说明不会使半导体芯片的面积增加而抑制表面中间电极400的外周部和半导体芯片的表面电极的接触电阻的变化的压接型半导体装置。
<B.实施方式1>
实施方式1的压接型半导体装置是相对于图1所示的基础技术的压接型半导体装置100，对表面中间电极400和半导体芯片的接触部加以研究得到的结构，其以外的结构与压接型半导体装置100相同。以下，使用图2和图3，说明实施方式1的压接型半导体装置中的表面中间电极400和半导体芯片的接触部的结构。
图2示出二极管芯片300侧的结构。在图2中，上部示出阳极中间电极402的与二极管芯片300的接触面，中部示出阳极中间电极402的剖面图，下部示出二极管芯片300的剖面图。
图2的虚线表示阳极中间电极402和二极管芯片300的位置关系。如该虚线所示，阳极中间电极402的针对二极管芯片300的接触面小于二极管芯片300的阳极电极301。换言之，阳极中间电极402配置于阳极电极301的内侧。只要满足这个条件，则阳极中间电极402的针对二极管芯片300的接触面可以采用任意的尺寸以及形状。
表面中间电极400的针对半导体芯片的接触面被区分为外周部的保护区域405和保护区域405的内侧的连接区域404。在连接区域404中形成多个导体膜407，通过连接区域404来实现表面中间电极400和半导体芯片的电气性的接触。保护区域405的宽度405b优选为是构成阳极中间电极402的金属块的一片的长度的5至15％程度。保护区域405和连接区域404中的未形成导体膜407的区域被绝缘膜406覆盖。导体膜407优选为相对于阳极中间电极402的针对二极管芯片300的接触面的重心，点对称地配置。
图3示出IGBT芯片200侧的结构。在图3中，上部示出发射极中间电极401的与IGBT芯片200的接触面，中部示出发射极中间电极401的剖面图，下部示出IGBT芯片200的剖面图。
图3的虚线表示发射极中间电极401和IGBT芯片200的位置关系。如该虚线所示，发射极中间电极401的针对IGBT芯片200的接触面小于IGBT芯片200的发射极电极202。换言之，发射极中间电极401配置于发射极电极202的内侧。只要满足这个条件，则发射极中间电极401的针对IGBT芯片200的接触面可以采用任意的尺寸以及形状。
与阳极中间电极402同样地，发射极中间电极401的针对IGBT芯片200的接触面被区分为保护区域405和连接区域404。保护区域405中的导体膜407的配置在阳极中间电极402和发射极中间电极401中相同。
在施加于表面中间电极400的压力小的期间，仅对表面中间电极400的外周部施加压力。但是，伴随压力的增加，对表面中间电极400的内侧也逐渐施加压力。根据实施方式1的压接型半导体装置，如图2、图3所示那样构成表面中间电极400的针对半导体芯片的接触面，所以各导体膜407和半导体芯片被平衡性良好地加压，接触电阻的偏差被抑制。
例如通过溅射或者蒸镀等而使氧化物或者氮化物堆积来形成绝缘膜406。或者，通过用喷射器喷涂绝缘涂料或树脂或者用旋涂机旋涂绝缘涂料或树脂等的方法，形成绝缘膜406。此时，形成导体膜407的区域被金属掩模或者带(tape)等保护，防止在该区域中形成绝缘膜。或者，在整体形成绝缘膜之后，去除形成导体膜407的区域的绝缘膜。
导体膜407与绝缘膜406同样地，通过用溅射或者蒸镀等对金属进行成膜来形成。或者，也可以通过电镀来形成厚膜金属并作为导体膜407。
实施方式1的压接型半导体装置具备：多个半导体芯片，在表面和背面分别具有第1主电极和第2主电极；作为第1中间电极的表面中间电极400，与半导体芯片的第1主电极对置；作为第1共用电极板的发射极共用电极板403，设置于表面中间电极400的和与第1主电极的对置面相反的一侧；以及作为第2共用电极板的集电极共用电极板503，与第2主电极对置地设置。表面中间电极400的与第1主电极的对置面小于第1主电极的与表面中间电极400的对置面，表面中间电极400的与第1主电极的对置面具有外周部的保护区域405和被保护区域405包围的连接区域404。实施方式1的压接型半导体装置具备：在连接区域404中部分地形成的多个作为第1导体膜的导体膜407；以及作为第1绝缘膜的绝缘膜406，形成于连接区域404中的未形成导体膜407的区域以及保护区域405。
通过上述结构，根据实施方式1的压接型半导体装置，表面中间电极400并非在外周部的保护区域405而是在连接区域404中与半导体芯片的第1主电极导通，所以不会使半导体芯片的面积增加，而能够抑制表面中间电极400的外周部与半导体芯片的外周部电气性地接触。
另外，在表面中间电极400的针对半导体芯片的接触面即对置面中相对于该接触面的重心而点对称地配置导体膜407的情况下，各表面中间电极400与半导体芯片之间的接触电阻被均匀化。由此，抑制在压接型半导体装置内的半导体芯片之间通电的电流的偏差，压接型半导体装置的可靠性提高。
另外，通过在绝缘膜406的材料中使用聚酰亚胺等柔软的树脂，还能够使绝缘膜406作为被施加高压力的表面中间电极400的外周部中的缓冲材料发挥功能。由此，即使施加高的压力也会抑制半导体芯片发生裂纹，能够提高压接型半导体装置的生产率和可靠性。
而且，通过用绝缘膜406覆盖表面中间电极400的外周部，从而即使在半导体芯片与表面中间电极400之间产生位置偏移而表面中间电极400按压栅极焊盘203或者末端区域201、303的情况下，由于不会发生电气性的短路，所以能够减少装配时的不良。
在现有文献2的一个实施例中，与IGBT芯片的发射极电极对置地设置缓冲板。现有文献2的缓冲板具备多个电极部件以及将电极部件隔开的绝缘部件。认为该缓冲板相当于本实施方式1中的表面中间电极。实施方式1的压接型半导体装置和现有文献2的共同点是对表面中间电极的可通电区域进行限制这点。但是，在现有文献2中，没有与表面中间电极中的导体区域的配置及面积有关的记载。
例如，在多个导体区域被设计成在IGBT芯片的外周部和中央部中分别接触的情况下，表面中间电极的压力一般被集中地施加到外周部，所以IGBT芯片的外周部和表面中间电极的导体部优先地接触。在该情况下，在外周部中通电区域被限制，所以集电极-发射极电极之间的电气电阻增大，功率模块的损失增大。或者，由于通电区域被过度地限制，所以电流集中而产生发热，IGBT芯片有可能会破损。而且，如果使压力增加，则IGBT芯片的中央部也与表面中间电极的发射极电极接触，所以伴随压力的增加，IGBT芯片和表面中间电极的接触面积增大，集电极-发射极电极之间的电阻降低。IGBT芯片的电阻根据压力而变化，所以在压接型半导体装置内的IGBT芯片之间通电的电流量发生不均匀，装置的可靠性降低。
另一方面，根据本实施方式，将导通区域限定为被施加均匀的压力的区域，所以不依赖于压力的偏差而能够得到稳定的集电极-发射极电极间电阻。由此，不会使损失增加，而能够得到可靠性高的压接型半导体装置。
而且，根据现有文献的制造方法，用不同的材料来制作导体部件和绝缘部件，通过将两者组合而形成一个表面中间电极。另一方面，在本实施方式的制造方法中，通过表面中间电极400的表面的构图来形成绝缘区域和导体区域。因此，部件的件数不会增加，所以能够得到制造容易并且导体区域的设计自由度高这样的优点。
图4至图8示出表面中间电极400的针对半导体芯片的接触面的变形例。在图2和图3中，在表面中间电极400的重心上没有形成导体膜407。但是，也可以如图4所示，在表面中间电极400的重心上形成导体膜407。导体膜407的分割数是任意的，例如也可以如图5所示是4个、如图6所示是16个、如图7所示是3个。各导体膜407的尺寸优选为相同，但即使未必相同也能够得到上述效果。另外，导体膜407的形状也可以并非是圆形，例如还可以如图8所示为矩形。另外，也可以组合使用多个形状的导体膜407。
在图1中，在搭载于压接型半导体装置100的半导体芯片中使用IGBT和续流二极管，但半导体芯片的种类不限定于此。例如，也可以代替IGBT而使用MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)。另外，能够根据模块的额定电流，任意地变更IGBT芯片200和二极管芯片300的个数。IGBT芯片200和二极管芯片300的个数也可以不同。例如IGBT芯片200的个数也可以是二极管芯片300的2倍的个数。在半导体芯片的基板中，根据用途而使用硅、氮化镓、碳化硅、氮化铝、氧化镓或者金刚石等任意的材料。
另外，也可以代替IGBT芯片200和二极管芯片300而使用反向导通IGBT(RC-IGBT：Reverse-conducting IGBT)。在该情况下，在表面中间电极400的针对反向导通IGBT芯片的接触面的构造中，能够应用图3所示的构造。
<C.实施方式2>
是在实施方式1的压接型半导体装置中将发射极中间电极401和IGBT芯片200的接触部的结构进行变更得到的实施方式。以下，使用图9至图11，说明实施方式2的压接型半导体装置中的发射极中间电极401和IGBT芯片200的接触部的结构。
在图9中，上部表示发射极中间电极401的与IGBT芯片200的接触面，下部是IGBT芯片200的俯视图。在IGBT芯片200中，为了从栅极焊盘203对各单元供给栅极电流，设置有作为从发射极电极202电气性地分离的控制布线的栅极布线205。栅极布线205是在半导体基板上隔着SiO2等而形成于芯片表面的低电阻布线层。栅极布线205也可以是例如铝等的金属膜或高浓度地掺杂有杂质的多晶硅膜、或者它们的层叠膜。此外，在图9的下部，描绘有2条栅极布线205，但栅极布线205的条数可根据芯片尺寸而任意地变更。另外，栅极焊盘203配置于IGBT芯片200内的任意的部位。
在图9的下部在发射极电极202内描绘的虚线的圆表示图9的上部的导体膜407接触的位置。在实施方式2的压接型半导体装置中，导体膜407被形成为不与IGBT芯片200的栅极布线205接触，这点与实施方式1的压接型半导体装置不同。为了实现这个构造，发射极中间电极401和IGBT芯片200的对位精度必须充分高。
图10示出实现高的对位精度的压接型半导体装置的安装例。在图10中，IGBT芯片200利用焊料而与集电极中间电极501进行固定。在集电极共用电极板503中设置有集电极中间电极引导部104，沿着集电极中间电极引导部104将集电极中间电极501配置在集电极共用电极板503上。即，集电极中间电极501的模块内的位置被集电极中间电极引导部104规定。
在IGBT芯片200的外周上，利用聚酰亚胺等来形成末端区域201的保护膜212。在保护膜212上载置芯片引导部102，并利用粘接剂103来固定。芯片引导部102例如由聚硅酮树脂形成。接下来，使用芯片引导部102将发射极中间电极401载置到IGBT芯片200上，从而能够防止发射极中间电极401和IGBT芯片200的位置偏移。
图11是示出通过IGBT芯片200的栅极布线205的剖面的示意图。IGBT芯片200是依次层叠半导体层208、绝缘膜210、多晶硅层209、栅极金属层211、绝缘膜206而成的结构。其中，多晶硅层209和栅极金属层211相当于栅极布线205。绝缘膜206、210是覆盖栅极布线205的第2绝缘膜。绝缘膜210由SiO2等构成，绝缘膜206由SiN等构成。栅极布线205在沟槽栅型的MOSFET或者IGBT中是比沟槽位于上部的低电阻布线层，在平面型的MOSFET或者IGBT中是与各个晶体管的栅极电极电连接的低电阻布线层。
在以往的压接型半导体装置中，在用发射极中间电极401对栅极布线205加压时，有时在绝缘膜206中在垂直方向上引起裂纹，下部的栅极金属层211露出到表面。如果发射极中间电极401与栅极金属层211接触，则IGBT的栅极电极-发射极电极发生短路，无法进行开关动作。另一方面，在实施方式2的压接型半导体装置中，如图11所示，在位于栅极布线205的正上方的发射极中间电极401的区域中，形成有绝缘膜406。换言之，导体膜407形成于在俯视时不与栅极布线205重叠的位置。因此，即使在绝缘膜206中产生裂纹，栅极金属层211也通过绝缘膜406而与发射极中间电极401电气性地分离。因此，能够对压接型半导体装置施加高的压力，半导体芯片-中间电极之间的接触电阻被降低，实现低损失的压接型半导体装置。另外，能够在共用电极板之间施加高的压力，所以IGBT芯片200与中间电极之间的空隙减少。因此，在IGBT芯片200的短路破坏时，在IGBT芯片200与中间电极之间的空隙中产生电弧放电而导致破坏的情形得到抑制，模块的可靠性提高。
<D.实施方式3>
实施方式3的压接型半导体装置是在实施方式1的压接型半导体装置中将表面中间电极400和半导体芯片的接触部的结构进行变更得到的实施方式。以下，使用图12至图15，说明实施方式3的压接型半导体装置中的表面中间电极400和半导体芯片的接触部的结构。
图12和图13示出实施方式3的压接型半导体装置的IGBT侧的结构。图12示出发射极中间电极401的针对IGBT芯片200的接触面的俯视图、发射极中间电极401的剖面图以及IGBT芯片200的俯视图。图13是沿着图12的A-A’线的IGBT芯片200的剖面图。
如图12所示，从IGBT芯片200的单元区域的中心，放射状地设置有栅极布线205。发射极电极202通过栅极布线205、具体而言通过覆盖栅极布线205的绝缘膜206、210而被分割为放射状，如图13所示成为多个岛状电极。即，绝缘膜206、210是将发射极电极202分割为多个岛状的第3绝缘膜。分割的各发射极电极202的上表面的大部分被由二氧化硅或者氮化硅构成的绝缘膜206覆盖，在剩余的部分中形成有作为第2导体膜的导体膜207。导体膜207与下部的发射极电极202连接。优选为在IGBT芯片200的针对发射极中间电极401的接触面中，相对于接触面的重心而点对称地配置导体膜207。另外，如图12所示，优选为导体膜207均等地配置于由栅极布线205分割的各发射极电极202。均等地配置是指形成于各发射极电极202上的导体膜207的表面面积相等这样的含义。
在发射极中间电极401的针对IGBT芯片200的接触面中，在连接区域404中导体膜407形成于与导体膜207对应的位置，并与导体膜207接触。在该接触面的其以外的位置形成有绝缘膜406。
图14和图15示出实施方式3的压接型半导体装置的二极管侧的结构。图14示出阳极中间电极402的针对二极管芯片300的接触面的俯视图、阳极中间电极402的剖面图以及二极管芯片300的俯视图。图15是沿着图14的B-B’线的二极管芯片300的剖面图。
如图14和图15所示，阳极电极301通过由二氧化硅等构成的绝缘膜306而从中央被放射线状地分割，成为多个岛状电极。阳极电极301的上表面的大部分被由二氧化硅或者氮化硅构成的绝缘膜304覆盖，在剩余的部分中形成有导体膜305。即，绝缘膜304、306作为将阳极电极301分割为多个岛状的第3绝缘膜而发挥功能。导体膜305与下部的阳极电极301连接。优选为在二极管芯片300的针对阳极中间电极402的接触面中，相对于接触面的重心而点对称地配置导体膜305。另外，如图14所示，优选为导体膜305均等地配置于由绝缘膜306分割的各阳极电极301。均等地配置是指各阳极电极301中的导体膜305的表面面积相等这样的含义。
在阳极中间电极402的针对二极管芯片300的接触面中，在连接区域404中在与导体膜207接触的位置形成有导体膜407，在其以外的位置形成有绝缘膜406。
在实施方式3的压接型半导体装置中，半导体芯片的表面电极被分割为多个岛状电极，在分割的各表面电极上均等地形成有导体膜。由此，被分割的各表面电极与表面中间电极400之间的接触电阻变得均匀。另外，在接通大电流时由于某种理由而对各表面电极通电的电流量变得不均匀的情况下，电阻小的表面电极被接通电流，相比于其它表面电极而温度上升。伴随温度的上升，该表面电极的电阻会增加，所以半导体芯片内的电流不均匀自然地降低。由此，能够抑制半导体芯片内的局部性的温度上升，压接型半导体装置的可靠性提高。
<E.实施方式4>
实施方式4的压接型半导体装置是在实施方式2的压接型半导体装置中将发射极中间电极401和IGBT芯片200的接触部的结构进行变更得到的实施方式。以下，使用图16至图20，说明实施方式4的压接型半导体装置中的发射极中间电极401和IGBT芯片200的接触部的结构。此外，本实施方式还能够与实施方式3组合。
图16是IGBT芯片200的俯视图。图17是沿着图16的C-C’线的IGBT芯片200的剖面图。图18是通过IGBT芯片200的栅极布线205的剖面的示意图。图19是发射极中间电极401的针对IGBT芯片200的接触面的俯视图。
实施方式4的压接型半导体装置是在实施方式2的压接型半导体装置中对IGBT芯片200设置作为第3导体膜的导体膜207b、并对发射极中间电极401设置导体膜407b而得到的半导体装置。这些以外的实施方式4的压接型半导体装置的结构与实施方式2的压接型半导体装置相同。导体膜207b设置于IGBT芯片200的形成有栅极布线205的区域的最表面。导体膜407b设置于发射极中间电极401的连接区域404的与导体膜207b接触的区域。即，导体膜207b和导体膜407b接触。
如图18所示，IGBT芯片200是依次层叠半导体层208、绝缘膜210、多晶硅层209、栅极金属层211、绝缘膜206以及导体膜207b而成的结构。绝缘膜206由二氧化硅或者氮化硅构成。导体膜207b例如由镍或者金等的单体膜或者层叠膜形成。
为了使导体膜207b和导体膜407b接触，使导体膜207和导体膜407接触，而在发射极中间电极401和IGBT芯片200中要求高的位置精度。因此，优选为通过与图10同样的方法来实施发射极中间电极401的定位。
以上，作为针对实施方式2的压接型半导体装置的变形例，说明了实施方式4的压接型半导体装置。但是，本实施方式还能够应用于实施方式3。
如图18所示，通过在栅极布线205上形成作为比较柔软的金属膜的导体膜207b，从而存在于发射极中间电极401的凹凸被导体膜207b吸收，防止对栅极布线205局部地施加高压力。由此，栅极布线205上的绝缘膜206由于压力而发生破损从而栅极金属层211与发射极中间电极401接触的情形被防止。其结果，压接型半导体装置的可靠性提高，抑制制造时的破损而提高生产率。
如果发射极中间电极401和IGBT芯片200被按压，导体膜407b和导体膜207b接触，则导体膜207b成为发射极电位。另一方面，栅极金属层211由于从栅极焊盘203供给的栅极电流而成为栅极电位。图20示出此时的IGBT芯片200的等效电路图。对IGBT元件701施加电源电压Vcc和栅极-发射极间电压Vge。对栅极电极连接内置栅极电阻Rg1和外置栅极电阻Rg2这两方或者其中的某一方。另外，如虚线所示，作为寄生电容而连接栅极-集电极间电容Cgc和栅极-发射极间电容Cge。而且，根据图18的构造，栅极金属层211和导体膜207b经由绝缘膜206而构成并行平板电容器。另外，栅极布线205具有寄生电阻，所以如图20的虚线所示，在栅极-发射极之间与主(main)的栅极布线205并联地形成寄生缓冲电路702。由此，能够抑制栅极电压的振荡。能够利用绝缘膜206的膜厚来控制寄生缓冲电路702的电容。
考虑将2个IGBT元件串联连接而形成上下支路的构造。下支路IGBT截止且上支路IGBT导通。此时，有时在下支路IGBT的反馈电容中流过位移电流而下支路IGBT被误触发。该位移电流与上支路IGBT的集电极电压变化速度(dV/dt)成比例，所以成为妨碍开关速度的高速化的主要原因之一。另一方面，在本实施方式的构造中，栅极-发射极间的位移电流被充电到寄生电容，所以在栅极-发射极间流过的位移电流被抑制，抑制误触发。由此，能够防止上支路IGBT和下支路IGBT同时成为导通状态而IGBT芯片会短路破坏，并且使开关速度高速化。
此外，本发明能够在该发明的范围内自由地组合各实施方式或者对各实施方式适当进行变形、省略。虽然详细说明了本发明，但上述说明在所有方式中只是例示，本发明不限于此。应理解为不脱离本发明的范围而能够设想未例示的无数的变形例。

Claims (6)

1.一种压接型半导体装置，具备：
多个半导体芯片(200、300)，在表面和背面分别具有第1主电极(202、301)和第2主电极(204、302)；
第1中间电极(400)，与所述半导体芯片(200、300)的所述第1主电极(202、301)对置；
第1共用电极板(403)，设置于所述第1中间电极(400)的和与所述第1主电极(202、301)的对置面相反的一侧；以及
第2共用电极板(503)，与所述第2主电极(204、302)对置地设置，
所述第1中间电极(400)的与所述第1主电极(202、301)的对置面比所述第1主电极(202、301)的与所述第1中间电极(400)的对置面小，并具有外周部的保护区域(405)和被所述保护区域(405)包围的连接区域(404)，
所述压接型半导体装置具备：
在所述连接区域(404)中部分地形成的多个第1导体膜(407)；以及
第1绝缘膜(406)，形成于所述连接区域(404)中的未形成所述第1导体膜(407)的区域和所述保护区域(405)。
2.根据权利要求1所述的压接型半导体装置，其中，
相对于所述第1中间电极(400)的与所述第1主电极(202、301)的对置面的重心，点对称地形成多个所述第1导体膜(407)。
3.根据权利要求1或者2所述的压接型半导体装置，其中，
所述半导体芯片(200、300)包括IGBT芯片(200)以及与所述IGBT芯片(200)反并联连接的二极管芯片(300)。
4.根据权利要求1至3中的任意一项所述的压接型半导体装置，其中，
所述半导体芯片(200、300)包括IGBT芯片(200)，
所述IGBT芯片(200)具备：
控制布线(205)，从所述第1主电极(202)电气性地分离；以及
第2绝缘膜(206、210)，覆盖所述控制布线(205)，
所述第1导体膜(407)形成于在俯视时不与所述控制布线(205)重叠的位置。
5.根据权利要求1至4中的任意一项所述的压接型半导体装置，其中，
所述第1主电极(202、301)被第3绝缘膜(206、210、304、306)分割为多个岛状，
所述半导体芯片(200、300)具备在被分割的各所述第1主电极(202、301)上部分地形成的第2导体膜(207)，
在被分割的各所述第1主电极(202、301)之间，所述第2导体膜的表面面积相等，
所述第1导体膜(407)形成于所述连接区域(404)中的与所述第2导体膜(207)对应的位置，并与所述第2导体膜(207)接触。
6.根据权利要求4所述的压接型半导体装置，其中，
所述IGBT芯片(200)具备第3导体膜(207b)，该第3导体膜形成于所述第2绝缘膜(206)上并构成所述IGBT芯片(200)的表面。
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