JP2000114525A

JP2000114525A - 半導体装置およびその製造方法

Info

Publication number: JP2000114525A
Application number: JP11106298A
Authority: JP
Inventors: Takeharu Koga; 丈晴古閑
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-08-03
Filing date: 1999-04-14
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】ＭＯＳ構造を構成するチャネル領域に応力が加
わらない、加圧接触構造の半導体装置を提供すること。【解決手段】ｐコレクタ領域１１、ｎベース層９、ｐウ
エル領域１３およびｎエミッタ領域５をｎ形半導体基板
に形成し、ゲート酸化膜１６を介してゲート電極１５を
形成し、ゲート電極１５上の層間絶縁膜２１上、ｎエミ
ッタ領域５上およびコンタクトホール８上に第１層目の
エミッタ電極１７を形成する。チャネル領域６を形成し
ない箇所のゲート電極２１上の第１層目のエミッタ電極
１７の表面にゲート台座となるポリイミド膜７を形成す
る。このポリイミド膜７の表面と第１層目のエミッタ電
極１７の表面に第２層目のエミッタ電極１９を形成す
る。平坦なコンタクト端子体２０で第２層目のエミッタ
電極１９の凸部を加圧したとき、加圧力はチャネル領域
６が形成されない箇所に加えられ、チャネル領域６には
加わらない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、加圧接触型の電
力用半導体装置に関する。

【０００２】

【従来の技術】絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称す）やＭＯＳ型電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと称す）は、電圧駆動型で扱
い易く、高速スイッチングが可能であり、広い安全動作
領域を持つなどの特長により、パワースイッチングデバ
イスとして、産業用インバータおよび車輌用インバータ
などに幅広く使われている。

【０００３】このＩＧＢＴやＭＯＳＦＥＴのようなＭＯ
Ｓ制御デバイスでは、一般的に半導体チップの一方の主
面にエミッタ電極（ＭＯＳＦＥＴの場合ではソース電極
のこと）とゲート電極が並んで作られ、他方の主面には
コレクタ電極（ＭＯＳＦＥＴの場合ではドレイン電極の
こと）が作られる。ＩＧＢＴチップは、一般的には、モ
ジュール構造として、コレクタ面を放熱体兼用の金属ベ
ース上にはんだなどにより接合される。エミッタ電極と
ゲート電極は、別々に外部導出端子を介して引き出され
る。この外部導出端子はパッケージ容器の上面側に装備
され、エミッタ電極およびゲート電極とそれぞれの外部
導出端子とは、線径３００μｍ程度のアルミ導線を数十
本程度ワイヤボンディングして接続している。

【０００４】しかし、このようなモジュール構造では、
コレクタ側からの放熱は金属ベースで行われるが、エミ
ッタ側からの放熱はアルミ線を介して行われるので放熱
効果は少ない。また、エミッタ電極と外部導出端子間に
接続しているワイヤボンディングのパワーサイクル耐量
やコレクタ面のはんだ接合のヒートサイクル耐量に問題
がある。これらの問題点を解決する構造として加圧接触
構造がＭＯＳデバイスにも適用されている。

【０００５】図８に、従来の加圧接触型ＩＧＢＴの構造
例を示す。ここではＭＯＳデバイスの代表例としてＩＧ
ＢＴを取り上げた。コレクタ側共通電極６４上にＩＧＢ
Ｔチップ６３の図示しないコレクタ電極をはんだ接合
し、図示しないエミッタ電極はコンタクト端子体６２で
加圧接触される。コンタクト端子体６２はエミッタ側共
通電極６１から加圧力を与えられる。ＩＧＢＴチップ６
３の図示しないゲートパッドと配線基板６６とはゲート
ボンディングワイヤ６７で接続される。ＩＧＢＴチップ
６３およびコンタクト端子体６２はセラミックパッケー
ジ６５に収納される。このように加圧接触型のＩＧＢＴ
チップ６３は、エミッタ電極と外部導出端子をボンディ
ングワイヤで接続せず、コンタクト端子体６２でＩＧＢ
Ｔチップ６３のエミッタ電極面を圧接しているので、エ
ミッタ面とコレクタ面の両方から冷却ができる利点をも
つとともに、モジュール構造（エミッタ電極と外部導出
端子をボンディングワイヤで接続している）と比較し
て、構造的に直列接続に適し、配線インダクタンスを小
さくできて、また、ハーメチックシールの平形パッケー
ジを採用することで防爆耐量を大きくできるという利点
をもっている。

【０００６】しかし、ＩＧＢＴチップ６３のＭＯＳ構造
部の一部分であるチャネル領域上のゲート酸化膜に応力
が加わると、しきい値などの電気的特性が変わるだけで
なく、極端な場合は特性不良にいたる場合もあるため、
従来は加圧接触構造をＭＯＳ構造のデバイスに適用する
ことは困難であった。この問題を回避する方法として、
図９（ａ）に示すようなＩＧＢＴチップのエミッタ側表
面の一部分にＭＯＳ制御部を設けない、放熱と電流経路
としての役割を持たせた集電極部７０をもつ構造を、集
電極型ＩＧＢＴチップが提案されている。集電極部７０
のみを加圧できるように加工したコンタクト端子体でチ
ップを加圧し、主電極部にワイヤボンディングを使用し
ない構造となっている。ＩＧＢＴチップに集電極構造を
採用することにより、ＭＯＳ構造部に加圧力が加わらず
に、エミッタ側からも放熱できるため電流密度を向上さ
せることができ、主電極部のワイヤボンディングが不要
なことによる信頼性の向上にも効果がある。

【０００７】しかし、集電極部７０はＭＯＳ構造部を設
けないために実際にはスイッチング動作をしない無効な
領域であるため、非加圧領域７１である活性領域（ＩＧ
ＢＴセルのある部分）の面積が減少し、電流容量が低下
する。また、図示しないコンタクト端子体を集電極部７
０だけ加圧するようにゲタの歯状に加工しなければなら
ず、コストアップにもつながる。尚、図中の６８は耐圧
構造部、６９はゲートパッドである。

【０００８】そこで、特願平６−２６０８２４号で開示
された、図９（ｂ）のようなセル加圧型ＩＧＢＴチップ
が開発、試作された。この図９（ｂ）のＩＧＢＴチップ
の加圧領域７２は、図１０に示すように、直下にゲート
酸化膜８６をもたないコンタクトホール９４とエミッタ
領域８４上とに形成されたエミッタ電極８７上にポリイ
ミド膜８８などにより段差を設けた。この段差により、
平坦なコンタクト端子体９０で加圧したときに、ゲート
酸化膜８６およびチャネル領域９３に応力がかからない
ようにしている。この構造を、エミッタ台座構造とよん
でいる。尚、図１０中の９２はコレクタ電極、８１はｐ
コレクタ領域、８２はｎベース領域、８３はｐウエル領
域、９１は層間絶縁膜、８７は第１層目のエミッタ電
極、８９は第２層目のエミッタ電極である。

【０００９】前記の説明で省略したゲート配線部分につ
いて、つぎに説明する。ＭＯＳデバイスは、一般的に、
半導体チップ内のゲート配線はポリシリコンで形成され
る。このポリシリコンの抵抗が高いために、ゲート配線
抵抗が大きくなる。このゲート配線抵抗が大きくなる
と、ゲート信号に遅れが生じる。この遅れを防止するた
めに、ゲート配線抵抗を小さくする必要がある。

【００１０】このゲート配線抵抗を下げるために、一般
的に取られている方法に、チップ内を縦横に金属ゲート
線を巡らしている。この金属ゲート線はゲートランナー
と呼ばれている。

【００１１】前記のように、ＩＧＢＴチップのエミッタ
電極をコンタクト端子体で加圧する場合、ゲートランナ
ーとコンタクト端子体との間の絶縁耐圧を確保するため
に、ゲートランナー上にポリイミド膜を被覆し、さら
に、このポリイミド膜とコンタクト端子体とが接触しな
いようにしている。

【００１２】図１５は、従来のＩＧＢＴチップを示し、
同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＢ
部拡大図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断し
た要部断面図である。同図（ａ）は図９（ｂ）で省略し
たゲートランナーを示した図である。このように、ゲー
トランナー７３は多数本、ＩＧＢＴチップ内に配置され
ている。同図（ｂ）はゲートランナー７３箇所の拡大図
である。ゲートランナー７３と加圧領域７２ａとは分離
され、ゲートランナー７３にはコンタクト端子体９０が
接触しない構造となっている。同図（ｃ）はゲートラン
ナー７３部分の要部断面図である。ゲートランナー７３
部分は、ｐウエル領域８３の表面層にはｎエミッタ領域
８４を形成しない。ｐウエル領域８３上にゲート酸化膜
８６を介してゲート電極８５を形成し、ゲート電極８５
上を被覆する層間絶縁膜９１に、貫通孔９６（コンタク
トホール）を開け、この貫通孔９６上と、この貫通孔９
６近傍の層間絶縁膜９１上にゲートランナー７３を形成
する。このゲートランナー７３上にポリイミド膜７５を
１層被覆する。加圧時にコンタクト端子体９０が第２層
目のエミッタ電極８９に接触するが、ポリイミド膜７５
とコンタクト端子体９０とは離れている。このコンタク
ト端子体９０とゲートランナー７５の間の距離Ｅがゲー
ト・エミッタ間の絶縁距離となる。

【００１３】

【発明が解決しようとする課題】前記のエミッタ台座構
造では、大きな加圧力が加わった場合、ポリイミド膜の
幅Ｘが細いため（直下に酸化膜をもたないエミッタ電極
部分の幅が狭く、その上のポリイミド膜８８はさらに細
くなるため）に潰れて、ゲート酸化膜８６およびチャネ
ル領域９３にも応力が加わるようになる。

【００１４】また、ゲートランナーとコンタクト端子体
の距離Ｅが短く、安定したゲート・エミッタ間の絶縁耐
圧を得ることが困難となる場合がある。さらに、ゲート
ランナー上のポリイミド膜７５にピンホールが開くと、
ゲート・エミッタ間の絶縁耐圧を確保出来なくなる。

【００１５】この発明の目的は前記の課題を解決して、
ＭＯＳ構造を構成するチャネル領域に応力が加わらず、
且つ、ゲート・エミッタ間の絶縁耐圧を確保できる加圧
接触構造の半導体装置を提供することにある。

【００１６】

【課題を解決するための手段】前記の目的を達成するた
めに、第１の主面にエミッタ電極とゲート電極、第２の
主面にコレクタ電極を有するＭＯＳ制御型半導体チップ
を、加圧接触構造の平形パッケージに収納した加圧接触
型の半導体装置において、ゲート電極上にも絶縁膜を介
してエミッタ電極を被覆し、ゲート電極はその直下にチ
ャネル領域が形成される第１の箇所と、チャネル領域が
形成されない第２の箇所を有し、第１の箇所の上方のエ
ミッタ電極の表面高さより第２の箇所の上方のエミッタ
電極の表面高さが高い構成とする。

【００１７】前記第２の箇所の上方のエミッタ電極が外
部接続端子体と加圧接触すると構成とするとよい。前記
エミッタ電極を２層構造とし、前記チャネル領域が形成
されない箇所のゲート電極上の第１層目のエミッタ電極
と第２層目のエミッタ電極との間に厚膜を選択的に形成
する構成とするとよい。

【００１８】前記厚膜の厚さが３μｍ以上で１０μｍ以
下とするとよい。前記厚膜がポリイミド膜であるとよ
い。前記厚膜が前記半導体チップの耐圧構造部に形成さ
れる保護膜と同一であるとよい。前記厚膜が前記チャネ
ル領域から５μｍ以上で２０μｍ以下離れて形成される
とよい。

【００１９】第１の主面にエミッタ電極とゲート電極、
第２の主面にコレクタ電極を有するＭＯＳ制御型半導体
チップを、加圧接触構造の平形パッケージに収納した加
圧接触型の半導体装置において、第１の主面にゲート電
極を形成する工程と、ゲート電極上に層間絶縁膜を介し
て第１層目のエミッタ電極を形成する工程と、直下にチ
ャネル領域が形成されないゲート電極上方の第１層目の
エミッタ電極上に厚膜を形成する工程と、該厚膜上およ
び第１層目のエミッタ電極上に、第２層目のエミッタ電
極を形成する工程とを含む製造工程とする。前記厚膜
と、前記半導体チップの耐圧構造部を被覆する保護膜と
が同時に形成されるとよい。

【００２０】上記のように、この発明の半導体装置は、
ＭＯＳデバイス表面に設けられたエミッタ電極（Ａｌ−
Ｓｉなど）の上部に厚膜（ポリイミド膜など）を塗布
し、その後のフォトグラフィ、エッチング工程により、
直上に加圧するための外部電極（コンタクト端子）の加
圧部分が相当する領域において、直下にチャネル領域を
もつエミッタ電極部分は厚膜を除去する一方で、直下に
チャネル領域をもたないゲート電極の上に相当するエミ
ッタ電極部分の一部には厚膜を残す。この工程を経た後
に、そのＭＯＳデバイス表面上に２層目のエミッタ電極
を作成する。この時、厚膜を除去した部分（直下にチャ
ネル領域をもつエミッタ電極部分を含む）において、１
層目のメタル電極と２層目のメタル電極がオーミック接
続されている。また、直下にチャネル領域をもたないゲ
ート電極の上に相当するエミッタ電極部分は、厚膜の膜
厚分をゲタとして、メタル電極が積層された形となり、
他の部分より一段高くなっている。以下、この構造をゲ
ート台座構造と呼ぶこととする。

【００２１】このゲート台座構造を採用することで、直
下にチャネル領域をもたないゲート電極の上に相当する
エミッタ電極部分が、他の部分よりも高くすることがで
きて、平坦な外部電極（コンタクト端子）にて加圧した
場合、この高い部分が外部電極により加圧され、その時
の応力は、この部分に集中する。このため、チャネル部
分への応力が緩和され、ターンオフなどのスイッチング
動作への影響は、極力抑えられる。

【００２２】半導体装置を実機に搭載する際には、偏加
圧や機械的衝撃、熱応力の影響などにより単位面積当た
りの圧力の増大が考えられるが、ゲート台座構造の採用
により、より高い加圧力耐量が得られ、信頼性を高める
ことができる。

【００２３】さらに、第１の主面にエミッタ電極とゲー
ト電極、第２の主面にコレクタ電極とゲート金属配線
（ゲートランナー）を有するＭＯＳ制御型半導体チップ
を、加圧接触構造の平形パッケージに収納した加圧接触
型の半導体装置において、ゲート電極上にも絶縁膜を介
してエミッタ電極を被覆し、ゲート電極はその直下にチ
ャネル領域が形成される第１の箇所と、チャネル領域が
形成されない第２の箇所を有し、第２の箇所の上方のエ
ミッタ電極の表面高さが、第１の箇所の上方のエミッタ
電極の表面高さより高くし、ゲート金属配線を２層以上
の絶縁物からなる複数層の第１厚膜で被覆し、該第１厚
膜の表面高さを、第２の箇所の上方のエミッタ電極の表
面高さと同等にするか、もしくは第２の箇所の上方のエ
ミッタ電極の表面高さより低くする構成とする。

【００２４】このように、第１厚膜を２層以上の複数層
の厚膜とすることで、１層目の厚膜にピンホールが形成
されたり、段差切れがあった場合でも、この１層目の厚
膜の上に形成される２層目の厚膜により、ピンホールや
段差切れは塞がれ、確実にゲート金属配線とエミッタ電
極との間の絶縁耐圧を確保できる。また、チャネル領域
が形成されないゲート電極上のエミッタ電極の表面高さ
より低くすると、エミッタ電極と接触するコンタクト端
子体で、複数層の厚膜の表面が擦れることがなく、絶縁
耐圧を安定に確保できる。

【００２５】前記第１厚膜の１層分の厚さが３μｍ以上
で１０μｍ以下とするとよい。前記第１膜厚がポリイミ
ド膜であると効果的である。前記エミッタ電極を２層以
上の複数層構造とし、前記第２の箇所の上方の最上層の
エミッタ電極と、最下層のエミッタ電極との間のいずれ
かの層間に第２厚膜を選択的に形成し、且つ、第１厚膜
の層数を、エミッタ電極の層数と同等とするか、もしく
はエミッタ電極の層数より少なくする構成とする。

【００２６】特に、第１厚膜の層数をエミッタ電極の層
数より少なくすることで、第１厚膜の表面高さを、チャ
ネル領域が形成されないゲート電極上のエミッタ電極の
表面高さより、低くできる。こうすることで、エミッタ
電極と接触するコンタクト端子体で、第１厚膜の表面が
擦れることがなくなり、絶縁耐圧が安定に確保できるよ
うになる。

【００２７】前記第２厚膜の厚さが３μｍ以上で１０μ
ｍ以下とすると好ましい。前記第２厚膜がポリイミド膜
であるとよい。このように第１厚膜を２層以上の複数層
とし、また、エミッタ電極を２層以上の複数層とするこ
とで、前記と同様の効果が期待できる。

【００２８】

【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置で、同図（ａ）はＩＧＢＴチップの要部平面
図、同図（ｂ）は同図（ａ）のＡ部拡大図である。同図
（ａ）において、ＩＧＢＴチップ１のエミッタ側にはゲ
ートパッド２、ＩＧＢＴセル部がある加圧領域４および
耐圧構造部３（エッジターミネーション）がある。Ａ部
を拡大した図が同図（ｂ）で、ｎエミッタ領域５、チャ
ネル領域６およびゲート台座であるポリイミド膜７が配
置されている。また、ｎエミッタ領域５で囲まれてコン
タクトホール８が形成され、また前記以外の領域がｎベ
ース領域９である。

【００２９】図２は図１（ｂ）のＡ−Ａ線で切断したＩ
ＧＢＴセル部の要部断面図である。この図には外部接続
端子体であるコンタクト端子体２０も書き込まれてい
る。ｐコレクタ領域１１、ｎベース層９、ｐウエル領域
１３およびｎエミッタ領域５をｎ形半導体基板に形成
し、ゲート酸化膜１６を介してゲート電極１５を形成
し、ゲート電極１５上の層間絶縁膜２１上、ｎエミッタ
領域５上およびコンタクトホール８上に第１層目のエミ
ッタ電極１７を形成する。チャネル領域６を形成しない
箇所のゲート電極２１上の第１層目のエミッタ電極１７
の表面にポリイミド膜７を形成する。このポリイミド膜
７の表面と第１層目のエミッタ電極１７の表面に第２層
目のエミッタ電極１９を形成する。この第２層目のエミ
ッタ電極１９の凸部の底にあたるＡ部がチャネル領域６
上にこないように、Ａ部をチャネル領域６の端から多少
離して形成する。第１層目のエミッタ電極１７と第２層
目のエミッタ電極１９をオーミック接続する。尚、この
ポリイミド膜７をゲート台座と呼ぶこととする。

【００３０】平坦なコンタクト端子体２０で第２層目の
エミッタ電極１９の凸部を加圧する。この加圧力はチャ
ネル領域６が形成されない箇所に加えられ、チャネル領
域６には加わらない。そのために、チャネル領域６に応
力が加わることがない。

【００３１】さらに、このＩＧＢＴチップについて詳細
に説明する。試作に用いたＩＧＢＴチップのチップサイ
ズは、２１．５ｍｍ×２１．５ｍｍである。加圧領域４
の面積は、約２３０ｍｍ² である。第１層目のエミッタ
電極１７の形成までは、通常のプレーナー構造をしたＩ
ＧＢＴである。第１層目のエミッタ電極１７としては、
Ａｌ−Ｓｉ膜をスパッタ法により３μｍの厚さに形成す
る。その後、その第１層目のエミッタ電極１７の上部
に、ポリイミド膜７を５μｍ程度塗布し、その上に第１
層目のエミッタ電極１７と同様に、第２層目のエミッタ
電極１９を形成する。

【００３２】ポリイミド膜７を選定した理由は、ポリイ
ミド膜７は絶縁強度が高く、各種の信頼性に優れ、プロ
セス的にも比較的製造が容易であり、ある程度の弾力性
を有するからである。勿論、ポリイミド膜以外で、絶縁
強度が高く、プロセス的に容易で、ある程度の弾力性の
ある材料であれば、ゲート台座となる厚膜として採用で
きる。また、耐圧構造部３を被覆する絶縁膜をこのゲー
ト台座となる厚膜が兼ねない場合は、ゲート台座となる
厚膜は絶縁性の膜である必要はない。

【００３３】ポリイミド膜の厚さＨを５μｍと設定した
のは、加圧時には１〜２μｍ程度縮むことと、実使用で
のパワーサイクルにて表面部分が１〜２μｍ程度コンタ
クト端子体との摩擦により削られることを考慮してい
る。このポリイミド膜の厚さＨとして、最低でも３μｍ
以上が必要となる。しかし、ポリイミド膜の厚さＨが厚
過ぎると、フォトリソグラフィで精度よくパターンニン
グできなくなり、また、厚さＨのばらつきが増大するな
ど好ましくないために、１０μｍ以下が好ましい。

【００３４】このように、直下にチャネル領域６をもた
ないゲート電極１５の上に相当する第１層目のエミッタ
電極１７の上部にポリイミド膜７などの厚膜を施し、表
面の高さを、直下にチャネル領域６をもつ第１層目のエ
ミッタ電極１７の上部より３μｍ〜１０μｍ高くして、
チャネル領域６上のゲート酸化膜１６の部分への応力集
中を緩和させる。

【００３５】このように、フォトリソグラフィやエッチ
ング工程により、直上に加圧するための外部電極である
コンタクト端子体２０が加圧接触する加圧領域４におい
て、直下にチャネル領域６をもつ第１層目のエミッタ電
極１７の部分はポリイミド膜７を除去し、直下にチャネ
ル領域６をもたないゲート電極１５の上に相当する第１
層目のエミッタ電極１７の部分にはポリイミド膜７を残
す。この残されたポリイミド膜７は、幅Ｗが約４０μ
ｍ、長さが７００μｍ程度の大きさのものが、加圧領域
４に配置されたＩＧＢＴセルの本数に対応して２０００
本近く形成されている。

【００３６】このポリイミド膜７は、チャネル領域６の
端から離す距離Ｌを１０μｍ程度としてある。これは、
加圧された後、ポリイミド膜６が２μｍ程度つぶれ横方
向へ広がることや、ポリイミド膜上にさらに、第２層目
のエミッタ電極１９を形成することから、その幅を考慮
して、加圧による応力の影響がチャネル領域６に極力お
よばないようにし、さらにマスクずれなども考慮してい
るためである。

【００３７】このチャネル領域６の端から離す距離Ｌは
最低でも５μｍ以上とする必要がある。しかし、離し過
ぎるとポリイミド膜の幅Ｗが狭くなり、加圧時にポリイ
ミド膜７が潰れたり、また微細化ができなくなるなど好
ましくない。そのため離す距離Ｌは２０μｍ以下がよ
い。

【００３８】このポリイミド膜７の形成と同時に、コレ
クタ・エミッタ間の耐圧を出すためにチップのエッジに
設けた耐圧構造部３（エッジターミネーションの部分）
にも、このポリイミド膜をパッシベーション膜（保護
膜）として残るようにする。これについては後述の図４
で説明する。

【００３９】図３は、この発明の第２実施例の半導体装
置の図１（ｂ）に相当する要部平面図である。ポリイミ
ド膜７ａがｎエミッタ領域５を取り囲むように形成され
ている点が図１（ｂ）と異なる。またＡ−Ａ線で切断し
た要部断面図は図２と同一である。

【００４０】図４は、この発明の第３実施例で、ＩＧＢ
Ｔチップの耐圧構造部の要部断面図である。耐圧構造部
３は、ガードリングと呼ばれるリング状のｐ領域３１を
設け、そのｐ領域３１上にＡｌ−Ｓｉ膜などの金属膜３
３、その上に電圧分担を良くするために、抵抗性のａ−
Ｓｉ膜３４を設けている。さらに、その上に、パッシベ
ーション膜としてポリイミド膜７ｂにて全体を覆ってい
る。このポリイミド膜７ｂがないと、高電圧が素子のコ
レクタ・エミッタ間に印加されたとき、耐圧構造部にて
放電を起こす場合がある。このポリイミド膜７ａは図２
のポリイミド膜７と同一材料で同時に形成される。この
ように、図２のポリイミド膜７と、図４の耐圧構造部３
のポリイミド膜７ａを同時の塗布、フォトリソグラフィ
およびエッチング工程にて行うことにより、プロセスの
短縮、効率化が図れる。また、図中の３５はチップ終端
部に形成されるｐ領域である。

【００４１】つぎに、ＩＧＢＴセルに加わる応力につい
て説明する。ＩＧＢＴチップ１に加圧する圧力は、平均
的には約２８０×９．８Ｎ（ニュートン：１ｋｇｆ＝
９．８Ｎ）である。ポリイミド膜７で形成されたゲート
台座構造を用いない場合、チャネル領域６および直下に
チャネル領域６を形成しないゲート電極１５への加圧力
は、１．２×９．８Ｎ／ｃｍ²（＝２８０×９．８Ｎ÷
２．３ｃｍ²）である。一方、ゲート台座構造を用いた
場合、直下にチャネル領域６を形成しないゲート電極１
５への加圧力は、４．０×９．８Ｎ／ｃｍ²と上昇する
が、チャネル領域６を形成する箇所は加圧されないため
に、この加圧力の影響は殆どない。この加圧力の遮断電
流に対する影響について、つぎに説明する。

【００４２】図５は、加圧力と遮断電流の相関（ＴJ ＝
１２５℃）を示す図である。横軸には加圧力（任意単
位）を、縦軸には遮断電流値を定格電流値で割った値を
取ってある。加圧力を増加させるとあるポイントで急激
に電流の遮断能力が落ち、低い電流で破壊に至ることが
ある。この発明のゲート台座を設けたもの（チャネル領
域から離す距離Ｌ＝５μｍ）では、さらに加圧力を増加
させても定格電流の４倍の電流値を遮断でき、加圧力に
対して非常に安定な電流遮断能力を持つことが示され
た。また一点鎖線は従来のエミッタ台座を設けた場合
で、加圧力を増加させると、ゲート台座なしよりは高い
ポイントで、やはり急激に電流の遮断能力が低下する。

【００４３】また、図６に、この発明のゲート台座のチ
ャネル領域の端からの距離ＬとＳｉ表面のおける応力の
関係をシミュレーションした結果を示す。横軸にはゲー
ト台座のチャネル領域の端からの距離Ｌを、縦軸には、
Ｓｉ表面のおける応力（任意単位）を示す。ＩＧＢＴチ
ップ全体への加圧力は、平均的な加圧力である２８０×
９．８Ｎ、５６０×９．８Ｎおよび８４０×９．８Ｎと
した。いずれの場合も、チャネル領域の端からの距離Ｌ
が５μｍ以下で、チャネル領域への影響が顕著になり始
める。この結果より、ゲート台座は、チャネル領域から
少なくとも５μｍ以上離れていることで、チャネル領域
への応力の影響をなくすことができる。前記したよう
に、図５のゲート台座ありはチャネル領域の端からの距
離Ｌを５μｍとったものであり、加圧力に対して非常に
安定な電流遮断能力を持つことができる。

【００４４】つぎに、図２の半導体装置の製造方法につ
いて概略を説明する。図７は、この発明の第４実施例
で、半導体装置の製造工程において、同図（ａ）から同
図（ｃ）に工程順に示した製造工程断面図である。

【００４５】同図（ａ）において、ｎ形半導体基板を用
いて、ｐウエル領域１３、ｎエミッタ領域５、ｐコレク
タ領域１１を形成する。ｐウエル領域１３とｐコレクタ
領域に挟まれた領域がｎベース領域９である。ｎベース
領域９上、ｎベース領域９とｎエミッタ領域５に挟まれ
たｐウエル領域１３上にゲート酸化膜１６を介して、ゲ
ート電極１５を形成し、ゲート電極１５上に層間絶縁膜
２１を形成する。２２はコレクタ電極である。

【００４６】同図（ｂ）において、ｎエミッタ領域５
上、ｐウエル領域１３のコンタクト部ホール８および層
間絶縁膜２１上に第１層目のエミッタ電極１７を形成す
る。つぎに、第１層目のエミッタ電極１７上にポリイミ
ド膜を被覆し、チャネル領域６を形成しない箇所のゲー
ト電極１５上の第１層目のエミッタ電極１７上に形成さ
れたポリイミド膜７を残してゲート台座とし、チャネル
領域６を形成する箇所およびその他の箇所のポリイミド
膜を除去する。このとき、図示しない耐圧構造部上のポ
リイミド膜（図４の７ｂ）を残す。

【００４７】同図（ｃ）において、第１層目のエミッタ
電極１７表面およびポリイミド膜７表面に第２層目のエ
ミッタ電極１９を形成し、第１層目のエミッタ電極１７
と第２層目のエミッタ電極１９をオーミック接触させ
る。

【００４８】図１１は、図２で示したＩＧＢＴのゲート
ランナー部分の要部断面図である。ゲートランナー４１
とコンタクト端子体２０の間の距離Ｄは、図１５（ｃ）
と比べて大きくなっており、ゲート・エミッタ間の絶縁
耐圧は、図１５（ｃ）に比べて確保しやすい。しかし、
ポリイミド膜４２にピンホールが開いていると、この絶
縁耐圧の確保は困難となる。それを解決する方法をつぎ
に説明する。

【００４９】図１２は、この発明の第５実施例で、ＩＧ
ＢＴのゲートランナー部分の要部断面図である。同図は
図１１に相当した図である。また、試作に用いた素子
は、前記と同じで、２１．５ｍｍ×２１．５ｍｍであ
る。

【００５０】同図において、ゲートランナー部分はｐウ
エル領域１３の表面層にはｎエミッタ領域を形成しな
い。ｐウエル領域１３上にゲート酸化膜１６を介してゲ
ート電極１５を形成し、ゲート電極１５上を被覆する層
間絶縁膜２１に、貫通孔４６（コンタクトホール）を開
け、この貫通孔４６上と、この貫通孔４６近傍の層間絶
縁膜２１上にゲートランナー４１を形成する。このゲー
トランナー４１上に１層目のポリイミド膜４２を膜厚５
μｍで塗布する。１層目のポリイミド膜４２を選定した
理由および５μｍとした理由は前記した通りである。そ
の後、フォトリソグラフィ、エッチング工程により、直
上に加圧するためのコンタクト端子体２０の加圧部分相
当する領域において、直下にチャネル領域を持つエミッ
タ電極部分は、ポリイミド膜を除去し、一方で、直下に
チャネル領域を持たないゲート電極上のエミッタ電極部
分の一部にはポリイミド膜７を残す。残すポリイミド膜
７は、幅４０μｍ、長さ７００μｍ程度のものが、加圧
部分のＩＧＢＴチップのセル本数に対応して２０００本
ある。

【００５１】ゲートランナー４１（前記のゲート金属配
線のこと）上にも１層目のポリイミド膜４２を残し、ゲ
ートランナー４１を覆う。この１層目のポリイミド膜４
２の形成と同時に、前記したように、コレクタ・エミッ
タ間の耐圧を出すために、図示しないＩＧＢＴチップの
エッジに設けたエッジターミネーション部分にもポリイ
ミド膜が残るようにしている。このポリイミド膜が、エ
ッジターミネーション部分のパッシベーション膜（保護
膜）としての役割も果たしている。

【００５２】この工程を経た後、表面上に第２層目のエ
ミッタ電極１９として、Ａｌ・Ｓｉ膜を５μｍ蒸着し、
ゲートランナー４１部分の第２層目のエミッタ電極１９
を除去する。この蒸着で、ポリイミド膜を除去した部分
（直下にチャネル領域を持つエミッタ電極部分も含む）
の第１層目のエミッタ電極１７と第２層目のエミッタ電
極１９はオーミック接続される。また、直下にチャネル
領域を持たないゲート電極１５上に形成された第２層目
のエミッタ電極１９部分の表面高さは、ポリイミド膜７
の膜厚分ゲタをはいた形となり、他の部分より５μｍ程
度高くる。

【００５３】この工程を経た後、その表面上に、２層目
のポリイミド膜４３を塗布する。その後、フォトリソグ
ラフィ、エッチング工程により、エミッタ電極加圧部分
の２層目のポリイミド膜４３は除去する。

【００５４】ゲートランナー４１部分には、２層のポリ
イミド膜４３が形成され、また、同時に、図示しないエ
ッジターミネーション部分にも２層のポリイミド膜４３
が形成され、放電などに対する耐量が向上する。

【００５５】また、ゲートランナー４１部分のポリイミ
ド膜を２層とすることで、ピンホールやステップカバレ
ージ不足（段差切れ）によるゲート・エミッタ間の絶縁
耐量不足を防止できる。

【００５６】しかし、この実施例の場合、Ｃ部に示すよ
うに、ゲートランナー４１上に設けた２層目のポリイミ
ド膜４３とコンタクト端子体２０の間に殆ど隙間がな
く、ゲートランナー４１部分に加圧力が加わったり、ま
た、素子にパワーサイクルが課せられると、表面が擦れ
て、２層目のポリイミド膜４３が削られ、ゲート・エミ
ッタ間の絶縁耐圧が低下する恐れがある。この擦れを防
止するための実施例をつぎに説明する。

【００５７】図１３は、この発明の第６実施例で、ＩＧ
ＢＴのゲートランナー部分の要部断面図である。図１２
との違いは、第３層目のエミッタ電極４４を形成した点
である。この第３層目のエミッタ電極４４を形成したこ
とで、ゲートランナー４１部分の２層目のポリイミド膜
４３の表面とコンタクト端子体２０との間に隙間を確保
することができる。そのため、ゲートランナー４１部分
に加圧力が加わることがなくなり、また、パワーサイク
ルが課せられても、ゲートランナー４１部分の２層目の
ポリイミド４３の表面が擦れることがなくなり、安定し
て、ゲート・エミッタ間の絶縁耐量を確保できる。ま
た、隙間が確保されるために、接触面が平坦なコンタク
ト端子体２０で加圧することが可能となる。

【００５８】図１４は、この発明の第７実施例で、ＩＧ
ＢＴのゲートランナー部分の要部断面図である。図１３
との違いは、第２層目のエミッタ電極１９を形成した後
で、第２層目のポリイミド膜４３を形成する点である。
こうすると、第２層目のエミッタ電極１９と第３層目の
エミッタ電極４４の間のポリイミド膜７は、２層目のポ
リイミド膜４３と同時に形成する。効果は図１２の場合
と同じである。

【００５９】また、平坦なコンタクト端子体２０で加圧
した場合、図１１のようにポリイミド膜が１層の場合に
は、１チップ当たり２８０ｋｇｆ（２８０×９．８Ｎ）
の加圧力で、ゲートランナー部分でのゲート・エミッタ
間の絶縁耐圧不良が２〜３％発生する。これを２層にす
ると、１チップ当たり２倍の５６０ｋｇｆ（５６０×
９．８Ｎ）の加圧力を加えても、絶縁耐圧不良は全く発
生しない。

【００６０】また、平坦なコンタクイト端子体を使用で
きるために、加圧接触面積を広くでき、熱抵抗を低下さ
せることができる。さらに、エミッタ電極の厚さを厚く
することで、偏加圧や衝撃力に対する耐量が向上し、ま
た、異物を噛み込んだ場合の耐量も向上できる。

【００６１】また、第２層目および第３層目のエミッタ
電極の厚みがそれぞれ５μｍ程度であるので、フォトリ
ソグラフィ工程におけるレジスト膜の段差切れがなくな
り、またエッチング時間が長くなることによるポリイミ
ド膜へのダメージを回避できる。

【００６２】前記の実施例では、ゲートランナー上のポ
リイミド膜の層数が２層であったが、さらに層数を増や
してもよい。また、エミッタ電極の層数が３層までの例
で説明したが、さらに層数を増やしても構わない。

【００６３】

【発明の効果】この発明によれば、チャネル形成以外の
箇所にゲート台座を設けることで、ＭＯＳデバイスのチ
ャネル部分への応力を緩和でき、スイッチング特性への
影響を極力抑えることができる。

【００６４】また、デバイスの実機での使用に際して
は、偏加圧や機械的衝撃、熱応力の影響などにより単位
面積当たりの圧力の増大が考えられるが、この発明よ
り、より高い加圧力耐量が得られ、信頼性の高いＭＯＳ
デバイスを提供できる。

【００６５】また、直下にチャネル領域をもたないエミ
ッタ電極上に残すポリイミド膜と、エッジターミネーシ
ョン部分に残すポリイミド膜を同時の塗布、フォトグラ
フィ、エッチング工程にて行うことにより、プロセスの
短縮、効率化が図れる。また、ゲートランナー部分のポ
リイミド膜を２層にすることで、ゲート・エミッタ間の
絶縁耐量の確保ができる。

【００６６】また、エミッタ電極を３層にすることで、
ゲートランナー部分のポリイミド膜とコンタクト端子体
の間に隙間を設けることができて、このポリイミド膜が
コンタクト端子体によって、擦れることがなく、また、
ゲートランナー部分が加圧されることもなくなり、その
結果、ゲート・エミッタ間の絶縁耐量低下を防止するで
きる。

【図面の簡単な説明】

【図１】この発明の第１実施例の半導体装置で、（ａ）
はＩＧＢＴチップの要部平面図、（ｂ）は（ａ）のＡ部
拡大図

【図２】図１（ｂ）のＡ−Ａ線で切断したＩＧＢＴセル
部の要部断面図

【図３】この発明の第２実施例の半導体装置の図１
（ｂ）に相当する要部平面図

【図４】この発明の第３実施例で、ＩＧＢＴチップの耐
圧構造部の要部断面図

【図５】加圧力と遮断電流の相関（ＴJ ＝１２５℃）を
示す図

【図６】この発明のゲート台座のチャネル領域の端から
の距離ＬとＳｉ表面のおける応力の関係をシミュレーシ
ョンした結果を示す図

【図７】この発明の第４実施例で、半導体装置の製造工
程において、（ａ）から（ｃ）に工程順に示した製造工
程断面図

【図８】従来の加圧接触型ＩＧＢＴの構造例を示す図

【図９】従来のＩＧＢＴチップで、（ａ）は集電極型Ｉ
ＧＢＴチップの要部平面図、（ｂ）はエミッタ台座構造
のＩＧＢＴチップの要部平面図

【図１０】エミッタ台座構造のＩＧＢＴセルの要部断面
図

【図１１】図２のＩＧＢＴのゲートランナー部分の要部
断面図

【図１２】この発明の第５実施例で、ＩＧＢＴのゲート
ランナー部分の要部断面図

【図１３】この発明の第６実施例で、ＩＧＢＴのゲート
ランナー部分の要部断面図

【図１４】この発明の第７実施例で、ＩＧＢＴのゲート
ランナー部分の要部断面図

【図１５】従来のＩＧＢＴチップを示し、（ａ）は要部
平面図、（ｂ）は（ａ）のＢ部拡大図、（ｃ）は（ｂ）
のＸ−Ｘ線で切断した要部断面図

【符号の説明】１ＩＧＢＴチップ２ゲートパッド３耐圧構造部４加圧領域５ｎエミッタ領域６チャネル領域７ポリイミド膜（ゲート台座）７ａポリイミド膜８コンタクトホール９ｎベース領域１１ｐコレクタ領域１３ｐウエル領域１５ゲート電極１６ゲート酸化膜１７第１層目のエミッタ電極１９第２層目のエミッタ電極２０コンタクト端子体２１層間絶縁膜２２コレクタ電極３１、３５ｐ領域３２酸化膜３３金属膜３４ａ−Ｓｉ膜４１ゲートランナー４２１層目のポリイミド膜４３２層目のポリイミド膜４４第３層目のエミッタ電極４６貫通孔Ｌチャネル領域の端から離した距離Ｈポリイミド膜の厚さＷポリイミド膜の幅Ｄゲートランナーとコンタクト端子体の間の距離

Claims

【特許請求の範囲】

【請求項１】第１の主面にエミッタ電極とゲート電極、
第２の主面にコレクタ電極を有するＭＯＳ制御型半導体
チップを、加圧接触構造の平形パッケージに収納した加
圧接触型の半導体装置において、ゲート電極上にも絶縁
膜を介してエミッタ電極を被覆し、ゲート電極はその直
下にチャネル領域が形成される第１の箇所と、チャネル
領域が形成されない第２の箇所を有し、第１の箇所の上
方のエミッタ電極の表面高さより第２の箇所の上方のエ
ミッタ電極の表面高さが高いことを特徴とする半導体装
置。
【請求項２】前記第２の箇所の上方のエミッタ電極が外
部接続端子体と加圧接触することを特徴とする請求項１
に記載の半導体装置。
【請求項３】前記エミッタ電極を２層構造とし、前記チ
ャネル領域が形成されない箇所のゲート電極上の第１層
目のエミッタ電極と第２層目のエミッタ電極との間に厚
膜を選択的に形成することを特徴とする請求項１に記載
の半導体装置。
【請求項４】前記厚膜の厚さが３μｍ以上で１０μｍ以
下とすることを特徴とする請求項３に記載の半導体装
置。
【請求項５】前記厚膜がポリイミド膜であることを特徴
とする請求項３に記載の半導体装置。
【請求項６】前記厚膜が前記半導体チップの耐圧構造部
に形成される保護膜と同一であることを特徴とする請求
項３に記載の半導体装置。
【請求項７】前記厚膜が前記チャネル領域から５μｍ以
上で２０μｍ以下離れて形成されることを特徴とする請
求項３に記載の半導体装置。
【請求項８】第１の主面にエミッタ電極とゲート電極、
第２の主面にコレクタ電極を有するＭＯＳ制御型半導体
チップを、加圧接触構造の平形パッケージに収納した加
圧接触型の半導体装置において、第１の主面にゲート電
極を形成する工程と、ゲート電極上に層間絶縁膜を介し
て第１層目のエミッタ電極を形成する工程と、直下にチ
ャネル領域が形成されないゲート電極上方の第１層目の
エミッタ電極上に厚膜を形成する工程と、該厚膜上およ
び第１層目のエミッタ電極上に、第２層目のエミッタ電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
【請求項９】前記厚膜と、前記半導体チップの耐圧構造
部を被覆する保護膜とが同時に形成されることを特徴と
する請求項８に記載の半導体装置の製造方法。
【請求項１０】第１の主面にエミッタ電極とゲート電
極、第２の主面にコレクタ電極とゲート金属配線（ゲー
トランナー）を有するＭＯＳ制御型半導体チップを、加
圧接触構造の平形パッケージに収納した加圧接触型の半
導体装置において、ゲート電極上にも絶縁膜を介してエ
ミッタ電極を被覆し、ゲート電極はその直下にチャネル
領域が形成される第１の箇所と、チャネル領域が形成さ
れない第２の箇所を有し、第２の箇所の上方のエミッタ
電極の表面高さが、第１の箇所の上方のエミッタ電極の
表面高さより高くし、ゲート金属配線を２層以上の絶縁
物からなる複数層の第１厚膜で被覆し、該第１厚膜の表
面高さを、第２の箇所の上方のエミッタ電極の表面高さ
と同等にするか、もしくは第２の箇所の上方のエミッタ
電極の表面高さより低くすることを特徴とする半導体装
置。
【請求項１１】前記第１厚膜の１層分の厚さが３μｍ以
上で１０μｍ以下とすることを特徴とする請求項１０に
記載の半導体装置。
【請求項１２】前記第１膜厚がポリイミド膜であること
を特徴とする請求項１０に記載の半導体装置。
【請求項１３】前記エミッタ電極を２層以上の複数層構
造とし、前記第２の箇所の上方の最上層のエミッタ電極
と、最下層のエミッタ電極との間のいずれかの層間に第
２厚膜を選択的に形成し、且つ、第１厚膜の層数を、エ
ミッタ電極の層数と同等とするか、もしくはエミッタ電
極の層数より少なくすることを特徴とする請求項１０に
記載の半導体装置。
【請求項１４】前記第２厚膜の厚さが３μｍ以上で１０
μｍ以下とすることを特徴とする請求項１３に記載の半
導体装置。
【請求項１５】前記第２厚膜がポリイミド膜であること
を特徴とする請求項１３に記載の半導体装置。