JP4157001B2 - マルチチップ圧接型半導体装置 - Google Patents

Description

本発明は、圧接型半導体装置に関し、特に複数の半導体チップを含むマルチチップ圧接型半導体装置に関する。

電力制御用半導体装置の一つとして、MOSゲート駆動型スイッチングデバイスであるＩＧＢＴは広く用いられているが、その特性を十分に生かすものとしてＦＲＤ混載型ＩＧＢＴがマルチチップ圧接型半導体装置の一例として知られている。

このマルチチップ圧接型半導体装置は、ＩＧＢＴチップとフリーホイールダイオード（ファースト・リカバリー・ダイオード：ＦＲＤ）を配設した後に電極板間に圧力をかけることにより、両者の電極間を逆並列に接続して定格値を向上させた半導体装置である。

この半導体装置について詳述すると、複数のチップの各終端部に合成樹脂製のチップフレームを装着し、各チップを互いにそのチップフレームに接するように同一平面に配列し、これらの両面側に第１の電極板および第２の電極板を配置し、これらの電極板にチップ方向に圧力をかけて各チップの電極に圧接固定することによりロスのない電気的接続を図っている。

図８は、マルチチップ圧接型半導体装置内の円盤状熱緩衝板１０８上に配設されたチップ配置を示す模式図である。同図において、各区画はＩＧＢＴチップおよびＦＲＤチップを表しているが、後述するようなホルダが取り付けられた状態を表している。

図８に示された従来の装置のチップ配置は、ＩＧＢＴのみ通電時とダイオードのみ通電時の発熱バランスを取る目的で、ＩＧＢＴチップとＦＲＤチップは極力分散して円盤状熱緩衝板１０８内に収める様に設置されている。

この場合、ＩＧＢＴチップとＦＲＤチップの数量および配置は必要な定格に応じて任意に選択することができるが、一装置内のチップ数量配分は、装置としての電流遮断能力を上げる為、通常ＩＧＢＴチップの数はＦＲＤチップの数よりも多く設けられる。

ここでは逆導通ＩＧＢＴ装置は２１個の配置区画を有しており、そのうち１３個はＩＧＢＴチップ、８個はＦＲＤチップが配設されている。チップ配設位置に対しては図中左上より右方向に、右端に達したら次の行の左端から次の番号になるように番号が順次付与されている。この例では、チップ番号１，３，４，６，８，９，１１，１３，１４，１６，１８，１９，２１は計１３個のＩＧＢＴチップ、網掛けで示されたチップ番号２，５，７，１０，１２，１５，１７，２０は計８個のＦＲＤチップとなっており、行方向に着目すると各行でＩＧＢＴチップとＦＲＤチップが交互に配列されていることがわかる。

図９は図８中のＡ−Ａ’線に沿った断面構造図である。ＩＧＢＴチップ１０１およびＦＲＤチップ１０２はそれぞれ分離型熱緩衝板１０３上に搭載されている。この状態でＩＧＢＴチップの上面にはコレクタ電極が、ＦＲＤチップ１０２の上面にはカソード電極が設けられている。また、各チップの側方終端部には、チップ間耐圧を得る為のプラスチック製ホルダ１０４がはめ込まれ、これによりチップを正規位置に位置決めしている。各熱緩衝板１０３の下には、この熱緩衝板１０３に対応した凸形状をなすエミッタ電極ポスト部１０５Ａを有する下電極板１０５が配設される。エミッタ電極ポスト部間の空間にはＩＧＢＴチップ１０１のゲート電極への制御電圧配線用のゲート基板１０６が配設され、その上にはチップ固定用の樹脂部材１０７が配設されている。なお、図９では、簡便のため、ゲート基板１０６とチップゲートパッドへの接続部分は図示を省略してある。

各チップ１０１，１０２の上側には、例えばモリブデンなどの熱緩衝板１０８および上部電極板１０９が配設されている。熱緩衝板１０８はＩＧＢＴチップ１０１のコレクタ側とＦＲＤチップ１０２のカソード側とに接してこれらを共通接続する。

そして、上部電極板と下部電極板は圧縮ばねを挟んでねじ締めすることにより、チップ方向に圧力がかけられる。これにより、各チップの電極が効率的に接続されるとともに、放熱が行われる。
特許第３２５６６３６号公報 特開平第２００３−７９６８号公報

前述したように、このような圧接型半導体装置では、装置としての電流遮断能力を上げる為、通常ＩＧＢＴチップの数はＦＲＤチップの数よりも多く設けられる。このため、一装置内のＦＲＤチップ数がＩＧＢＴチップ数より少ないことから、同じ大きさの電流を導通させる場合、ＩＧＢＴチップの発熱量よりもＦＲＤチップの発熱量が大きくなる。しかし、安全上の観点から、半導体装置が保証する電流遮断能力に対して十分にマージンを持たせる必要上、ＩＧＢＴチップ数量を減少させることは困難であるので、半導体装置の扱える電力容量は、主にFRＤチップの熱抵抗により律速されてしまうという問題がある。

本発明は、このような問題を解決するもので、一装置内のFRＤチップの数量が同じ場合でも、装置の電力容量を増大させることのできるマルチチップ圧接型半導体装置を提供することを目的とする。

また、FRＤチップを圧接する金属ポストを新規な形状とする事により、装置の電力容量を増大することを目的とするものである。

本発明の実施の一形態によれば、一方向に流れる電流を制御する複数の能動素子チップと、前記能動素子チップの電流通過方向とは逆方向に電流を通過させる複数のダイオードチップを配設し、前記能動素子チップおよび前記ダイオードチップの電極板を上下から圧接してなる逆導通型のマルチチップ圧接型半導体装置において、前記ダイオードチップは、チップ配設領域のうちチップの少なくとも１辺に隣接する他のチップが存在しない最外周チップ位置の全部、及び前記最外周チップ位置に囲まれた内部の配置位置に配設され、前記内部の配置位置に配設されるダイオードチップは、チップの辺と頂点の少なくとも一方に隣接して存在する他のチップの総数が少ない位置の順に配設されたことを特徴とする。

本発明の他の実施の形態によれば、一方向に流れる電流を制御する複数の能動素子チップと、前記能動素子チップの電流通過方向とは逆方向に電流を通過させる複数のダイオードチップを配設し、前記能動素子チップおよび前記ダイオードチップの電極板を上下から圧接してなる逆導通型のマルチチップ圧接型半導体装置において、チップ配設領域のうちチップの少なくとも１辺に隣接する他のチップが存在しない最外周チップ位置に、前記能動素子チップと前記ダイオードチップとが混在して配設され、前記最外周におけるダイオードチップの配設は、チップの辺と頂点の少なくとも一方に隣接して存在する他のチップの総数が少ない位置の順に配設され、前記最外周チップ位置に囲まれた内部の配置位置には、前記能動素子チップのみが配設されることを特徴とする。

一方向に流れる電流を制御する複数の能動素子チップと、前記能動素子チップの電流通過方向とは逆方向に電流を通過させる複数のダイオードチップを配設し、前記能動素子チップおよび前記ダイオードチップの電極板を上下から圧接してなる逆導通型のマルチチップ圧接型半導体装置において、前記ダイオードチップは、チップ配設領域のうちチップの少なくとも１辺に隣接する他のチップが存在しない最外周チップ位置の全部、及び前記最外周チップ位置に囲まれた内部の配置位置に配設され、前記内部の配置位置に配設されるダイオードチップは、チップの辺と頂点の少なくとも一方に隣接して存在する他のチップの総数が少ない位置の順に配設され、あるいは、同様のマルチチップ圧接形半導体装置において、チップ配設領域のうちチップの少なくとも１辺に隣接する他のチップが存在しない最外周チップ位置に、前記能動素子チップと前記ダイオードチップとが混在して配設され、前記最外周におけるダイオードチップの配設は、チップの辺と頂点の少なくとも一方に隣接して存在する他のチップの総数が少ない位置の順に配設され、前記最外周チップ位置に囲まれた内部の配置位置には、前記能動素子チップのみが配設されることにより、放熱効率を向上させることが可能となり、装置で扱える電力容量を従来より増大させることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

（１）第１の実施の形態
本発明の第１の実施の形態を、マルチチップ型逆導通ＩＧＢＴ装置を例にとって説明する。

この実施の形態においては、放熱効率の高い周辺位置から順次配置するようにしている。具体的には周囲８つの方向におけるチップの隣接状況を見て、隣接するチップがない方向の多い順に配設することとしている。

図１は本実施の形態によるチップ配置の様子を示す平面図であり、従来技術を示す図と同様に２１個の配置区画を有している。図１においては、各配置区画に対し、アルファベットＡ〜Ｄが示されており、Ａグループ（位置１，３，４，８，１４，１８，１９，２１）、Ｂグループ（位置２，９，１３，２０）、Ｃグループ（位置５，７，１５，１７）、Ｄグループ（位置６，１０，１１，１２，１６）であり、これは放熱効率の高い順を表している。

したがって、この実施の態様においてはＡグループに計８個のダイオードを配設し、Ｂ、Ｃ、Ｄグループに計１３個ＩＧＢＴを配設することで、従来例と同じ個数でありながら、ダイオードの効率的な放熱を図って取り扱い電力容量を増大させることができる。

放熱効率について以下詳述する。放熱効率は着目している配置区画に隣接した区画に他のチップが存在すると放熱が妨げられ、あるいは当該他のチップからの発熱の影響を受けることが考慮されるべきである。例えば、当該チップに対し、他のチップが辺で隣接する場合は１点、頂点（コーナ部）で対角線方向で隣接する場合を０．５点として満点の６点から減じるようにすれば、周囲８方向に全くチップがない場合は６点、周囲８方向にすべてチップが存在する場合０点となり、数値が高いほど放熱効率が高いことを示す指標となる。

図２は当該チップと隣接チップとの配置関係の代表的な種々の態様を示す模式図であり、こに示されたものと鏡像関係、回転関係にあるものも放熱効率の観点からは全く等価である。

図２（１）から図２（１６）までの配置関係の態様の説明と放熱効率は次のとおりである。

図２（１）は１頂点で隣接する場合で放熱効率５．５、図２（２）は１辺で隣接する場合で放熱効率５、図２（３）は１辺１頂点で隣接する場合で放熱効率４．５、図２（４）および（５）は２辺で隣接する場合で放熱効率４、図２（６）は１辺２頂点で隣接する場合で放熱効率４、図２（７）は２辺１頂点で隣接する場合で放熱効率３．５、図２（８）は３辺で隣接する場合で放熱効率３、図２（９）は２辺２頂点で隣接する場合で放熱効率３、図２（１０）は３辺１頂点で隣接する場合で放熱効率２．５、図２（１１）は３辺２頂点で隣接する場合で放熱効率２、図２（１２）は３辺３頂点で隣接する場合で放熱効率１．５、図２（１３）は４辺２頂点で隣接する場合で放熱効率１、図２（１４）は３辺４頂点で隣接する場合で放熱効率１、図２（１５）は４辺３頂点で隣接する場合で放熱効率０．５、図２（１６）は４辺４頂点で隣接する場合で放熱効率０である。

したがって、図１におけるＡは図２（９）の２辺２頂点で隣接する場合に該当し、放熱効率３、Ｂは図２（１１）の３辺２頂点で隣接する場合に該当し、放熱効率２、Ｃは図２（１５）の４辺３頂点で隣接する場合に該当し放熱効率０．５、Ｄは図２（１６）の４辺４頂点で隣接する場合に該当し、放熱効率０となる。

また、ダイオードの配置にあたっては、放熱効率の高い順に配置する。したがって、Ａグループ位置にダイオードを全部配置してもまだダイオードが残る場合には次のグループにダイオードを配置する。以下同様に行う。

また、ダイオードの配置は、装置全体として対称性の高い配置にする必要がある。したがって、あるグループにＦＲＤの数が満たない場合は、そのグループの位置内でほぼ均等に配置する。このためには、配設されたすべてのダイオードチップを上方から見た平面上の重心位置が半導体装置全体の平面上の重心位置にほぼ一致するようにダイオードチップを配設することが好ましい。

一例を挙げれば、ダイオードの個数が６個の場合、Ａグループの８区画の全部は埋まらない。したがって、区画１、３、１９、２０にまず配置した場合、残りの２個の配置はこれらの平面上の重心位置が半導体装置全体の平面上の重心位置とほぼ一致するよう、区画４と１８、あるいは区画８と１４のいずれかの組み合わせが選択されることになる。

また、ダイオードの個数が１０個の場合、Ａグループの８個の区画は全部埋まるので、次の４つのＢグループの区画の内２個に配置か行われるが、同様にダイオードの重心位置を半導体装置の重心位置に一致させるよう、区画２と２０の組み合わせか、区画９と１３の組み合わせのいずれかが選択される。

このように、放熱効率を考慮すると、配置領域中の最外周位置にまずダイオードが配置されるため、最外周位置が全部埋まった後は内部位置に前述したような順位でダイオードが配設され、最外周位置に能動素子とダイオードが混在しているときには、ダイオードの配設は前述したような順位で行われることになる。

（２）第２の実施の形態
図３は本発明にかかる半導体装置の第２の実施の形態を示す平面図であって、図１と同様に熱緩衝板２０８と各チップの区画との関係を示している。

この実施の形態では、一例として全部で１９の配置区画を示しており、各行の配置個数は１行から５行にかけて３，４，５，４，３となっており、隣接行における横方向ピッチはチップ半分ずつずれたオフセット状態に配置されている。

この実施の形態でも、第１の実施の形態で説明したように、着目配置区画に隣接する他のチップの辺の長さを指標として放熱効率が求められるため、図３に示すように、放熱効率の高い順にＡ、Ｂ、Ｃ、Ｄに区分される。

これらの配置区画は第１の実施の形態と同様、放熱効率の高い順でかつ同じ放熱効率のグループ内ではダイオードの重心位置が装置の重心位置に近くなるようにダイオードが配置される。

例えば、図３においてダイオードチップが８個、ＩＧＢＴチップが１１個の場合を考えると、放熱効率の最も良いＡグループの配置区画数は６であるので、まずこのグループの配置区画を全部埋めた後、残りの２個を４つあるＢグループの配置区画に配置する。この場合、第１の実施の形態で説明したのと同様に、対称性を確保するため、区画４と１６あるいは区画７と１３のいずれかの組が選択される。

なお、図３においては、１行ごとに半ピッチずれているが、９０度回転した場合には１列ごとに半ピッチずれることになり、これらは等価である。

以上の第１および第２の実施の形態では、各区画がすべて正方形として考えているが、長方形となっていても良く、その場合、辺の長さに応じた係数をかけて放熱効率を求めることができる。

このように、当該チップの周囲での他のチップの配置状況から放熱効率の高い順にダイオードを配置することにより、ダイオードの放熱効率を向上させることが可能となり、装置で扱える電力容量を従来より増大させることが可能となる。

なお、ここで説明した実施の形態においては、全部の隣接行でオフセット状態となっているが、少なくとも１組の隣接行でオフセット状態となっていても良い。

（３）第３の実施の形態
図４は本発明の第２の実施の形態にかかるマルチチップ型逆導通ＩＧＢＴ装置の断面図であって図１のＢ−Ｂ’線に沿った断面を示している。この部分はチップ番号１および３はFRＤチップ２０２、チップ番号２はＩＧＢＴチップ２０１となっている。これらのＩＧＢＴチップ２０１およびＦＲＤチップ２０２はそれぞれ分離型熱緩衝板２０３上に搭載されている。ＩＧＢＴチップ２０１の上面にはコレクタ電極が、ＦＲＤチップ２０２の上面にはカソード電極が設けられている。また、各チップの側方終端部には、チップ間耐圧を得る為のプラスチック製ホルダ２０４がはめ込まれ、これによりチップを正規位置に位置決めしている。

各熱緩衝板２０３の下には、この熱緩衝板２０３に対応した凸形状をなすエミッタ電極ポスト部２０５Ａおよび２０５Ｂを有する下電極板２０５が配設される。図１に示した従来の構成と異なる点は、FRＤチップ２０２の下方に位置するポスト部２０５Ａの幅Ｗ２がＩＧＢＴチップの下方に位置するポスト部２０５Ｂの幅Ｗ１よりも広くなっている点である。すなわち、Ｗ２＞Ｗ１であり、これらの断面積もＳ２＞Ｓ１の関係となっている。

このような構造では、FRＤチップから下電極板２０５までの放熱経路面積が増大するため、ダイオードから外部電極までの熱抵抗が小さくなり、装置の許容電力容量を増大させることが可能となる。

エミッタ電極ポスト部間の空間にはＩＧＢＴチップ２０１のゲート電極への制御電圧配線用のゲート基板２０６が配設され、その上にはチップ固定用の樹脂部材２０７が配設され、各チップ２０１，２０２の上側には、例えばモリブデンなどの熱緩衝板２０８および上部電極板２０９が配設されている点、最終的に加圧を行って各部品間の良好な接続を得ている点などは従来例として示したマルチチップ圧接型半導体装置と同様である。

この実施の形態は図１に示した第１の実施の形態にかかるマルチチップ圧接型半導体装置に適用しているが、従来例の構成にかかるマルチチップ圧接型半導体装置にも同様に適用できる。

（４）実施例４
図５は本発明の第４の実施の形態にかかるマルチチップ圧接型半導体装置の構造を示す断面図であり、図８のＡ−Ａ’線に沿った断面を示している。

この実施の形態では図４に示した第２の実施の形態と比較して、各ポストの幅は一定であるが、FRＤチップを圧接する内部金属ポストの凸部の、少なくとも四辺中の一辺の高さを低くしている。このような構造は、その部分にはゲート基板を設けないようにすることで可能となる。

図５を参照して詳細に説明すると、下電極板２１０はＩＧＢＴチップ２０１の下方のポスト２１０Ａでは図中左側が高さＨ１で右側がこれより低い高さＨ２となっており、FRＤチップ２０２の下方のポスト２１０Ｂでは左側が高さＨ２で右側が高さＨ１となっている。したがって、これらのボスト間には深さＨ２の浅い凹部と深さＨ１の深い凹部が交互に形成されている。このような浅い凹部はＦＲＤ用のゲート配線基板を設けないようにすることで実現することができる。ＩＧＢＴへのゲート配線の接続は、他のゲート配線を利用して図示されていない領域で他のポスト等を用いて行うようにすれば良い。このような構造とすることにより、FRＤチップ２０２から電極２１０の外部までの熱の放熱経路が太くなり、ダイオードから外部電極までの熱抵抗が小さくなる為、第３の実施の形態と同様に、装置の許容電力容量を増大することが可能となる。

（５）第５の実施の形態
本発明の第５の実施の形態を、図１，図６、図７および図８を参照して説明する。

図１においては、区画１，３，４，８，１４，１８，１９，２１に位置する周辺のチップの一部が平面的には装置内の円盤状熱緩衝板２０８よりも突出し、熱緩衝板２０８には接触していない状態となっていることが示されている。

図６はＦＲＤチップ２０２、緩衝板２０３，チップ保護用樹脂部材２０４との関係を示す正面図である。なお、図６においては、便宜上図４および４における表示とは上下反転させてある。

発熱が起こるFRＤチップ２０２は、チップ周辺部の耐圧を得るための領域Ｌ１と電流導通に寄与する領域Ｌ２からなる。そして、周辺領域にはチップの周囲を保護するチップ保護用樹脂部材２０４がその周囲部に取り付けられている。放熱は主に電流導通に寄与するＬ２領域で行われ、実際、FRＤチップのアノード側はＬ２部分に接触する熱緩衝板となっている。したがって、チップ全長さ（２Ｌ１＋Ｌ２）のうち両端の各Ｌ１の長さ部分は放熱にあまり寄与していない。

従来は熱緩衝板２０８の周囲は緩衝板保持用の樹脂で取り囲まれ、該樹脂がチップ保持用樹脂２０７と固着されるため、従来構造のままでは熱緩衝板からチップをはみ出させる事はできなかったが、この実施の形態においては、図７に示されるように、熱緩衝板２０８の周囲部に取り付けられる保護用樹脂部材２１１の厚みを極力薄くするとともに、この保護用樹脂部材の内端まで熱緩衝板２０３の端部を近づけることにより、FRＤチップの一部を熱緩衝板２０８の範囲を超えて延出するようにしている。

以上の構造をとることにより、同一サイズの外囲器、あるいは、熱緩衝板の装置において、搭載するチップサイズを従来より大きくすることが可能となり、電流の導通面積を大きくすることが可能となって、装置全体の電力容量を増大する事が可能となる。

なお、このような周辺チップの一部が熱緩衝板の外方に延出するものは、ダイオードとＩＧＢＴのような電力制御用の能動素子と、逆方向への電流通過用のダイオードを混載した逆導通型のものに限らず、能動素子のみ、あるいはダイオードのみを搭載するものにおいては同様に適用できる。

本発明にかかるマルチチップ圧接型半導体装置の第１の実施の形態にかかるＩＧＢＴチップとFRＤチップの配設順を示す平面図である。 着目したチップとその隣接チップとの配置関係の代表的な種々の態様を示す模式図である。 本発明にかかるマルチチップ圧接型半導体装置の第２の実施の形態にかかるＩＧＢＴチップとFRＤチップの配設順を示す平面図である。 本発明の第３の実施の形態にかかるマルチチップ圧接型半導体装置の構造を示す断面図である。 本発明の第４の実施の形態にかかるマルチチップ圧接型半導体装置の構造を示す断面図である。 本発明の第５の実施の形態にかかるマルチチップ圧接型半導体装置の構造を示す断面図である。 ＦＲＤチップ２０２、緩衝板２０３，緩衝板２０８巻の位置関係を示す正面図である。 従来のマルチチップ圧接型半導体装置におけるＩＧＢＴチップとFRＤチップの配置の様子を示す平面図である。 図８におけるＡ−Ａ’断面を示す断面図である。

符号の説明

１０１，２０１ ＩＧＢＴチップ
１０２，２０２ FRＤチップ
１０３，２０３ 熱緩衝板
１０４、２０４ ホルダ
１０５，２０５、２１０ 下電極板
１０６，２０６ ゲート基板
１０７，２０７ チップ固定用樹脂部材
１０８，２０８ 熱緩衝板
１０９，２０９ 上電極板

Claims (6)

1. 一方向に流れる電流を制御する複数の能動素子チップと、前記能動素子チップの電流通過方向とは逆方向に電流を通過させる複数のダイオードチップを配設し、前記能動素子チップおよび前記ダイオードチップの電極板を上下から圧接してなる逆導通型のマルチチップ圧接型半導体装置において、
   前記ダイオードチップは、チップ配設領域のうちチップの少なくとも１辺に隣接する他のチップが存在しない最外周チップ位置の全部、及び前記最外周チップ位置に囲まれた内部の配置位置に配設され、
   前記内部の配置位置に配設されるダイオードチップは、チップの辺と頂点の少なくとも一方に隣接して存在する他のチップの総数が少ない位置の順に配設されたことを特徴とするマルチチップ圧接型半導体装置。
2. 一方向に流れる電流を制御する複数の能動素子チップと、前記能動素子チップの電流通過方向とは逆方向に電流を通過させる複数のダイオードチップを配設し、前記能動素子チップおよび前記ダイオードチップの電極板を上下から圧接してなる逆導通型のマルチチップ圧接型半導体装置において、
   チップ配設領域のうちチップの少なくとも１辺に隣接する他のチップが存在しない最外周チップ位置に、前記能動素子チップと前記ダイオードチップとが混在して配設され、
   前記最外周におけるダイオードチップの配設は、チップの辺と頂点の少なくとも一方に隣接して存在する他のチップの総数が少ない位置の順に配設され、
   前記最外周チップ位置に囲まれた内部の配置位置には、前記能動素子チップのみが配設されることを特徴とするマルチチップ圧接型半導体装置。
3. 配設されたすべてのダイオードチップを上方から見た平面上の重心位置が半導体装置全体の平面上の重心位置にほぼ一致するようにダイオードチップが配設されたことを特徴とする請求項１または２に記載のマルチチップ圧接型半導体装置。
4. 前記複数の能動素子チップと前記ダイオードチップとは、行、列いずれの方向にも隣接チップ辺がその全長で対向するようなマトリクス配置となっていることを特徴とする請求項１または２に記載のマルチチップ圧接型半導体装置。
5. 前記複数の能動素子チップと前記ダイオードチップとは、少なくとも一組の隣接する行あるいは列で半チップ分ずれるように配設されたことを特徴とする請求項１または２に記載のマルチチップ圧接型半導体装置。
6. 前記能動素子チップがＩＧＢＴチップ、ダイオードチップがFRＤチップであることを特徴とする請求項１または２に記載のマルチチップ圧接型半導体装置。

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