KR20000071326A - 반도체 장치와 그 제조 방법 - Google Patents

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KR20000071326A
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semiconductor
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가와하라도시미
마쓰끼히로히사
신마야수히로
요네다요시유끼
후까사와노리오
하마나까유조
나가시게겐이찌
호주미다까시
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본발명은 칩상의 최적위치에 외부 접속 단자가 되는 돌기 전극을 설치할 때에, 칩 면적의 감소 및 전기적 특성의 열화를 최소한으로 억제하는 것을 목적으로 한다. 반도체 기판과, 상기 반도체 기판내에 형성된 전자 회로와, 상기 전자 회로의 단자와 접속된 내부 배선층과, 상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어(via)와, 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과, 상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극과, 상기 반도체 기판 및 상기 돌기 전극의 측면을 밀봉하는 밀봉 수지를 가지는 반도체 장치에 의해 과제를 해결한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCTION OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이며, 특히 칩 사이즈 패키지(이하 CSP)구조를 가지는 반도체 장치와 그 제조 방법에 관한 것이다.
반도체 장치의 형상을 반도체 소자(이하 칩)에 가능한 한 근접하게 하기 위해서, 칩상에 외부 출력 단자를 구비하고, 이것을 수지로 밀봉한 구조의 반도체 패키지가 제안되고 있다.
도 11 ~ 도 13은 종래의 CSP의 일례를 나타내는 도면이고, 도 11은 그 평면도이고, 도 12는 그 단면도이고, 도 13은 도 11의 투시도이다. 도면 중 1100은 CSP 구조의 반도체 칩을 나타내고, 1101은 반도체 기판을 나타내고, 1102는 칩 내부에 형성된 전자 회로와 접속되는 내부 배선층을 가리키고, 1103은 알루미늄 등으로 형성되고, 내부 배선층과 접속된 비어를 나타내고, 1104는 칩상에 폴리이미드로 형성된 보호층을 가리키고, 1105는 동으로 형성되고, 보호층(1104)으로부터 표출한 비어(1103)와 접속된 배선층을 가리키고, 1106은 배선층(1105)상에 형성된 돌기 전극을 나타낸다. 도 13은 절연막(1104)보다 위에 있는 층을 제거한 경우의 상태를 나타내고 있다.
도 12에는 도시되지 않았지만, 칩(1100)은 돌기 전극(1106)의 선단부가 노출하도록 수지에 의해 밀봉 패키징된다.
외부 단자가 되는 돌기 전극(1106)의 위치는 배선층(1105)에 의해 칩 주위에 형성된 패드(1108)의 위치에서 벗어난 위치에 있고, 도 11의 예에서는 칩 외주부에 있는 패드(1108)의 위치가 배선층(1105)에 의해 내부 영역에 재배치되어 있다. 이 재배치에 의해서, 돌기 전극의 피치를 패드의 피치보다 확대할 수 있고, 회로 기판에 실장할 때에 돌기 전극끼리 쇼트하는 것 같은 문제점을 없앨 수 있다.
그렇지만, 도 13에 도시된 패드(1108)는 와이어 본딩의 패드를 그대로 이용하고 있던 것으로 100 μm ×100 μm정도의 면적을 차지하고 있고, 이 면적만큼 칩의 대형화를 초래함과 동시에, 칩내의 트랜지스터 등의 소자수의 감소를 초래하는 문제점이 있었다.
또한, 배선층은 반드시 칩 주위에 형성되어 있는 패드와 돌기 전극을 최단거리로 접속할 수 없기 때문에, 전기적 특성의 열화를 초래하는 문제점이 있었다.
따라서 본 발명은 칩상의 최적인 위치에 외부 접속 단자가 되는 돌기 전극을 설치할 때에, 칩 면적의 감소 및 전기적 특성의 열화를 최소한으로 억제하는 것을 목적으로 한다.
상기의 과제는 이하의 수단을 강구함으로써 해결할 수 있다.
청구항 1의 발명에서는, 반도체 기판과, 상기 반도체 기판내에 형성된 전자 회로와, 상기 전자 회로의 단자와 접속된 내부 배선층과, 상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와, 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과, 상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극과, 상기 반도체 기판 및 상기 돌기 전극의 측면을 밀봉하는 밀봉 수지를 가지는 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결할 수 있다.
또한, 청구항 2의 발명은 청구항 1의 반도체 장치에서, 상기 돌기 전극상에 범프를 형성하는 것을 특징으로 하는 것이다.
또한, 청구항 3의 발명은 청구항 1의 반도체 장치에서, 상기 밀봉 수지의 측면과 상기 반도체 기판의 측면이 다이서(dicing saw)로 절단된 공통의 평면을 가지는 것을 특징으로 하는 것이다.
또한, 청구항 4의 발명은 청구항 1의 반도체 장치에서, 상기 비어가 상기 전자 회로의 입력·출력 트랜지스터의 단자에 직접 접속되는 것을 특징으로 하는 것이다.
또한, 청구항 5의 발명은 청구항 1의 반도체 장치에서, 상기 밀봉 수지가 압축 성형된 수지인 것을 특징으로 하는 것이다.
또한, 청구항 6의 발명은 청구항 1의 반도체 장치에서, 상기 배선층이 상기 비어와 상기 돌기 전극을 최단거리로 접속하는 것을 특징으로 하는 것이다.
또한, 청구항 7의 발명은 청구항 1의 반도체 장치에서, 상기 비어의 직경이 상기 배선층의 폭과 동일하거나 그 보다 작은 것을 특징으로 하는 것이다.
또한, 청구항 8의 발명에서는, 반도체 기판상에 전자 회로를 형성하는 공정과, 상기 전자 회로의 트랜지스터의 입력 단자 또는 출력 단자와 접속되는 내부 배선층을 형성하는 공정과, 상기 반도체 기판상에 상기 전자 회로를 보호하는 보호층을 형성하는 공정과, 상기 반도체 기판의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 보호층으로부터 표출하는 비어를 형성하는 공정과, 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과, 상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극을 형성하는 공정과, 상기 반도체 기판을 금형내에 세팅하고, 상기 반도체 기판 표면 및 상기 돌기 전극의 측면을 압축성형에 의해 수지 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 과제를 해결할 수 있다.
또한, 청구항 9의 발명은 청구항 8의 반도체 장치의 제조 방법에서, 상기 반도체 기판을 복수 반도체 웨이퍼상에 형성하고, 각각을 다이서에 의해 절단하는 절단 공정을 가지는 것을 특징으로 하는 것이다.
또한, 청구항 10의 발명은 청구항 8의 반도체 장치의 제조 방법에서, 상기 수지 밀봉된 반도체 기판을 에치백(etch-back)함으로써 상기 돌기 전극의 선단이 표출되는 것을 확실하게 하는 에치백 공정을 가지는 것을 특징으로 하는 것이다.
또한, 청구항 11의 발명은 청구항 8의 반도체 장치의 제조 방법에서, 상기 돌기 전극의 선단에 범프를 형성하는 범프 형성 공정을 가지는 것을 특징으로 하는 것이다.
또한, 청구항 12의 발명은 반도체 기판과, 상기 반도체 기판내에 형성된 전자 회로와, 상기 전자 회로의 단자와 접속된 내부 배선층과, 상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와, 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과, 상기 배선층과 접속되고, 테이프에 지지된 테이프 리드와, 상기 반도체 기판 및 상기 테이프 리드를 밀봉하는 밀봉 수지를 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 청구항 13의 발명은 내부에 형성된 전자 회로의 단자가 표면의 주위에 설치된 전극 패드에 접속된 제 1 반도체 장치와, 상기 제 1 반도체 장치보다 한쪽의 길이가 짧고, 상기 제 1 반도체 장치상에 접속된 제 2 반도체 장치와, 상기 제 2 반도체 장치로서 청구항 1의 반도체 장치를 이용하고, 상기 제 2 반도체 장치의 배선층과 상기 제 1의 반도체 장치의 전극 패드를 접속하는 것을 특징으로 하는 반도체 장치이다.
또한, 청구항 14의 발명은 청구항 1의 반도체 장치를 이용한 제 1 반도체 장치와, 상기 제 1 반도체 장치보다 한쪽의 길이가 짧고, 상기 제 1 반도체 장치상에 회로면을 대향하도록 탑재시키고, 청구항 1의 반도체 장치를 이용한 제 2 반도체 장치와, 상기 제 1 및 제 2 반도체 장치의 배선층끼리 범프에 의해 접속하는 것을 특징으로 하는 반도체 장치이다. 또한, 청구항 15의 발명은 청구항 14의 반도체 장치에서, 상기 제 1 반도체 장치가 탑재되어 있지 않은 상기 제 2 반도체 장치의 배선층상에 돌기 전극을 설치하고, 상기 제 1, 제 2 반도체 장치 및 상기 돌기 전극을 수지 밀봉하는 것을 특징으로 하는 반도체 장치이다.
또한, 청구항 16의 발명은 반도체 기판과, 상기 반도체 기판내에 형성된 전자 회로와, 상기 전자 회로의 단자와 접속된 내부 배선층과, 상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와, 상기 비어와 접속되고, 상기 보호층상에 형성되고, 와이어가 본딩되는 영역을 가지는 배선층을 가지고, 상기 배선층이 와이어 본딩될 수 있는 소정의 영역을 가지고 있는 것을 특징으로 하는 반도체 장치이다.
또한, 청구항 17의 발명은 반도체 기판과, 상기 반도체 기판내에 형성된 전자 회로와, 상기 반도체 기판상의 임의의 위치에서 상기 전자 회로의 단자와 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와, 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과, 상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극과, 상기 반도체 기판 및 상기 돌기 전극의 측면을 밀봉하는 압축 성형된 밀봉 수지를 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 청구항 18의 발명은 반도체 기판상에 전자 회로를 형성하는 공정과, 상기 전자 회로의 트랜지스터의 입력 단자 또는 출력 단자와 접속되는 내부 배선층을 형성하는 공정과, 상기 반도체 기판상에 상기 전자 회로를 보호하는 보호층을 형성하는 공정과, 상기 반도체 기판의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 보호층으로부터 표출하는 비어를 형성하는 공정과, 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과, 상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극을 형성하는 공정과, 상기 반도체 기판을 금형내에 세팅하고, 상기 반도체 기판 표면 및 상기 돌기 전극의 측면을 압축성형에 의해 수지 밀봉하는 공정과, 상기 돌기 전극에 시험 프로브(testing probe)를 접촉시키고, 상기 전자 회로를 시험하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
상술의 각 수단은 다음과 같은 작용을 가진다.
청구항 1의 반도체 장치는 종래 설계되어 있던 패드가 불필요해지므로, 패드의 면적만큼 칩을 소형화할 수 있는 것과 동시에, 패드가 차지하고 있던 부분에 트랜지스터 등의 소자를 형성할 수 있는 소자수를 증가할 수 있는 작용을 가진다.
더우기, 비어를 칩상의 임의의 위치에 형성할 수 있고, 칩 내부의 전자 회로로부터 직접 비어를 끼워 배선층에 의해 돌기 전극으로 유도됨으로, 최단의 경로로 내부 회로와 돌기 전극을 접속할 수 있으므로, 전기적 특성을 향상할 수 있는 작용이 있다.
또한, 청구항 2의 반도체 장치는 돌기 전극상에 범프를 형성하므로, 칩을 프린트 기판에 실장할 때에, 프린트 기판의 단자에 확실하게 납땜할 수 있는 작용을 가진다.
또한, 청구항 3의 반도체 장치는 밀봉 수지의 측면과 반도체 기판의 측면이 다이서로 절단된 공통의 평면을 가지므로, 칩을 최소한의 크기로 밀봉하는, 즉 칩 사이즈로 밀봉할 수 있는 작용을 가진다.
또한, 청구항 4의 반도체 장치는 비어가 전자 회로의 입력 트랜지스터의 입력단 또는 출력 트랜지스터의 출력단에 직접 접속되므로, 입력·출력 트랜지스터의 단자에 대해 최단거리로 비어를 설치할 수 있고, 전기적 특성을 향상시킬 수 있는 작용을 가진다.
또한, 청구항 5의 반도체 장치는 압축성형법에 의해 수지층을 형성함으로써, 배선층(15)이 수지 성형시에 유동하는 수지로부터 받는 압력이 최소가 되고, 배선층이 단선할 가능성을 최소로 할 수 있는 작용이 얻어진다. 반대로 말하면, 배선층의 길이가 최소로 설계되어 있으므로, 수지의 유동성을 향상시킬 수 있고, 수지(17)중에 보이드가 발생하는 것을 막을 수 있는 작용이 얻어진다. 또한, 밀봉 수지가 압축 성형된 수지이므로, 수지에 이형재를 혼입시킬 필요가 없이, 이형재를 넣음으로써 희생했던 수지의 특성인 밀착성을 잃지 않는 작용을 가진다.
또한, 청구항 6의 반도체 장치는 배선층이 비어와 돌기 전극을 최단거리로 접속하므로, 전기적 특성을 향상시킬 수 있는 작용을 가진다.
또한, 청구항 7의 반도체 장치는 비어의 직경이 배선층의 폭과 동일하거나 그 보다 작기 때문에, 비어의 존재에 의해서 칩의 대형화를 초래하지 않는 작용을 가진다.
또한, 청구항 8의 반도체 장치의 제조 방법은 종래 설치되어 있던 패드를 불필요하게 할 수 있으므로, 패드의 면적만큼 칩을 소형화할 수 있는 것과 동시에, 패드가 차지하고 있던 부분에 트랜지스터 등의 소자를 형성할 수 있으며 소자수를 증가할 수 있는 작용을 가진다.
더우기, 비어를 칩상의 임의의 위치에 형성할 수 있으므로, 돌기 전극과 비어를 접속하는 배선층을 최단거리로 접속할 수 있는 전기적 특성을 향상시킬 수 있는 작용이 있다.
또한, 청구항 9의 반도체 장치의 제조 방법은 복수의 전자 회로가 형성된 반도체 기판을 다이서에 의해 절단하는 절단 공정을 가지므로, 칩을 최소한의 크기로 밀봉하는, 즉 칩 사이즈로 밀봉할 수 있는 작용을 가진다.
또한, 청구항 10의 반도체 장치의 제조 방법은 수지 밀봉된 반도체 기판을 에치백함으로써 돌기 전극의 선단이 보호층으로부터 표출하는 것을 확실하게 하는 에치백 공정을 가지므로, 돌기 전극이 확실하게 표출하고, 프린트 기판에 실장할 때에 확실하게 프린트 기판의 단자에 접속할 수 있는 작용을 가진다.
또한, 청구항 11의 반도체 장치의 제조 방법은 돌기 전극의 선단에 범프를 형성하는 범프 형성 공정을 가지므로, 프린트 기판에 실장할 때에 확실하게 프린트 기판의 단자에 납땜할 수 있는 작용을 가진다.
또한, 청구항 12의 반도체 장치는 테이프 리드를 이용해 칩으로부터 배선을 인출하므로, 와이어에 비해 리드 피치를 작게 할 수 있는 작용을 가진다.
또한, 청구항 13의 반도체 장치는 크기가 다른 2개의 반도체 장치를 적층함으로써, 실장 면적을 줄일 수 있는 작용을 가진다.
또한, 청구항 14의 반도체 장치는 크기가 다른 2개의 반도체 장치를 적층함으로써, 실장 면적을 줄이는 것과 동시에, 쌍방의 반도체 장치를 범프에 의해 접속하기 때문에 실장의 높이도 낮게 할 수 있는 작용을 가진다.
또한, 청구항 15의 반도체 장치는 청구항 14의 적층한 반도체 장치를 수지로 밀봉함으로써 신뢰성을 향상시키는 작용을 가진다.
또한, 청구항 16의 반도체 장치는 종래의 와이어 본딩 장치를 이용해 본 발명의 반도체 장치를 실장 기판에 실장할 수 있고, 수지층을 형성하기 위한 압축성형기를 도입하지 않아도 본 발명의 반도체 장치를 이용할 수 있는 작용을 가진다.
또한, 청구항 17의 반도체 장치는 비어의 바로 아래에 트랜지스터의 입력·출력 단자가 있으므로, 전기적인 지연이 최소한이 되고, 또 기생 용량이나 기생 인덕턴스가 부여되지 않고서 트랜지스터의 입·출력을 비어에 전달할 수 있는 작용을 가진다.
또한 청구항 18의 반도체 장치의 제조 방법은 돌기 전극에 프로브를 접촉시켜 시험을 하므로, 시험 포인트를 임의의 점으로 인출하여 체크할 수 있는 작용을 가진다. 특히 집적도가 대규모적이면 시험 시간도 길게 되지만, 본 실시예를 이용하면 칩내의 회로를 어떤 신호의 흐름을 따라 분할하거나, 기능 블록 단위로의 시험이 가능해지기 때문에, 시험 시간을 단축할 수 있는 작용도 있다. 더우기, 칩내의 전자 회로의 신호를 도중의 단계에서, 그 값을 체크할 수 있으므로, 불량한 장소를 특정하기 쉬운 작용도 있다. 또한, 최종 제품 상태에서의 체크가 가능해지는 작용도 있다.
도 l 은 본 발명의 제 1 실시예인 반도체 장치를 설명하는 도면.
도 2 는 본 발명의 제 1 실시예와 종래예를 비교하는 도면.
도 3-a는 본 발명의 제 1 실시예의 제조 공정을 나타내는 도면.
도 3-b는 본 발명의 제 1 실시예의 제조 공정을 나타내는 도면.
도 3-c는 본 발명의 제 1 실시예의 제조 공정을 나타내는 도면.
도 3-d는 본 발명의 제 1 실시예의 제조 공정을 나타내는 도면.
도 3-e는 본 발명의 제 1 실시예의 제조 공정을 나타내는 도면.
도 4는 본 발명의 제 1 실시예의 반도체 장치에 범프를 탑재한 도면.
도 5는 본 발명의 제 1 실시예의 반도체 장치의 웨이퍼 상태를 나타내는 도면.
도 6은 본 발명의 제 2 실시예를 나타내는 도면.
도 7은 본 발명의 제 3 실시예를 나타내는 도면.
도 8은 본 발명의 제 4 실시예를 나타내는 도면.
도 9는 본 발명의 제 5 실시예를 나타내는 도면.
도 10은 본 발명의 제 6 실시예를 나타내는 도면.
도 11은 본 발명의 종래 기술을 나타내는 도면.
도 12는 본 발명의 종래 기술을 나타내는 도면.
도 13은 본 발명의 종래 기술을 나타내는 도면.
[부호의 설명]
11, 31, 41, 51, 61 …기판
12, 32, 42, 62 …내부 배선층
13, 33, 43, 63, 77, 87, 97, 107 …비어(via)
14, 34, 44, 74 …보호층
15, 35, 45, 65, 75, 85, 95, 105 …배선층
16, 36, 46, 96 …돌기 전극
17, 47, 57, 67 …수지
다음에 본 발명의 실시의 형태에 대해서 도면과 함께 설명한다. 도 1 ~ 도 5는 본 발명의 제 1 실시예를 설명하는 도면이고, 도 1a는 제 1 실시예의 반도체 장치의 평면도를 나타내고, 도 1b는 도 1a의 일점쇄선에 대한 단면도를 나타내고, 도 2a는 도 1a의 보호층(14)보다 상부의 구성 요소를 제거한 경우를 나타내는 도면이다. 도 3a ~ 3e는 본 발명의 제 1 실시예의 제조 방법을 설명하는 도면이고, 도 4는 도 1b에 도시된 형태에 범프를 탑재한 상태를 나타내는 도면이고, 도 5는 본 발명의 절단전의 웨이퍼 상태에 대한 구조를 나타내는 도면이다.
각 도면에 있어서 10은 CSP 구조의 반도체 장치를 나타내고, 11, 31, 41은 반도체 기판을 나타내고, l2, 32, 42는 칩내에 형성되어 내부의 트랜지스터의 입력·출력단과 접속된 내부 배선층을 가리키고, l3, 33, 43은 내부 배선층과 접속되어 칩상의 임의의 위치에 설치된 비어를 나타내고, 14, 34, 44는 칩상에 형성된 보호층을 가리키고, 15, 35, 45는 보호층으로부터 표출하고 비어와 접속된 배선층을 가리키고, 16, 36, 46은 배선층상에 형성된 돌기 전극을 가리키고, 17, 37, 47은 돌기 전극의 정상부가 표출하도록 칩을 밀봉한 수지를 나타낸다.
본 발명의 제1실시예의 칩은 도 1에 도시된 바와 같이, 칩내의 임의의 위치에 비어가 설치되고, 비어와 배선층과의 접속부(l3a)로부터 배선층(15)이 돌기 전극(16)의 하측까지 인출되고, 그 위에 돌기 전극(16)이 형성되어 있다.
본 실시예에서는, 종래 기술로 나타낸 칩 주위에 설치된 전극 패드로부터 배선층을 인출한 칩과는 달리, 칩상의 임의의 위치에서 배선층을 인출하고 있다. 따라서, 종래 기술과 같이 칩 내부의 전자 회로로부터의 배선이 일단 칩 주위의 전극 패드로 인출되고 나서 배선층에 의해 돌기 전극으로 유도된다는 신호 경로가 아니라, 본 실시예의 신호 경로는 칩 내부의 전자 회로로부터 직접 비어를 끼워 배선층에 의해 돌기 전극으로 유도됨으로, 최단의 경로로 내부 회로와 돌기 전극을 접속할 수 있다.
비어(13)는 알루미늄 등으로 형성되고, 직경 5 ~ 25 μm, 높이 10 ~ 50 μm로 구성되고, 도 1b에 도시된 바와 같이, 칩내의 내부 배선층(12)과 접속되어 있다. 내부 배선층(12)은 알루미늄으로 형성되고, 칩내의 트랜지스터 등으로 형성된 전자 회로의 출력단 또는 입력단 등의 소정의 단자와 접속되어 있다. 도 1b에 도시된 예에서는, 내부 배선층(12)이 트랜지스터의 입력·출력 단자로부터 소정의 거리를 두고 인출되는 경우를 설명하고 있지만, 비어(13)의 바로 아래에 회로가 존재하지 않으면, 트랜지스터의 입력·출력 단자를 비어(13)의 바로 아래에 배치하는 것도 가능하다. 비어의 바로 아래에 트랜지스터의 입력·출력 단자가 있으면, 전기적인 지연없이, 또한 기생 용량이나 기생 인덕턴스가 부여되지 않고 트랜지스터의 입·출력을 비어에 전달할 수 있다. 또한 도 1b에서는 최상층의 내부 배선층(12)에 비어(13)가 접속되어 있지만, 더우기 하측의 배선층과 접속해도 좋다.
비어(13)는 내부 배선층(12)과 배선층(15)을 접속하기 위한 것이지만, 내부 배선층(12)이나 배선층(l5)과 다른 재질로 형성해도 같은 재질로 형성해도 좋다. 본 발명에서는 비어를 형성하는 재질에 관계없이, 내부 배선층(12)과 배선층(15)을 접속하는 것을 비어라고 부른다. 배선층(15)은 폭 25 μm의 동으로 형성되고, 보호층(14)상에 형성되어 있다. 종래의 기술에서는, 배선층은 칩 주위에 설치된 본딩용의 패드로부터 소정 위치의 돌기 전극에 둘러쳐져 있음으로, 패드가 불필요한 면적을 차지하고, 불필요하게 긴 배선층이 전기적 특성을 열화시키고 있었다. 이에 비하여, 본 발명의 제 1 실시예는 도 2a에 도시된 바와 같이, 비어(13)를 칩 주위에 설치하지 않으면 안 된다는 제약이 없기 때문에, 칩내의 임의의 위치에 설치할 수 있고, 비어(13)와 돌기 전극16을 접속하는 배선층(15)의 길이를 최단으로 할 수 있기 때문에 전기적 특성을 향상시킬 수 있고, 여분의 배선층을 둘러칠 필요가 없을 만큼 배선 스페이스도 줄일 수 있다. 또한, 배선층의 재질은 동에 한정하지 않고 금이나 니켈로도 좋다.
이 배선층(15)은 일련의 칩 제조 공정이 종료된 후에, 재차 칩상에 배선을 시공하여 칩의 전극(본 실시예에서는 돌기 전극(16))의 위치를 조정하는 작용이 있으므로, 「재배선층」이라 불릴 수도 있다.
비어(13)의 직경은 도 2a에 나타나도록 배선층(15)의 폭과 동일하거나 그보다 작고, 칩 내부에 형성되는 각 내부 배선층간을 접속하는 통상의 비어와 동일한 정도의 직경이므로, 본 실시예의 비어(13)의 존재에 의해서, 칩의 대형화를 초래하는 것은 없다. 또한, 비어와 배선층의 접속부(l3a)는 배선층(13)보다 폭이 넓게 되어 있지만, 이것은 위치 맞춤의 오차를 흡수할 만한 크기이고, 실질적으로 칩 면적을 확대시키는 정도의 크기가 아니다.
도 2b는 종래의 기술에 의해 형성된 칩(21)의 면적을 나타내는 것이고, 도 2a에 도시된 본 실시예에 의해 형성된 칩(20)과 비교하면, 거의 패드(1108)가 차지하고 있던 폭만큼 칩 면적이 작아져 있는 상황이 도시되어 있다.
배선층(15)상의 소정의 위치에는 돌기 전극(16)이 설치되어 있다. 이 돌기 전극(l6)이 설치되는 배선층(15)의 단부는 돌기 전극에 대응한 형상으로 패터닝되어 있다.
돌기 전극(16)은 도금에 의해 형성된 동으로 형성되고, 직경 300 μm, 높이 100 μm로 형성되어 있다. 돌기 전극(16)의 배치는 실장되는 프린트 기판의 단자의 배치에 대응하고 있다. 돌기 전극(16) 및 칩(10)의 표면은 수지(17)로 밀봉되고, 돌기 전극(16)의 정상부가 수지(17)의 면으로부터 표출한다. 이 수지(17)는 후술하는 바와 같이 압축성형법에 의해 형성된 수지이다.
이상의 구성에 의해서, 종래 설치되었던 패드의 몫만큼 칩 면적을 축소할 수 있고, 최단의 배선층에 의해 전기적 특성을 향상시킬 수 있다. 또한, 압축성형법에 의한 수지를 이용함으로써 후술하는 바와 같은 작용 효과가 있다.
다음으로, 본 발명의 반도체 장치의 제조 방법을 도 3a ~ 3e에 따라 설명한다.
도 3a에 도시된 바와 같이, 기판(31)상에 보호층이 되는 두께 1 μm의 PSG/SiN 층(34a)과 두께 10 μm의 폴리이미드로부터 구성된 커버막(34b)을 스퍼터링에 의해 형성하고, 비어(33)부분을 소정의 깊이로 에칭하여 내부 배선층(32)에 도달하는 개구를 형성한다. 그 후 알루미늄을 리프트오프(lift-off)법 등에 의해 비어(33)내에 형성한다.
다음으로 도 3b에 도시된 바와 같이, 기판(31)상 전면에 크롬으로 이루어진 밀착 금속층(35a)을 스퍼터링으로 두께 1 μm로 형성하고, 더우기 그 위에 동으로 이루어진 배선 하지 금속층(35b)을 스퍼터링으로 두께 2 μm로 형성한다.
다음으로 도 3c에 도시된 바와 같이, 배선층(35)을 형성하는 영역 이외를 배선용 레지스트(38)로 덮고, 그 후 전해 도금에 의해 동을 두께 5 μm로 형성하고 배선층(35)을 형성한다.
다음으로 도 3d에 도시된 바와 같이, 돌기 전극(36)을 형성하는 영역 이외를 돌기 전극용 레지스트(39)로 덮고, 그 후 전해 도금에 의해 동을 두께 100 μm로 형성하고 돌기 전극(36)을 형성한다. 또한, 돌기 전극(36)상에 이것을 외부의 수분에 의한 부식을 방지하기 위해서, 니켈, 금, 팔라듐 등의 보호 금속층(40)을 형성해도 좋다.
최종적으로 도 3e에 도시된 바와 같이, 돌기 전극용 레지스트(39)를 제거한 뒤, 배선층(35)을 마스크로서 에칭을 하고, 전면에 형성되어 있던 밀착 금속층(35a) 및 배선 하지 금속층(35b)의 불필요한 부분을 제거한다. 이 때 조금 오버에칭을 가하므로, 배선층(35) 및 보호 금속층(40)의 두께가 얇게 되지만, 미리 그 두께를 고려해 배선층(35)은 형성되어 있음으로 문제없다.
이상과 같이 돌기 전극(36)을 형성한 뒤, 도 1b에 도시된 바와 같이 기판(11)상에 수지(17)를 형성한다. 이 수지(17)는 이하와 같이 압축성형법에 의해 형성된다.
먼저 소정의 캐비티를 가지는 상형·하형으로 이루어진 금형내에 상기 돌기 전극을 형성한 각 칩에 절단하기 전의 웨이퍼 상태인 기판을 재치(載置)하고, PPS, PEEK, PES 등의 열가소성 수지로 이루어진 수지 태블릿(tablet)을 웨이퍼 중앙에 배치한다. 이 때, 금형에는 수지가 붙지 않도록 하기 위해서, 필름을 부착하여도 좋다.
다음으로 금형을 수지가 용융되는 온도까지 가열하고, 상형·하형의 어느 쪽인지를 움직여 캐비티를 협소하게 하고, 수지 태블릿을 압축한다. 가열되어 연화된 수지는 압축되면서 웨이퍼 전면에 퍼지고, 웨이퍼 전면에 수지(17)가 형성되고, 칩 표면 및 돌기 전극의 측면을 밀봉한다. 또한, 본 실시예는 반도체 웨이퍼 단위로 압축성형법에 의한 수지층을 형성하고 있지만, 각 칩마다 절단한 후에 이것을 해도 좋다.
이 압축성형법에 대해서는, 본원 출원인이 평성 9년 1월 23일에 출원한 특원평9-10683(특원평10-79362; 미국 특허출원번호: 029608)에 상세하게 개시되어 있다. 압축성형법을 이용함으로써, 밀봉 수지가 압축 성형된 수지이므로, 수지에 이형재를 혼입시킬 필요가 없이, 이형재를 넣는 것에 의해 희생했던 수지의 특성인 밀착성을 상실하지 않고서 반도체 장치의 밀봉이 가능해진다.
수지(17)를 압축성형법으로 형성한 경우, 돌기 전극(16)상에도 얇게 수지층이 형성되지만, 이것은 에칭, 기계 연마, 샌드 블래스트(sand-blast), 레이저광 조사 등에 의해 제거하면 좋다. 또는, 상형에 유연성이 있는 필름을 부착해 놓고, 압축성형시에 돌기 전극을 이 필름내로 들이고, 수지 성형후에 이 필름을 제거하는 것으로 돌기 전극(16)을 노출시켜도 좋다. 이상과 같은 에치백 공정에 의해 돌기 전극(16)상에 형성된 수지층을 확실하게 제거할 수 있는 효과가 얻어진다.
다음으로, 도 4에 도시된 바와 같이, 수지(17)로부터 노출된 돌기 전극(16)상에 범프(18)를 형성한다. 범프(18)의 형성 방법은 여러 가지 있지만, 전사 범프법이나 스텐실 마스크(stencil mask)를 이용한 스크린 인쇄법으로 형성하면 좋다. 범프의 재질은 주석과 납의 합금이 일반적이고, 요구되는 특성에 따라 합금의 비율을 바꾸면 좋다.
범프(18)를 형성하지 않아도 칩(10)을 실장 기판에 실장할 수 있지만, 범프(18)를 설치함으로써, 실장 기판측에 땜납을 제공할 필요가 없이, 실장성이 우수하다는 효과가 얻어진다.
이상의 공정에 의해서, 기판상에 배선층을 형성해 임의의 위치에 돌기 전극 및 범프를 형성한 웨이퍼가 완성된다. 웨이퍼 상태로 상기 압축성형에 의해 수지를 형성했으므로, 최종적인 형상은 도 5에 도시된 바와 같이, 웨이퍼 전면에 수지(57) 및 범프(58)가 형성된 것이다. 또한, 도 5에서는 배선층, 보호층이라는 사소한 구성은 생략해 도시되어 있다.
최종적으로 웨이퍼는 다이서에 의해 도 5의 일점쇄선 부분에서 절단되어 개개의 반도체 장치로 분리되지만, 이 때 기판(51)의 측면과 수지층(57)의 측면은 동일 평면이 된다. 이것에 의해서, 칩의 크기를 작게 할 수 있고, 칩 사이즈와 거의 동일한 사이즈의 패키지가 얻어지는 효과가 있다.
이상 설명한 바와 같이, 본 발명은 도 1a, 2a에 도시된 배선층(15)이 비어(13)와 돌기 전극(16)을 최단으로 접속하도록 설계하는 일과, 압축성형법으로 수지(17)를 형성하는 일에 의해서, 배선층(15)이 수지성형시에 유동하는 수지로부터 받는 압력이 최소가 되고, 배선층이 단선할 가능성을 최소로 할 수 있는 효과가 얻어진다. 반대로 말하면, 배선층의 길이가 최소로 설계되고 있으므로, 수지의 유동성을 향상시킬 수 있고, 수지(17) 중에 보이드가 발생하는 것을 방지할 수 있는 효과가 얻어진다. 이들 2개의 효과는 압축성형법을 이용한 것에 의한 프로세스상의 효과지만, 본 실시예는 배선층을 이용해 칩상의 임의의 위치에 돌기 전극을 형성하는 칩에 있어서, 배선층의 길이를 최단으로 설계함으로써, 배선층의 단선을 초래하지 않고 칩 표면을 수지로 밀봉하는 것을 가능하게 하는 것이고, 상기 프로세스상의 효과 이외에도, 압축성형법에 의한 수지를 이용함으로써, 칩의 구조로서의 효과도 있다.
더우기 본 실시예에서는, 칩내의 전자 회로의 임의의 장소에 외부로부터의 신호를 입·출력할 수 있으므로, 상술한 본 실시예의 돌기 전극을 시험 단자에 응용하는 것도 용이해 진다. 본 실시예는 다단자화에 적절함으로, 통상의 반도체 장치에서는 형성되지 않는 시험 단자도 용이하게 형성할 수 있다.
또한, 반도체 장치의 집적도가 높게 되면 배선층의 폭도 협소해지고, 프로브의 단자를 접촉시켜서 체크를 할 수 없게 되만, 본 실시예에 의하면, 임의의 점으로 인출하여 체크할 수 있기 때문에 그 효과는 크다. 특히 집적도가 대규모적이면 시험 시간도 길어지지만, 본 실시예를 이용하면 칩내의 회로를 어떤 신호의 흐름을 따라 분할하거나, 기능 블록 단위로의 시험이 가능해지기 때문에, 시험 시간을 단축할 수 있는 효과도 있다.
더우기, 본 실시예를 이용하면 불량 해석도 용이해 진다. 본 실시예에 의하면 칩내의 전자 회로의 신호를 도중의 단계에서, 그 값을 체크할 수 있으므로, 불량한 곳을 특정하기 쉬운 효과도 있다.
특히, 본 실시예가 효과를 발휘하는 것은 최종 제품 상태에서의 체크가 가능해진다는 점이다. 통상의 반도체 장치에서는, 최종 제품에서 신호의 도중 단계의 값을 체크하려고 하면 밀봉 수지나 보호층을 정밀도 좋게 제거할 필요가 있고, 더욱 지극히 좁은 배선층에 프로브를 전기적으로 접촉시켜 체크할 필요가 있다. 이것은 일점만 하는 것도 어렵기 때문에, 다점을 하는 것은 거의 불가능하다. 본 실시예를 이용하면, 수매의 시험용 마스크를 준비하면, 최종 제품에 가까운 상태에서의 시험이 용이해 질 수 있다. 물론, 미리 시험 단자를 소정의 위치에 설치해 두면 효율적으로 이 시험을 할 수 있다. 칩내의 회로의 규모가 대규모적인 반도체 장치가 되면, 설계한 칩이 정상적으로 동작하기까지 몇 번이고 버그가 없는 것을 확인할 필요가 있고, 불량 해석이 어는 정도 효율적으로 할 수 있을지가 공정 단축, 납기 단축의 열쇠가 되고 있다. 본 실시예를 이용하면, 입력·출력 단자를 공간적으로도 기능적으로도 임의의 위치에 배치할 수 있기 때문에, 칩 설계의 자유도가 높아지는 효과도 있다.
이하에서 제 1 실시예의 변형예를 설명한다.
도 6a, b는 본 발명의 제 2 실시예를 도시한 도면이고, 도 6a은 도 l에 도시한 실시예의 돌기 전극(16)에 상당하는 부분을 동으로 이루어진 테이프 리드(66)에 대신해 구성한 경우의 실시예이다. 기타의 구조는 도 1의 것과 같고, 기판(61)내에 형성된 내부 배선층(62)에 접속되는 비어(63)가 기판상의 적당한 위치에 설치되고, 이 비어(63)에 배선층(65)이 접속되어 있다. 도 1의 실시예에서는 이 배선층상에 돌기 전극이 설치되었지만, 본 실시예에서는 배선층에 테이프(68)상에 형성된 동 리드(66)를 접속한다.
이상의 구성에 의해서, 범프를 이용하고 있는 도 1의 실시예에 비교해서, 테이프 리드를 이용하여 최종적으로 칩으로부터 배선을 인출함으로, 리드 피치를 30 μm정도로 작게 할 수 있는 효과가 있다.
도 6b는 도 6a에 도시된 실시예의 배선층(65)과 리드(66)의 사이에 금으로 구성된 접속용 이종 재료층을 설치한 것이고, 돌출한 여분의 리드가 칩상에서 쇼트되지 않는다는 효과와 리드 접합부의 응력을 완화하는 효과가 있다.
도 7a, b는 본 발명의 제 3 실시예를 도시하는 도면이고, 도 7a는 그 평면도를, 도 7b는 a도에 도시된 일점쇄선에서의 단면도를 나타낸다. 본 실시예에서는, 본 발명에 의해 소형화된 칩과 본 발명을 이용하지 않는 칩의 2개를 이용하고 있다. 도 7b에 도시된 바와 같이, 하측에 본 발명을 이용하지 않는 칩(72)을 실장 기판(71)상에 설치하고, 반도체 장치(72)상에 본 발명을 이용하여 소형화된 반도체 장치(73)를 접착층(74)을 개입시켜 적층한다. 칩(73)의 한쪽의 길이는 칩(72)의 한쪽의 길이보다 짧게 소형으로 되어 있다. 상부의 칩(73)의 구성은 상술한 본 발명의 실시예에서 설명한 바와 같이, 돌기 전극을 설치하지 않고 배선층(75)의 소정의 위치에서 와이어에 의해 하측의 반도체 장치(72)의 전극 패드(76)와 접속되어 있는 점이 앞의 실시예와 다른 점이다. 또한, 밀봉 수지는 도시되어 있지 않지만, 포팅(potting) 등에 의해 반도체 장치(72, 73)를 밀봉해도 상관없다.
본 실시예에 의해서, 칩을 용이하게 적층할 수 있고, 예를 들면 하측의 칩을 로직(LSI), 상측의 칩을 플래시 메모리에 의해 구성하면, 양자의 기능을 가지는 반도체 장치를 거의 1 칩만큼의 면적으로 실장할 수 있는 효과가 있다.
도 8은 본 발명의 제 4 실시예를 도시한 도면이고, 상측, 하측 양쪽 모두 본 발명을 이용한 반도체 장치(82, 83)를 실장 기판(81)상에 적층한 것이고, 양 칩의 회로면을 대향하게 탑재하고 있다. 상측의 반도체 장치(83)는 하측의 반도체 장치(82)보다 한쪽의 길이가 짧고, 소형으로 되어 있다. 쌍방의 반도체 장치 모두 본 발명을 이용하고 있으므로, 그 표면에는 배선층이 형성되어 있고, 양자의 접속은 쌍방의 배선층 끼리를 범프(86)를 이용하여 접속한다. 쌍방의 반도체 장치 모두 상술한 실시예와 같은 것을 이용하고 있지만, 배선층상에 도 1에 도시된 바와 같은 돌기 전극은 형성되지 않고, 땜납으로 구성된 범프(86)를 형성하고, 하측의 반도체 장치(82)와 회로면이 대향하도록, 금으로 구성된 접속용 이종 재료층(84)을 개입시켜 접속되어 있다. 전술의 실시예와 달리 범프에 의해 쌍방의 반도체장치를 접속하고 있으므로, 실장했을 때의 높이를 낮게 억제할 수 있다. 또한, 밀봉 수지는 도시되어 있지 않지만, 포팅 등에 의해 반도체 장치(82, 83)를 밀봉해도 상관없다.
본 실시예에 의해서, 다른 기능의 칩을 거의 1 칩만큼의 면적으로 실장 기판에 실장할 수 있는 것과 동시에, 실장의 높이도 낮게 억제할 수 있다.
도 9는 본 발명의 제 5 실시예를 도시한 도면이고, 도 8에 도시된 제 4 실시예와의 차이는 도 8의 것이 와이어에 의해 실장 기판(81)에 접속하고 있는데 대해서, 본 실시예에서는 제 1 실시예와 같이 돌기 전극(96)에 의해 실장 기판에 접속하여 얻는 점이다. 돌기 전극(96)은 반도체 장치(92)에서 덮여져 있지 않은 반도체 장치(91)상의 배선층(95)상에 설치되어 있다. 본 실시예의 제조 방법은 하측의 반도체 장치(91)상에 상측의 반도체 장치(92)를 범프(94)를 개입시켜 접속한 뒤, 반도체 장치(91, 92)가 일체로 된 웨이퍼 상태의 것을 제 1 실시예에서 설명한 것과 동일한 금형내에 세팅하고, 압축성형법을 이용하여 수지층(97)을 구성한다.
본 실시예에 의해서, 상이한 기능의 칩을 적층하고, 거의 1 칩만큼의 면적으로 실장할 수 있는 것을 수지로 밀봉하여 공급할 수 있고, 적층한 칩의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 10a, b는 본 발명의 제 6 실시예를 도시한 도면이고, 제 1 실시예에 도시된 돌기 전극 및 수지층을 제거한 구성의 반도체 장치(102)를 와이어(106)에 의해 실장 기판(101)에 실장하고 있다. 와이어(106)는 반도체 장치(102)상의 배선층(105)과 실장 기판(101)상의 접속 패드의 사이에 설치되어 있다. 배선층(105)은 와이어가 본딩되는 영역으로서 소정의 폭을 가지고 있다. 도 1Oa는 와이어(106)를 직접 배선층(105)에 접속한 경우를 나타내고, 도 10b는 배선층(105)상에 금에 의해 구성된 접속용 이종 재료층(104)을 개입시켜 와이어(106)를 접속한 경우를 나타내고 있다.
본 실시예에 의해서, 종래의 와이어 본딩 장치를 이용하여 본 발명의 반도체 장치를 실장 기판에 실장할 수 있고, 수지층을 형성하기 위한 압축성형기를 도입하지 않아도 본 발명의 반도체 장치를 이용할 수 있는 효과가 있다.
상술한 각 실시예는 적절하게 각각을 조합하여 사용해도 좋고, 각 실시예에서 설명한 구성은 그 실시예에 한정되는 것이 아니다.
상술한 바와 같이 본 발명에 의하면, 이하 같은 효과가 얻어진다.
종래 설치되어 있던 패드가 불필요해짐으로, 패드의 면적만큼 칩을 소형화할 수 있는 것과 동시에, 패드가 차지하고 있던 부분에 트랜지스터 등의 소자를 형성할 수 있으며 소자수를 증가할 수 있는 효과를 가진다.
더우기, 비어를 칩상의 임의의 위치에 형성할 수 있음으로, 돌기 전극과 비어를 접속하는 배선층을 최단거리로 접속할 수 있고, 배선층의 길이가 최단이므로, 부가 인덕턴스 성분이 최소가 되고, 전기적 특성을 향상할 수 있는 효과가 있다.
또한, 배선층이 비어와 돌기 전극을 최단으로 접속하도록 설계하는 일과, 압축성형법으로 수지를 형성하는 일에 의해서, 배선층이 수지 성형시에 유동하는 수지로부터 받는 압력이 최소가 되고, 배선층이 단선할 가능성을 최소로 할 수 있는 효과가 얻어진다. 반대로 말하면, 배선층의 길이가 최소로 설계되고 있음으로, 수지의 유동성을 향상시킬 수 있고, 수지 중에 보이드가 발생하는 것을 막을 수 있는 효과가 얻어진다. 이들 2개의 효과는 압축성형법을 이용한 것에 의한 프로세스상의 효과이지만, 본 실시예는 배선층을 이용하여 칩상의 임의의 위치에 돌기 전극을 형성하는 칩에 있어서, 배선층의 길이를 최단으로 설계함으로써, 배선층의 단선을 초래하지 않고 칩 표면을 수지로 밀봉하는 것을 가능하게 하는 것이고, 상기 프로세스상의 효과 이외에도, 압축성형법에 의한 수지를 이용함으로써, 칩의 구조로서의 효과도 있다.

Claims (18)

  1. 반도체 기판과,
    상기 반도체 기판내에 형성된 전자 회로와,
    상기 전자 회로의 단자와 접속된 내부 배선층과,
    상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어(via)와,
    상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과,
    상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극과,
    상기 반도체 기판 및 상기 돌기 전극의 측면을 밀봉하는 밀봉 수지
    를 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 돌기 전극상에 범프를 형성하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 밀봉 수지의 측면과 상기 반도체 기판의 측면이 다이서(dicing saw)로 절단된 공통의 평면을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 비어가 상기 전자 회로의 입력 트랜지스터의 입력단 또는 출력 트랜지스터의 출력단에 직접 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 밀봉 수지가 압축 성형된 수지인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 배선층이 상기 비어와 상기 돌기 전극을 최단거리로 접속하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 비어의 직경이 상기 배선층의 폭과 동일하거나 그보다 작은 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판상에 전자 회로를 형성하는 공정과,
    상기 전자 회로의 트랜지스터의 입력 단자 또는 출력 단자와 접속되는 내부 배선층을 형성하는 공정과,
    상기 반도체 기판상에 상기 전자 회로를 보호하는 보호층을 형성하는 공정과,
    상기 반도체 기판의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 보호층으로부터 표출하는 비어를 형성하는 공정과,
    상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과,
    상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극을 형성하는 공정과,
    상기 반도체 기판을 금형내에 세팅하고, 상기 반도체 기판표면 및 상기 돌기 전극의 측면을 압축성형에 의해 수지 밀봉하는 공정
    을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8항에 있어서, 상기 반도체 기판을 복수 반도체 웨이퍼상에 형성하고, 각각 다이서에 의해 절단하는 절단 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서, 상기 수지 밀봉된 반도체 기판을 에치백함으로써 상기 돌기 전극의 선단이 상기 보호층으로부터 표출하는 것을 확실하게 하는 에치백 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8항에 있어서, 상기 돌기 전극의 선단에 범프를 형성하는 범프 형성 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판과,
    상기 반도체 기판내에 형성된 전자 회로와,
    상기 전자 회로의 단자와 접속된 내부 배선층과,
    상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와,
    상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과,
    상기 배선층과 접속되고, 테이프에 지지된 테이프 리드와,
    상기 반도체 기판 및 상기 테이프 리드를 밀봉하는 밀봉 수지
    를 가지는 것을 특징으로 하는 반도체 장치.
  13. 내부에 형성된 전자 회로의 단자가 표면의 주위에 설치된 전극 패드에 접속된 제 1 반도체 장치와,
    상기 제 1 반도체 장치보다 한쪽의 길이가 짧고, 상기 제 1 반도체 장치상에 접착된 제 2 반도체 장치를 구비하며,
    상기 제 2 반도체 장치로서 제 1항 기재의 반도체 장치를 이용하고, 상기 제 2 반도체 장치의 배선층과 상기 제 1 반도체 장치의 전극 패드를 접속하는 것을 특징으로 하는 반도체 장치.
  14. 제 1항 기재의 반도체 장치를 이용한 제 1 반도체 장치와,
    상기 제 1 반도체 장치보다 한쪽의 길이가 짧고, 상기 제 1 반도체 장치상에 회로면을 대향하게 탑재되고, 제 1항 기재의 반도체 장치를 이용한 제 2 반도체 장치를 구비하며,
    상기 제 1 및 제 2 반도체 장치의 배선층 끼리를 범프에 의해 접속하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서, 상기 제 1 반도체 장치가 탑재되어 있지 않은 상기 제 2 반도체 장치의 배선층상에 돌기 전극을 설치하고, 상기 제 1, 제 2 반도체 장치 및 상기 돌기 전극을 수지 밀봉하는 것을 특징으로 하는 반도체 장치.
  16. 반도체 기판과,
    상기 반도체 기판내에 형성된 전자 회로와,
    상기 전자 회로의 단자와 접속된 내부 배선층과,
    상기 반도체 기판상의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와,
    상기 비어와 접속되고, 상기 보호층상에 형성되고, 와이어가 본딩되는 영역을 가지는 배선층을 가지고,
    상기 배선층이 와이어 본딩되는 소정의 영역을 가지고 있는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판과,
    상기 반도체 기판내에 형성된 전자 회로와,
    상기 반도체 기판상의 임의의 위치에서 상기 전자 회로의 단자와 접속되고, 상기 반도체 기판상에 형성된 보호층으로부터 표출된 비어와,
    상기 비어의 바로 위에서 상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과,
    상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극과,
    상기 반도체 기판 및 상기 돌기 전극의 측면을 밀봉하는 압축성형된 밀봉 수지
    를 가지는 것을 특징으로 하는 반도체 장치.
  18. 반도체 기판상에 전자 회로를 형성하는 공정과,
    상기 전자 회로의 트랜지스터의 입력 단자 또는 출력 단자와 접속되는 내부 배선층을 형성하는 공정과,
    상기 반도체 기판상에 상기 전자 회로를 보호하는 보호층을 형성하는 공정과,
    상기 반도체 기판의 임의의 위치에서 상기 내부 배선층과 접속되고, 상기 보호층으로부터 표출하는 비어를 형성하는 공정과,
    상기 비어와 접속되고, 상기 보호층상에 형성된 배선층과,
    상기 배선층과 접속되고, 소정의 높이를 가지는 돌기 전극을 형성하는 공정과,
    상기 반도체 기판을 금형내에 세팅하고, 상기 반도체 기판 표면 및 상기 돌기 전극의 측면을 압축성형에 의해 수지 밀봉하는 공정과,
    상기 돌기 전극에 시험 프로브를 접촉시키고, 상기 전자 회로를 시험하는 공정
    을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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