JPH09326465A

JPH09326465A - 半導体装置及びその製造方法

Info

Publication number: JPH09326465A
Application number: JP8144051A
Authority: JP
Inventors: Tetsuo Kawakita; 哲郎河北; Hiroaki Fujimoto; 博昭藤本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-06-06
Filing date: 1996-06-06
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】高機能で低コストな積層型ＬＳＩを提供する
ことを目的とする。【解決手段】２つの半導体素子３１及び３２を互いに
主面同士を向き合わせた状態で積層し、一方の半導体素
子３１の電極から保護膜３５上に電気的に延在した配線
層３６と他方の半導体素子３２の電極上に形成された突
起電極３８とを電気的に接合することによって分割した
チップまたは機能が全く異なる異種チップ同士を積層す
る。これにより、異なる機能をもつ２つのＬＳＩチップ
を高速性を損なうことなく積層化することが可能とな
り、これによりさらに高機能で高性能なＬＳＩチップを
低コストで実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子（ＬＳＩ
チップ）を積層した半導体装置及びその製造方法に関す
るものである。

【０００２】

【従来の技術】現在マルチメディア機器や携帯、通信機
器には非常に多くの半導体部品が使用されてきている。
その中でもマイコンチップは使用される機器の要求から
年々高機能化と高速化が求められてきている。これらの
要求を満たすべくマイコンチップを製造する際、マイコ
ンチップを従来からの手法である１チップ化で設計した
場合にはチップサイズはますます大きくなる傾向にあ
る。

【０００３】しかしながら使用される機器の小型、軽量
化の要求とチップサイズの大型化によるチップコストの
上昇の抑制の要求に基づき、チップの設計や製造を行う
側は高集積化によってチップサイズを小さくして、チッ
プコストを低減してきている。すなわち従来からの１チ
ップ化設計手法では、配線や素子密度を高くするために
微細加工における製造寸法ルールを小さくし、結果とし
て高集積化することでチップサイズを小さくするように
対応してきている。

【０００４】また、信号処理速度もこれに伴って速くな
っていく傾向にあり、現在では７５〜１００ＭＨｚのも
のまで製品化されてきており、近い将来には３００〜５
００ＭＨｚのものまで開発されて来ると予想される。

【０００５】しかしながら、ここで課題になってくるこ
とは信号処理速度である。すなわち高機能化のためにチ
ップサイズは大きくなるが、高集積化のために配線密度
は高くなる（配線ルールが小さくなる）。このためチッ
プ内では細い配線が引き回されることになり、信号遅延
の問題が発生してくるのである。すなわちチップサイズ
が大きくなるのを極力抑えて高機能化と高集積化を達成
しようとすると、引き回す配線の抵抗は逆に上昇し、高
速化を達成できなくなる可能性がある。

【０００６】上記の内容について詳述すると、たとえば
微細加工が進み、加工ルールが従来より１／ｋにスケー
リングされたと仮定する。このとき当然ながら作り込ま
れるトランジスタ数も増やすため、一般的にはＭＰＵで
√２．５／ｋ、メモリーで２／ｋの割合でチップサイズ
は大きくなると言われている。このスケーリングにより
用いられる配線の抵抗ＲはＲ＝ρＬ／ＷＴ（ρ：配線の
比抵抗、Ｌ：配線長、Ｗ：配線幅、Ｔ配線膜厚）で与え
られることより、Ｒはｋ√ｋ倍になる。また配線間容量
ＣはＣ＝εＷＬ／Ｔｄ（ε：層間膜の誘電率、Ｔｄ：層
間膜厚）で与えられることから、Ｃは√ｋ／ｋ倍にな
る。このことより配線遅延τはτ＝ＲＣよりτ＝ｋ倍と
なり、１／ｋのスケーリングを行うことで確実に信号処
理スピードはｋ倍遅くなることがわかる。すなわち微細
加工ルールでつくる大型ＬＳＩチップでは信号遅延の問
題があり、高速化には限界が生じるわけである。

【０００７】

【発明が解決しようとする課題】上記の問題点に対する
解決策として大型化するチップを適当な機能ブロックで
分割して小面積の複数チップにし、最終完成したチップ
を積層化する手法が存在する。この手法では上記の課題
を解決できるとともにチップコストを抑えることができ
る。

【０００８】しかしながら上記の複数のチップを積層化
するという方法では、各々個別に作製したチップ同士を
後から積層化するために、接続すべき電極同士はその位
置を予め合わせておく必要がある。従って、最終の電極
配置位置はカスタマイズする必要があり、上記のように
異なる機能を有する半導体チップの電極位置をカスタマ
イズするためには、最終層（最上層）で配線を引き回す
ことが必要となる。これでは１チップ化で抱える課題と
同様に配線遅延という問題点が生じてしまう。

【０００９】そこで本発明は、上記の問題点に鑑み、大
型化するＬＳＩチップを複数の機能ブロック別で分割し
て、ＬＳＩチップを積層した半導体装置を実現するに際
して、配線の遅延を最小限に抑制することの可能な半導
体装置を提供することを目的とするものである。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに本発明が講じた手段は、２つ（複数）のＬＳＩチッ
プを積層した半導体装置において、互いに接続される電
極は配線長が長くならない位置で電極として外部に出
し、電極は上記のように配置しておいて、配線遅延が無
視できるような大きなスケールの配線層でつないでやる
とうい構成を有するものであり、上記の構成により、遅
延を起こすことなく両チップを高速で信号がやり取りで
きる状態で接続することができるものである。

【００１１】すなわち、２つの半導体素子を互いに主面
同士を向き合わせた状態で積層する構造とし、第１の半
導体素子の一主面の保護膜上に形成した第１の電極から
電気的に延在された配線層および突起電極と第２の半導
体素子の電極上に形成された第２の突起電極とを電気的
に接合することによって分割したチップを積層、１チッ
プ化するものである。

【００１２】

【発明の実施の形態】

（実施の形態１）以下本発明実施の形態１における半導
体装置について図面を参照しながら説明する。本実施の
形態における具体的な半導体装置の概略図を図３に示す
が、上記の図３に示す半導体装置を説明するにあたっ
て、さらに図１及び図２を用いることとする。

【００１３】まず、図１は従来の１チップ化された半導
体装置の平面図を示したものである。図１において、大
型１チップＬＳＩは、ＭＣＵ１、周辺回路２及びメモリ
３から形成されている。一般に上記の機能の異なる各々
のブロック（ＭＣＵ、周辺回路、メモリ）は、製造プロ
セスもデザインルールも異なっている。従って、上記の
ような大型１チップＬＳＩを設計する場合には、各々の
単独のブロックを製造するプロセスが確立されていたと
しても、トータルで１チップに仕上げるためには、新た
な製造プロセスを作り上げる必要がある。この点が最も
開発期間を長びかせ、コストを高くする要因となってい
る。

【００１４】そこでまず、この１チップＬＳＩを最も作
り安くかつ製造コストが安くなるように機能ごとに分割
することを考える。ここではＭＣＵ１及び周辺回路２を
第１のＬＳＩチップ５、メモリ３を第２のＬＳＩチップ
６とし、図１に示したＬＳＩチップを２つに分けて別々
に形成することににする（図２参照）。

【００１５】上記の図２に示すように、ＭＣＵ１及び周
辺回路２を一つのブロックとし、メモリ３を別のブロッ
クというように分割した理由は、ＭＣＵとメモリとが根
本的に構造が全く異なり、製造プロセスも全く違うもの
であるためである。すなわち、ＭＣＵとメモリのブロッ
クは各々は全く別々に製造したほうが作り安く、歩留り
も大きく向上させることができると考えたためである。

【００１６】また、上記の図２に示した例では、予めＭ
ＣＵブロックとメモリブロックとが１チップ内に形成す
るような場合に別々に作成するという考え方での例を示
したが、別の形態として、すでにある汎用のマイコンチ
ップにメモリーを増設させる場合などに対しても応用展
開することができる。すなわち機能の異なるＬＳＩチッ
プを２つ積層化して１チップにしたいものであればどの
ようなチップに対しても本発明は適用することができる
わけである。

【００１７】上記のようにして機能の異なるＬＳＩチッ
プを別々の工程で製造した際には、両方のＬＳＩチップ
においては最終積層化したときに接続すべき電極は各々
のチップで最も出しやすく、かつ配線長が短くなる任意
の位置に形成しておく。

【００１８】次に以下では、上記のように配線長が短く
なるような位置に他のＬＳＩチップとの接続を行うべき
電極を形成した場合、どのようにして最終的に互いのＬ
ＳＩチップを積層して半導体装置を形成するかについ
て、以下では図３を参照しながら詳細に説明する。

【００１９】図３に示すように、最終の拡散工程まで終
了したＬＳＩチップの保護膜上に互いの電極同士を電気
的に接続するための配線層を積層化して形成する。すな
わち最終拡散工程まで終了したウエハに対して、２つの
チップを互いに電気的に接続すべくＬＳＩチップ同士を
張合せた時に電極が１対１で対応するように配線層を形
成する。上記の点について図３を参照しながら具体的に
説明すると、まず第１の半導体素子３１および第２の半
導体素子３２上には積層化したときに電気的に接続され
るべき第１の電極３３と第２の電極３４とが形成されて
いる。これら２つの電極３３及び３４は、配線長が短く
なるような位置に任意に形成されているため、互いのＬ
ＳＩチップを張合せた場合には、必ずしも相対位置が一
致しているとは限らない。そこで、第１の電極３３から
保護膜３５上に第２の電極３４に対応した位置にまで延
在する配線層３６を形成し、この配線層３６の終端には
第２の電極３４と相対位置が一致して電気的に接続され
るべき第３の電極３７が形成されている。上記の配線層
３６は最終の拡散工程までに形成されている配線とは配
線幅が根本的に異なる（太い）ように形成されている。

【００２０】一方、第２の電極３４上には接続用の突起
電極３８が形成されており、両者を張合せたときこの突
起電極３８と第３の電極３７が接続され、結果的には突
起電極３８を介して第２の電極３４と第３の電極３７と
が電気的に導通されることになる。なお、上記の例で
は、第２に半導体素子側に突起電極を予め形成したが、
最終的に互いのＬＳＩチップの電極を最終的に突起電極
を介して接続できるようにすればよい。

【００２１】また、図３に示すように、第１の半導体素
子側の第１の電極は全てが配線層３６及び第３の電極を
形成することにより第２の半導体素子と接続されるもの
ではなく、各々の半導体素子（第１の半導体素子と第２
の半導体素子）を予め形成した段階で既に電気的に接続
すべき電極同士の相対位置が既に一致している場合も考
えられる。このような場合は、配線層３６なしに直接第
１の電極３３と第２の電極３４を突起電極３８を介して
電気的な接続を行い、最終的な半導体装置を完成する。

【００２２】以上のように、本実施の形態によれば、最
終拡散工程までに形成された配線はその配線長が短くな
るように任意に形成されており、互いの半導体素子（Ｌ
ＳＩチップ）は、配線幅の太い（言い換えれば配線抵抗
が最終拡散工程までに形成された配線よりも著しく配線
抵抗が小さい）配線層３６を形成した上ではり合わせを
行って互いの電極同士の電気的な接続を行っているた
め、２つのチップをはり合わせて半導体装置を形成して
も配線遅延という問題を最小限に抑制することが可能と
なる。

【００２３】すなわち、本実施の形態によれば、従来１
チップ化されていたＬＳＩチップを別々に形成すること
により、製造コストの削減や歩留まりを向上させること
ができるとともに、互いのＬＳＩチップをはり合わせる
際にも、配線抵抗の小さい配線層３６を引き回すことに
より互いの電極同士の電気的な接続を可能としているた
め、配線遅延の問題（配線を引き回すことにより発生す
る配線遅延の問題）を発生させないようにすることが可
能となる。

【００２４】なお、上記の例では、保護膜上に形成され
た配線層は、その配線幅を太くすることにより配線抵抗
を小さくしているが、配線抵抗を小さくするためには必
ずしも配線幅を太くする必要性はなく、配線抵抗の小さ
な材料で配線層３６を形成するなど、とにかく配線抵抗
が小さな配線層３６を形成してやればよい。

【００２５】また、本実施の形態では突起電極を介して
互いの半導体素子の電極を電気的に接続したが、必ずし
も突起電極を用いる必要性はなく、直接的に接続しても
よい。

【００２６】（実施の形態２）以下本発明実施の形態２
における半導体装置について図面を参照しながら説明す
る。図４は本実施の形態における半導体装置の概略図を
示したものである。

【００２７】図４に示すように、第１の半導体素子３１
は中央部には積層化するための第２の半導体素子３２の
電極に対応した接続用電極３０１（上記の図３に示す実
施の形態１と同様に）と外周部に外部に信号を取り出す
ための電極３０２を有している。そして、外部に信号を
取り出すための電極３０２はたとえばワイヤー３０３な
どで外部のリードフレーム３０４（半導体素子の支持体
の電極）に電気的に接続されている。以上のような構成
により、積層型の半導体装置を外部と電気的に接続する
ことが可能となる。

【００２８】ここで、図４に示す実施の形態では、内部
の接続用電極３０１において各々様々な機能を有したも
のが存在する。例えば１対１で第１の半導体素子３１と
第２の半導体素子３２の間で信号のやり取りをする電極
３０１や、接続された電極が配線層３６によってそのま
ま第１の半導体素子３１の外周部にまで引き延ばされて
電極３０５とされ、外部にワイヤー３０３でリードフレ
ーム３０４に接続されているもの等である。また第１の
半導体素子３１の任意の場所から取り出された電極３０
６から配線層３６が延在して第２の半導体素子３２の電
極に接続されているものも存在する。

【００２９】（実施の形態３）次に以下では本発明実施
の形態３における半導体装置の製造方法について図面を
参照しながら説明する。本実施の形態は、上記した実施
の形態１におけるＬＳＩチップを積層した半導体装置の
製造方法に関するものである。

【００３０】図５は本実施の形態における半導体装置の
製造工程断面図を示したものであり、以下では図５
（ａ）〜（ｅ）に沿って本実施の形態を説明することと
する。なお、実際はウエハ単位で処理を行うわけである
が、便宜上図５にはチップの一部を抜き出した形で説明
をする。

【００３１】まず図５（ａ）に示すように、拡散まで終
了したウエハの保護膜３５上からフォトレジスト５１を
塗付し配線層３６に対応した部分のみが抜けたパターン
５２を形成する。次に図５（ｂ）に示すように最上層に
形成されたＡｌ電極５３の自然酸化膜５４を除去するた
めに燐酸または水酸化ナトリウムの水溶液で軽く表面を
エッチングする。そして図５（ｃ）に示すようにパター
ン５２内のＡｌ電極５３、および保護膜３５上に無電解
めっきで金属膜を析出させるための下地処理を行い、置
換反応膜５５を形成する。具体的に下地処理としてはク
エン酸と塩酸の混合溶液による表面の第１活性化処理と
表面にＰｄ等の触媒を付与する第２活性化処理を数回繰
り替えし行う。この処理は所定の処理液に一定時間（１
０〜１５分）浸漬させるだけである。

【００３２】次に図５（ｄ）に示すように置換反応膜５
５上に無電解めっき法でＮｉめっき膜５６を析出させ
る。このときの反応は置換反応で置換反応膜５５である
ＺｎまたはＰｄはＮｉと置換反応を起こし、ＮｉがＡｌ
電極５３、保護膜５５上に析出する。今回用いた無電解
Ｎｉめっき液は硫酸ニッケルを主成分としたもので、約
９０℃に設定した液に１５分間浸漬させて、約３μｍ程
度のＮｉが析出する。この後Ｎｉめっき膜５６上からさ
らに無電解Ａｕめっきを行い、Ａｕ膜５７を得る。この
Ａｕ膜５７を形成する目的はＮｉ表面が酸化するのを防
ぐためと、電気的に安定した接触抵抗を得るためであ
る。この後図５（ｅ）に示すようにフォトレジスト５１
を除去して、配線層３６付の第１の半導体素子３１を得
る。またＡｕめっきを行う工程としてはＮｉめっき終了
後にフォトレジストを除去し、その後に無電解Ａｕめっ
きを選択的にＮｉめっき上に析出させることもできる。

【００３３】次に第２の半導体素子３２上の第２の電極
３４に突起電極３８を形成する方法を説明する。形成方
法は上記の図５で示した方法とほぼ同様の方法で形成す
る。ただしこの場合は、配線層は形成しないためフォト
レジストは不要となる。すなわちＡｌ電極上に選択的に
ジンケート処理またはアクチベート処理を行い、無電解
Ｎｉめっき、ついで無電解Ａｕめっきで突起電極を得る
のである。高さは３〜１０μｍ程度であり、このうちＡ
ｕめっき膜厚は０．１〜０．３μｍ程度で十分である。

【００３４】次に上記のようにして形成された第１及び
第２の半導体素子（ＬＳＩチップ）の２つのチップ同士
を張合せて、積層化する方法について説明する。

【００３５】まずは図６を用いてその一例について説明
する。各々のチップには配線層３６や第３の電極３７、
突起電極３８が前述した方法ですでに形成されている。
これら２つのチップの第３の電極３７と突起電極３８を
位置合わせする。次に両者のチップを張合せて熱と圧力
を加える。このことにより第３の電極３７表面のＡｕと
突起電極３８表面のＡｕを反応させて金属的な接合を行
う。そして最終的には機械的強度を得るために両者のチ
ップの間に樹脂６１を流し込んで補強を行い、図６に示
した最終構造を得る。

【００３６】また、異なるメタラジーでの接合も可能で
ある。その一例を図７を用いて説明する。第１の半導体
素子３１上に形成された配線層３６と第３の電極３７の
最表面の処理をＡｕまたはＳｎなどの低融点金属と簡単
に共晶合金を作り易い金属７１としておく。この処理も
また無電解めっきにて形成することが可能である。一方
第２の半導体素子３２上の突起電極３８の最表面処理は
Ｓｎや半田の低融点金属７２とする。このような材料組
み合わせで行うと図５に示した構造より、さらに低温で
両者のチップ同士を張合せて、積層化することができ
る。また、必要に応じて機械的強度をもたすために図５
と同様な方法で樹脂を介在させても良い。

【００３７】

【発明の効果】本発明では以下に示す効果がある。

【００３８】まず第１に、異なる機能をもつ２つのＬＳ
Ｉチップを高速性を損なうことなく積層化することが可
能となる。これによりさらに高機能で高性能なＬＳＩチ
ップを低コストで実現することができる。

【００３９】第２に、積層化する場合の接続用の電極は
チップの任意の場所、すなわち配線が最も短くなる位置
に形成すること可能なため１チップで設計するより容易
に高速化を達成することができる。

【００４０】第３に、汎用のチップ同士においても簡単
に張合せ用の電極を形成して任意に積層化することがで
きるため、低コストで高機能なＬＳＩチップを簡単に作
り上げることができるようになる。

【図面の簡単な説明】

【図１】従来のＬＳＩチップの平面図

【図２】本発明の半導体装置における分割されたＬＳＩ
の概念図

【図３】本発明の半導体装置の斜視図

【図４】本発明の半導体装置の斜視図

【図５】本発明の半導体装置の製造工程断面図

【図６】本発明の半導体装置の断面図

【図７】本発明の半導体装置の断面図

【符号の説明】

１ＭＣＵ２周辺回路３メモリー４大型１チップＬＳＩ５第１のＬＳＩチップ６第２のＬＳＩチップ３１第１の半導体素子３２第２の半導体素子３３第１の電極３４第２の電極３５保護膜３６配線層３７第３の電極３８突起電極５１フォトレジスト５２パターン５３Ａｌ電極５４自然酸化膜５５置換反応膜５６Ｎｉ膜５７Ａｕ膜６１樹脂７１低融点金属と共晶合金を作り易い金属７２低融点金属

Claims

【特許請求の範囲】

【請求項１】第１の電極を有する第１の半導体素子
と、前記第１の半導体素子上の保護膜上に形成された第
２の電極と、前記保護膜上に形成されるとともに前記第
１の電極と前記第２の電極とを接続する配線層と、前記
第２の電極及び前記配線層を介して前記第１の電極との
電気的な接続を行う第３の電極を有するとともに前記第
１の半導体素子に積層された第２の半導体素子とを有す
る半導体装置。
【請求項２】第１の電極が第１の半導体素子の支持体
の電極と電気的に接続されたことを特徴とする請求項１
記載の半導体装置。
【請求項３】第２の電極と第３の電極とが突起電極を
介して接続されたことを特徴とする請求項１または２に
記載の半導体装置。
【請求項４】第１の半導体素子の保護膜上に形成され
た配線層が、前記保護膜下に形成された素子の配線より
も抵抗が低いことを特徴とする請求項１または２に記載
の半導体装置。
【請求項５】第１の半導体素子のＡｌ電極を含む保護
膜上に配線用の開口パターンを有するマスクを形成する
工程と、前記Ａｌ電極及び前記開口パターン内の前記保
護膜上に金属を析出させ配線層及び第２の電極を形成す
る工程と、第２の半導体素子上に形成された第３の電極
とと前記第１の半導体素子上の前記第２の電極とを位置
合わせし電気的に接続する工程とを有する半導体装置の
製造方法。