JP2008072135A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】製造コストを下げることが可能な、１以上の集積回路チップによって構成される半導体集積回路装置を提供すること。
【解決手段】プロセッサチップ１と、このプロセッサチップ１に設けられた、外部端子に接続される外部パッド２と、このプロセッサチップ１に設けられた、このプロセッサチップ１の機能を拡張するためのＳＲＡＭチップに接続される機能拡張用パッド３とを具備することを特徴としている。
【選択図】 図１

Description

この発明は、１以上の集積回路チップによって構成される半導体集積回路装置に関する。
現在、コンピュータ等に代表される電子機器のシステムは、プロセッサ、メモリ等の様々なＬＳＩをマザーボードと呼ばれる回路基板上で互いに結合することにより得られている。
このような電子機器において、近年、多機能化、高速動作化、小型化、低価格化等の進展が急速である。この進展は、ＬＳＩの小型化、および高性能化等によるところが大きい。
さらに電子機器の多機能化、高速動作化、小型化、低価格化の進展を加速させるために、マザーボード上で構成されているシステムを１チップに集積してしまおうとする動きがある。システムＬＳＩとよばれる技術である。
システムＬＳＩの課題は、超高速動作のマイクロプロセッサ、超大規模容量のメモリ、超高感度のアナログ回路等を、如何に大規模に、如何に低コストで１チップに集積するかである。この課題を解決するために、ＬＳＩメーカにおいては、その研究、開発が進められている。現状では、プロセッサ、メモリ、アナログ回路等を小規模に集積するものについては、充分に実用に耐え得るレベルに達している。しかしながら、大規模なシステムを集積するものについては、依然として実用段階には至っていない。しかも、その研究、開発に、多額の費用がかかっているのも事実である。
そこで、ＬＳＩメーカは、システムＬＳＩの開発と並行して、複数のＬＳＩチップを１つのパッケージに収容するマルチチップパッケージ（ＭＣＰ）製品や、複数のＬＳＩチップをシステム構成用の回路基板にセットしたマルチチップモジュール（ＭＣＭ）製品の開発を進めている。
これらＭＣＰやＭＣＭについては、例えばプロセッサ等で既に実用化されており、電子機器の多機能化、高速動作化、小型化、低価格化に充分に貢献している。ＭＣＰの典型例を図１８（Ａ）に示す。
図１８（Ａ）に示すように、プロセッサチップ１０１およびキャッシュメモリとしてのＳＲＡＭチップ１０２がそれぞれベアの状態で、１つのセラミックパッケージ１０３に収容されている。
このようなＭＣＰやＭＣＭの課題は、良品チップのなかでも、特に優れたチップ（Known Good Die：ＫＧＤ）を選んでアセンブリしなければならないことである。ＭＣＰやＭＣＭでは、優れたチップを選んでアセンブリしないと、歩留りが急速に悪化するのである。この結果、製造コストは比較的高くなり、製品価格を高めに設定せざるを得ない。製品価格が高いと市場への普及が遅れ、技術の進歩に対する貢献度が低くなる。
そこで、図１８（Ｂ）に示すように、キャッシュメモリとしてのＳＲＡＭチップ１０２を取り付けず、プロセッサチップ１０１のみを収容した製品を同時に製品化する。このような製品はＭＣＰではないので、良品チップのなからＫＧＤを選んでアセンブリする必要はなく、既存の製品通り、良品チップをアセンブリすれば良い。これにより、製造コストは格段に下がる。
よって、図１８（Ａ）に示す製品と同等の性能を持つ製品を、より廉価に市場に提供できる（普及製品）。このような製品に対し、図１８（Ａ）に示す製品は、その機能を拡張させた機能拡張製品となる。
しかしながら、図１８（Ａ）、（Ｂ）に示す製品では、パッケージ１０３にキャッシュメモリを増設するための増設スロット１０４を設けておかなければならず、小型化の要求を充分に満たしているとは言い難い。また、パッケージ１０３が大きくなるので、当然パッケージ１０３の価格も高くなる。特にセラミックパッケージのような高級なパッケージでは、かなりの製造コストアップになる。
普及製品用のパッケージと、機能拡張製品用のパッケージとを別々に用意する手段もあるが、パッケージメーカに対して相応の負担をかけることになり、顕著な製造コストダウンは望めない。
また、ＬＳＩメーカにとっても、パッケージの種類が増えるだけで、生産性は悪化し、製造コストを下げられるような利点はさほどない。
以上のように、従来のＭＣＰ製品やＭＣＭ製品は製造コストが比較的高くなる傾向がある。
この発明は上記の事情に鑑み為されたもので、その目的は、製造コストを下げることが可能な、１以上の集積回路チップによって構成される半導体集積回路装置を提供することにある。
本願発明の一態様によれば、主集積回路チップと、前記主集積回路チップに設けられた、外部端子に接続される外部パッドと、前記主集積回路チップに設けられた、この主集積回路チップの機能を拡張するための副集積回路チップに接続される機能拡張用パッドとを具備し、パッケージに収容されている前記副集積回路チップと前記主集積回路チップとを接続する機能拡張用パッドで構成されていることを特徴とする半導体集積回路装置が提供される。
上記構成を有する半導体集積回路装置であると、主集積回路チップに、外部端子に接続される外部パッドの他に、機能拡張用パッドを有している。この機能拡張用パッドに、主集積回路チップの機能を拡張するための副集積回路チップを接続することで、その主集積回路チップの機能を拡張できる。このため、パッケージに主集積回路チップの他、機能を拡張するためのスロットを設ける必要がなく、パッケージを小型化することができる。このようにパッケージの小型化が可能であることにより、１以上の集積回路チップによって構成される半導体集積回路装置において、その製造コストを下げることができる。
上記の構成により、製造コストを下げることが可能な、１以上の集積回路チップによって構成される半導体集積回路装置を提供できる。
以下、図面を参照してこの発明の実施の形態を説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係るプロセッサチップの斜視図である。
図１に示すように、プロセッサチップ（主集積回路チップ）１は、図示せぬ外部端子に接続される外部パッド２の他、プロセッサチップ１の機能を拡張するための副集積回路チップに接続される機能拡張用パッド３を有している。プロセッサチップ１は、機能拡張用パッド３により構成した８つの増設スロット４−１〜４−８を有しており、最大８つの副集積回路チップを接続できるようになっている。以下、プロセッサチップ１の機能拡張を、増設スロット４−１〜４−８にキャッシュメモリを接続し、キャッシュメモリの容量を増やす場合を例にして説明する。
図２（Ａ）、（Ｂ）はそれぞれ、プロセッサチップ１の機能を拡張した状態を示す斜視図である。
図２（Ａ）、（Ｂ）に示すように、キャッシュメモリとしてＳＲＡＭチップ（副集積回路チップ）５がそれぞれ、増設スロット４−１〜４−８に設けられた機能拡張用パッド３を介して、プロセッサチップ１に接続されている。プロセッサチップ１とＳＲＡＭチップ５との接続には、半田ボールを用いて接続する、いわゆるフリップチップ方式が使用される。
ここで、ＳＲＡＭチップ５の容量を８Ｍビットとすると、図２（Ａ）では、２つのＳＲＡＭチップ５が接続されているので、キャッシュメモリを２Ｍバイト増設できる。また、図２（Ｂ）では全ての増設スロット４−１〜４−８を使用して、８つのＳＲＡＭチップ５が接続されているので、キャッシュメモリを８Ｍバイト増設できる。
このように第１の実施形態に係るプロセッサチップ１によれば、機能拡張用パッド３を介してＳＲＡＭチップ５をプロセッサチップ１の上に接続することにより、キャッシュメモリの容量の増加、即ち機能の拡張が可能であるので、これを収容するパッケージには、増設スロットを確保しておく必要がなくなる。よって、パッケージの小型化が可能となり、製造コストを低減できる。
さらにこの第１の実施形態に係るプロセッサチップ１からは、キャッシュメモリを増設せず、プロセッサチップ１のみで構成した標準製品（標準プロセッサ）、キャッシュメモリを１Ｍバイトから最大８Ｍバイトまで順次増設し、プロセッサチップ１の機能を拡張した８種類の機能拡張製品（機能拡張プロセッサ）、合計９種類の製品を得ることができる。しかも、これら９種類の製品を１種類のパッケージにより展開できるので、生産性も向上する。
よって、１以上の集積回路チップにより構成される半導体集積回路装置を、より安い製造コストで生産できる。
次に、第１の実施形態に係るプロセッサチップ１を利用した好適な生産フローの一例を説明する。
図３は、この発明の第１の実施形態に係るプロセッサチップ１を利用した生産フローの一例を示す流れ図である。
図３に示す参照符号１０は、プロセッサチップ１のみで構成される標準製品（標準プロセッサ）の生産フロー、参照符号１１はプロセッサチップ１にＳＲＡＭチップ５を接続した機能拡張製品（機能拡張プロセッサ）の生産フロー、参照符号１２はＳＲＡＭチップ５のみで構成される標準製品（標準ＳＲＡＭ）の生産フローである。
図３に示すように、プロセッサチップ１の機能を拡張するために用いられるＳＲＡＭチップ５は機能拡張専用とせず、これ単体でもＳＲＡＭ製品として製品化する。このようにＳＲＡＭチップ５を、機能拡張専用で開発するのではなく、ＳＲＡＭ製品として実際に製品に使用することを前提として開発する。これにより、ＬＳＩメーカにとっては、新製品の開発コストを圧縮できる。
また、実際に製品化されている既存のＳＲＡＭチップを利用して、プロセッサチップ１の機能を拡張することもできる。この場合、ＳＲＡＭチップを新規に開発しなくて済むので、機能拡張のための開発コストは全くかからない。
このようにプロセッサチップ１（主集積回路チップ）の機能を拡張するためのＳＲＡＭチップ５（副集積回路チップ）に製品としての機能を持たせる。さらにＳＲＡＭチップ５のみで構成されたＳＲＡＭ製品を生産する。これにより、多種多様な製品を生産するＬＳＩメーカにとっては、トータルの開発コストを低下できる。
よって、第１の実施形態に係るプロセッサチップ１を搭載したプロセッサ製品を、図３に示す生産フローにしたがって生産すれば、このプロセッサ製品ばかりでなく、他の製品、第１の実施形態では、ＳＲＡＭ製品にかかる製造コストも削減することが可能になる。
［第２の実施形態］
この発明に係るプロセッサチップ１では、その上にＳＲＡＭチップ５が搭載される。このため、機能拡張用パッド３が形成される面は、高い精度で平坦化されていたほうが良い。
図４（Ａ）および（Ｂ）はそれぞれ、第２の実施形態に係る半導体集積回路装置の断面図である。
図４（Ａ）に示すように、機能拡張用パッド３が形成される絶縁膜２０の表面を平坦化する。この平坦化にはＣＭＰ法を使用すれば良い。同図中の矢印は、ＣＭＰ法により平坦化された面を示している。
また、図４（Ｂ）に示すように、機能拡張用パッド３を、これが形成される絶縁膜２０とともにＣＭＰ法により平坦化しても良い。いわゆるダマシン法である。同図中の矢印は、ＣＭＰ法により平坦化された面を示している。
これらのように、プロセッサチップ１の機能拡張用パッド３が形成される面を平坦化することにより、ＳＲＡＭチップ５と機能拡張用パッド３とをより確実に接続できる。よって、プロセッサチップ１の機能を拡張する場合において、その歩留りを向上でき、製造コストをより低くできる。
また、ＳＲＡＭチップ５と機能拡張用パッド３とをより確実に接続できるので、機能拡張プロセッサ製品の信頼性、特に装置寿命に関する信頼性を高められる効果も、同時に期待できる。
［第３の実施形態］
ウェーハプロセス終了後、図３に示したように、チップにはバーンインと呼ばれる強制劣化試験が行われる。この後、チップをテストし、確実に動作したもののみを良品チップとし、次のアセンブリプロセスに進める。
機能拡張製品を生産する際には、良品チップのなかでも、特に優れたチップ（Known Good Die：ＫＧＤ）を選ぶ。このＫＧＤの基準は極めて高い。ベアチップ出荷が想定されるためである。つまり、チップを裸のままユーザに供給し、ＭＣＭのアセンブリをユーザに、ユーザ自身の好みに応じて自由にできるようにゆだねるのである。
この発明に係るプロセッサチップ１と、その機能を拡張するＳＲＡＭチップ５との接続は、フリップチップ方式である。このため、ＭＣＭのアセンブリに使用する半田リフロー装置を持っているユーザであれば、ユーザ自ら、プロセッサチップ１にＳＲＡＭチップ５を接続できる。したがって、この発明においても、プロセッサチップ１とＳＲＡＭチップ５との接続を、ユーザにゆだねることができる。
ところで、ＫＧＤの基準が過度に高いのは、“ベアチップ出荷”という流通方式が生まれて、そう時間が経過していないためである。
また、ＭＣＭのプロセスも比較的新しい技術であり、完全に完成しているわけではない。特にＭＣＭの歩留りは、ＫＧＤの品質によって、予想以上の変化をみせる。この原因はいまだ明確ではない。原因が明確でない以上、ＫＧＤの基準は過度に高く設定せざるを得ないのである。
ＬＳＩのなかでも、特に最先端の技術を駆使して製造されるメモリＬＳＩにおいては、１枚のウェーハからごく僅かしかＫＧＤを採れない、と予想される。このため、ＳＲＡＭチップ５が最先端の技術を駆使して製造されているような場合、図２（Ｂ）に示すように８つのＫＧＤを得るためには、相当の製造コストがかかることが予想される。これでは、廉価な製品をユーザに供給できない。
このような事情を解消する一つの例が、この第３の実施形態である。
図５は、この発明の第３の実施形態に係る生産フローを示す流れ図である。
図５に示す参照符号１０は、プロセッサチップ１のみで構成される標準製品（標準プロセッサ）の生産フロー、参照符号１１はプロセッサチップ１にＳＲＡＭチップ５を接続した機能拡張製品（機能拡張プロセッサ）の生産フロー、参照符号１２はＳＲＡＭチップ５のみで構成される標準製品（標準ＳＲＡＭ）の生産フローである。
図５に示すように、第３の実施形態では、プロセッサチップ１に、ＫＧＤではなく、良品チップをアセンブリし、これをパッケージングしたＳＲＡＭ製品を接続する。
パッケージング技術は既に確立している技術であり、その基準は、ＫＧＤのように過度に高くは設定されていない。即ち、パッケージングされた製品の基準は、模索期にあるＫＧＤの基準よりもはるかに適切である。
このように第３の実施形態によれば、パッケージングされた製品を機能拡張用の部品とするので、ＫＧＤを機能拡張用の部品とする場合に比べ、良品チップを無駄にする確率を小さくできる。よって、機能拡張製品の製造コストを、さらに下げることが可能になる。
［第４の実施形態］
次に、主集積回路チップに、機能拡張のために接続される製品に好適なパッケージの一例を、第４の実施形態として説明する。
図６は、この発明の第４の実施形態に係る機能拡張用のＳＲＡＭ製品を示す図で、（Ａ）図はその断面図、（Ｂ）図はその分解図である。
図６（Ａ）、（Ｂ）に示すように、パッケージとして好適なものは、チップサイズパッケージ（ＣＳＰ）である。ＳＲＡＭチップ５は接続用半田ボール３４を有している。接続用半田ボール３４は、配線板３１に形成された接続用パッド３３にフリップチップ方式を用いて接続される。配線板３１とＳＲＡＭチップ５との接続部分は、モールド樹脂３５によりモールドされる。
配線板３１に形成された半田ボール３２は、プロセッサチップ１の機能拡張用パッド３にフリップチップ方式にて接続される。この接続は、半田ボール３２を機能拡張用パッド３の上に載せた後、半田リフロー装置により、半田ボール３２をメルトすることで行われる。
このようなＣＳＰは、チップのサイズとほぼ同等の大きさである。このため、他のパッケージ、例えばＱＦＰ等に比べて、その大きさは大変小さい。よって、プロセッサチップ１の上に、より多く接続することができる。
また、ＣＳＰは配線板３１を有するので、これの外部端子、即ち半田ボール３２の配置を、ＳＲＡＭチップ５の半田ボール３４の配置と全く同じとすることもできる。このようにすると、ＳＲＡＭチップ５をベアチップの状態で接続する場合、およびＳＲＡＭチップ５をＣＳＰに収容した状態で接続する場合のどちらにも適用でき、便利である。
図７（Ａ）、（Ｂ）はそれぞれ、第４の実施形態に係るＳＲＡＭ製品を用いてプロセッサチップ１の機能を拡張した状態を示す斜視図である。
図７（Ａ）では、プロセッサチップ１に、２つの増設スロットを用いて、２つのＳＲＡＭ製品（ＣＳＰ）５が接続されている。ＳＲＡＭ製品（ＣＳＰ）５が８Ｍビットの容量を持つとすれば、図７（Ａ）に示す製品は、キャッシュメモリ２Ｍバイト拡張製品となる。
また、図７（Ｂ）では、プロセッサチップ１に、８つの増設スロットを全て用いて、８つのＳＲＡＭ製品（ＣＳＰ）５が接続されている。よって、図７（Ｂ）に示す製品は、キャッシュメモリ８Ｍバイト拡張製品となる。
このように、第４の実施形態においても、第１の実施形態と同様に、プロセッサ１のみで構成される標準製品の他、ＳＲＡＭ製品（ＣＳＰ）５の接続数に応じた機能拡張製品を得ることができる。
［第５の実施形態］
この発明による機能拡張は、キャッシュメモリの増設だけでなく、他の機能拡張にも適用できる。その代表的な一例を第５の実施形態として説明する。
図８は、この発明の第５の実施形態に係る半導体集積回路装置の斜視図である。
図８に示すように、プロセッサチップ１は、図示せぬ外部端子に接続される外部パッド２の他、プロセッサチップ１の機能を拡張するための副集積回路チップに接続される機能拡張用パッド３を有している。プロセッサチップ１は、機能拡張用パッド３により構成した６つの増設スロット４−１１〜４−１６を有しており、最大６つの副集積回路チップを接続できるようになっている。
この第５の実施形態では、増設スロット４−１１にはグラフィックスコントローラが、増設スロット４−１２にはインターフェースが接続されるようになっている。インターフェースは、グラフィックスコントローラとプロセッサチップ１との動作規格（動作周波数や動作電源電圧）が異なったり、あるいはグラフィックスコントローラとプロセッサチップ１とのデータ転送規格（入出力ビット数）が異なる場合に接続されるものである。そのためにインターフェースには、周波数変換器回路、電圧変換回路、マルチ／デマルチプレクサ等が組み込まれる。
また、増設スロット４−１３、４−１４には画像メモリが、増設スロット４−１５には画像データ通信用としてＭＥＰＧが、増設スロット４−１６にはキャッシュメモリが接続されるようになっている。
この第５の実施形態では、これらグラフィックスコントローラ、インターフェース、画像メモリ、ＭＰＥＧ、キャッシュメモリがそれぞれ副集積回路チップとして用意される。これらの副集積回路チップを、主集積回路チップであるプロセッサチップ１に接続することにより、これらの組み合わせに応じた種類の機能拡張製品が揃えられるようになっている。
なお、標準製品は、図８に示すプロセッサチップ１のみで構成される製品である。
以下、主集積回路チップ（プロセッサチップ１）の機能を拡張した例を、各副集積回路チップをそれぞれ、第４の実施形態のようにＣＳＰとした場合を想定して説明する。
図９（Ａ）、（Ｂ）はグラフィックス機能が拡張された製品を示す斜視図である。
図９（Ａ）に示すように、増設スロット４−１１を使用して、グラフィックスコントローラ製品（ＣＳＰ）５１がプロセッサチップ１に接続されている。これにより、プロセッサチップ１にはグラフィックス機能が拡張され、グラフィックス機能拡張製品（Ｉ）となる。
このグラフィックス機能拡張製品（Ｉ）は、インターフェースが接続されない。これは、グラフィックスコントローラ製品（ＣＳＰ）５１の動作規格およびデータ転送規格が、プロセッサチップ１の動作規格およびデータ転送規格と同じであるためである。
これに対し、図９（Ｂ）に示すグラフィックス機能拡張製品（II）では、増設スロット４−１２を使用して、インターフェース製品（ＣＳＰ）５２がプロセッサチップ１に接続されている。これは、グラフィックスコントローラ製品（ＣＳＰ）５１’の動作規格およびデータ転送規格（以下規格）が、プロセッサチップ１の規格と合わないためである。
インターフェース製品（ＣＳＰ）５２は、このような規格が合わないものどうしを電気的に接続する機能を持つ。このようなインターフェース製品（ＣＳＰ）５２を接続するための増設スロット４−１２を設ける大きな理由は次の通りである。
この発明では、第３の実施形態でも説明したように、主集積回路チップと副集積回路チップとの接続をメーカで行うばかりでなく、ユーザにゆだねることについても想定している。ユーザは、好みに応じたＬＳＩ製品を求める。つまりユーザは、一つのメーカのＬＳＩ製品だけでなく、様々なメーカからＬＳＩ製品を求める。
今後、技術の複雑化に伴って、一つのメーカで、全てのＬＳＩ製品を揃えることは難しくなってくる、と推測される。特にメモリ、プロセッサ、グラフィックスコントローラの開発には、それぞれ高度の技術力を要する。このため、これらのＬＳＩ製品の全てを、一つのメーカで揃えることは、極めて困難になると予測される。よって、ユーザが様々なメーカからＬＳＩ製品を求める傾向は、益々強まる。ユーザが様々なメーカからＬＳＩ製品を求める以上、主集積回路チップ（プロセッサチップ１）の規格と、副集積回路チップ（グラフィックスコントローラ製品（ＣＳＰ）５１’）の規格とが合わないことも充分に想定しなければならない。
第５の実施形態は、インターフェース製品（ＣＳＰ）５２を接続するための増設スロット４−１２を設けておくことで、主集積回路チップと副集積回路チップとで互いに規格が異なる場合でも互いに接続することができる。よって、ユーザ自身で、ユーザの好みに応じて独自にアセンブリできる利点も維持できる。
また、メーカにとっても、主集積回路チップの規格にあった副集積回路チップを新たに開発する必要が特になくなるので、開発コストを圧縮できる利点がある。
さらに主集積回路チップの規格に合わなくても、ユーザが要求する仕様を満足するような副集積回路チップが既にあれば、それを主集積回路チップに接続して製品化することもでき、受注から納入までのターンアラウンドタイムを短縮できる効果もある。
図１０（Ａ）に、上述したグラフィックス機能拡張製品（II）に、増設スロット４−１３、４−１４を使用し、２つのＶＲＡＭ製品（ＣＳＰ）５３を増設した製品を示す。ＶＲＡＭ製品（ＣＳＰ）５３は画像メモリとして機能する。
ＶＲＡＭ製品（ＣＳＰ）５３の容量を８Ｍビットとすると、２Ｍバイトの画像メモリを有する機能拡張製品となる。
また、図１０（Ｂ）は、図１０（Ａ）に示す製品に、増設スロット４−１５、４−１６を使用し、ＭＥＰＧ製品（ＣＳＰ）５４、およびＳＲＡＭ製品（ＣＳＰ）５をそれぞれ増設した製品を示している。
ＭＰＥＧ製品（ＣＳＰ）５４は画像データ通信用で、特に画像データを通信用に圧縮する機能を有する。また、ＳＲＡＭ製品（ＣＳＰ）５は、プロセッサチップ１のキャッシュメモリである。
ＳＲＡＭ製品（ＣＳＰ）５の容量を８Ｍビットとすると、１Ｍバイトのキャッシュメモリを有する。さらにＭＰＥＧ製品（ＣＳＰ）５４を有するので、画像データ通信機能を合わせ持つ機能拡張製品となる。
このように、この発明は、プロセッサのキャッシュメモリを拡張するだけでなく、プロセッサが使われる電子機器のシステムを取り込むような機能の拡張も可能である。
［第６の実施形態］
ＳＲＡＭチップ５を製品化する場合、この製品が搭載される回路基板の配線の配置が、プロセッサチップ１の機能拡張用パッド３の配置とが異なることも想定される。
このような場合には、ＳＲＡＭチップ５のパッドの配置を変更、即ち別のマスクセットを用いて、市販用のＳＲＡＭチップと、機能拡張用のＳＲＡＭチップとを製造しなければならない。これはウェーハプロセスの煩雑化を招く。特にホトリソグラフィ工程に使用するマスクセットの種類が増えるうえ、これらのマスクセットを全て管理する必要があるので、ＳＲＡＭチップの生産性は著しく損なわれる。
また、ホトリソグラフィ工程に使用する新たなマスクセットを開発し、製造するには高度の技術を要するので、相応の製造コストがかかる。
これらの事情を解消する一例が、この第６の実施形態である。
第６の実施形態は、第４の実施形態と同様にＳＲＡＭチップ５をＣＳＰ製品としてプロセッサチップ１に接続するものである。
図１１は、この発明の第６の実施形態に係る半導体集積回路装置を示す断面図である。
図１１に示すように、ＣＳＰ製品は配線板３１を有する。第６の実施形態では、配線板３１に、市販用配線板３１Ａ、機能拡張用配線板３１Ｂとの２種類を備える。市販用配線板３１ＡはＳＲＡＭチップ５を使用したＳＲＡＭ製品を市販するときに用いられる。また、機能拡張用配線３１ＢはＳＲＡＭチップ５をプロセッサチップ１に接続するときに用いる。
市販用配線板３１Ａの半田ボール３２の配置ピッチＰ１は、図示せぬ回路基板の配線の配置ピッチに合ったものに、また、接続パッド３３の配置ピッチＰ２はＳＲＡＭチップ５の半田ボール３４の配置ピッチＰ３に合ったものにされている。
機能拡張用配線板３１Ｂの半田ボール３２の配置ピッチＰ４は、プロセッサチップ１の機能拡張用パッド３の配置ピッチに合ったものに、また、接続パッド３３の配置ピッチＰ５はＳＲＡＭチップ５の半田ボール３４の配置ピッチＰ３に合ったものにされている。
以上のように、ＣＳＰ製品の配線板３１に、市販用配線板３１Ａ、および機能拡張用３１Ｂをそれぞれ備えることにより、１種類のマスクセットから、異なる配置ピッチを持つ回路基板、およびプロセッサチップ１のどちらにも接続できるＳＲＡＭ製品を得ることができる。
この場合には、配線板３１の種類は増えるが、ホトリソグラフィ工程に使用するマスクセットの種類が増えるよりは、生産性の悪化は小さくて済む。また、配線板３１のほうが、ホトリソグラフィ用のマスクセットよりも製造コストは低い。当然ＳＲＡＭチップ１よりも低い。
よって、第６の実施形態によれば、製造コストをさらに低下させることが可能である。
また、主集積回路チップに設けられた増設スロット４の大きさと、ここに接続される副集積回路チップの大きさとが互いに異なる場合もある。この場合にも、この第６の実施形態は次のように変形して適用することができる。
図１２は、この発明の第６の実施形態に係る半導体集積回路装置の変形を示す断面図である。
図１２に示すように、市販用配線板３１Ａの大きさは、ＳＲＡＭチップ５の大きさと、ほぼ同じである。これに対し、機能拡張用配線板３１Ｂの大きさは増設スロット４にあった大きさとされ、市販用配線板３１Ａよりも大きい。
このように市販用配線板３１Ａと、機能拡張用配線板３１Ｂとを備えることにより、増設スロット４の大きさと異なるサイズのＳＲＡＭチップ５でも、プロセッサチップ１に接続することができる。
［第７の実施形態］
次に、この発明に係るプロセッサ製品を収容するパッケージの例を、この発明の第７の実施形態として説明する。
なお、この説明は、各副集積回路チップをそれぞれ、第４の実施形態のようにＣＳＰとした場合を想定している。
図１３（Ａ）は、この発明に係るプロセッサ製品をＰＧＡ型パッケージに収容した状態を示す平面図である。また、図１３（Ｂ）は図１３（Ａ）中のＢ−Ｂ線に沿う断面図である。
図１３（Ａ）、（Ｂ）に示すように、ＰＧＡ型のセラミックパッケージ６１の中には、ＳＲＡＭ製品（ＣＳＰ）５が接続されたプロセッサチップ１が収容されている。プロセッサチップ１の外部パッド２は、パッケージ６１の図示せぬ配線パターンにボンディングワイヤ６２により電気的に接続されている。図示せぬ配線パターンは、パッケージ６１の外部ピン６３に電気的に接続される。参照符号６４は、気密封止用のキャップである。
このようにこの発明に係るプロセッサは、既存のＰＧＡ型のセラミックパッケージに収容することができる。よって、電子機器のシステムを構成するマザーボード上に、従来と同様に接続することができる。
また、この発明に係るプロセッサは、ＰＧＡ型のセラミックパッケージばかりでなく、他の既存のパッケージにも収容可能である。
図１４（Ａ）は、この発明に係るプロセッサを、ＢＧＡ型のセラミックパッケージ７１に収容した例、図１４（Ｂ）はモールドパッケージ（ＱＦＰ型）７２に収容した例である。
さらにこの発明に係るプロセッサは、ＴＡＢ方式とすることも可能である。
図１４（Ｃ）はＴＡＢ方式とした例である。
図１４（Ｃ）に示すように、プロセッサチップ１の外部パッド２はＴＡＢテープ７３に形成された薄膜導線パターン７４に電気的に接続される。また、参照符号７５は、外部パッド２と薄膜導線パターン７４との接続部分を外界から隔離するためのポッティング樹脂である。
図１４（Ｄ）は、この発明に係るプロセッサを、チップサイズパッケージ７６に収容した例である。
図１４（Ｄ）に示すチップサイズパッケージ７６は、電子機器のシステムを構成するマザーボードに、フリップチップ方式により接続される。
このようにこの発明に係るプロセッサは、様々な既存のパッケージに収容して、製品化することができる。
［第８の実施形態］
この発明に係るプロセッサ製品は、既存のＬＳＩチップと同様に、マルチチップパッケージ（ＭＣＰ）やマルチチップモジュール（ＭＣＭ）とすることも可能である。以下、この発明に係るプロセッサ製品を、ＭＣＰやＭＣＭとした例を、この発明の第８の実施形態として説明する。この説明においても、各副集積回路チップをそれぞれ、第４の実施形態のようにＣＳＰとした場合を想定する。
図１５は、この発明に係るプロセッサ製品をマルチチップパッケージ製品としたときの平面図である。
図１５に示すように、セラミックパッケージ６１の中には、ＳＲＡＭ製品（ＣＳＰ）５が接続され、機能が拡張されたプロセッサチップ１が４つ収容されている。これにより、ＭＣＰ製品となる。
このようにこの発明に係るプロセッサ製品をＭＣＰ製品とすれば、従来のＭＣＰ製品に比べて、多くの機能を、よりコンパクトに集積することが可能になる。
図１６は、この発明に係るプロセッサ製品をマルチチップモジュール製品としたときの平面図である。
図１６に示すように、ＳＲＡＭ製品（ＣＳＰ）５が接続され、機能が拡張されたプロセッサチップ１、および第５の実施形態により説明したプロセッサチップ１がそれぞれ、システム構成用の回路基板８１に接続されて、マルチチップモジュール製品を構成している。
このようにこの発明に係るプロセッサ製品をＭＣＭ製品とすれば、ＭＣＰ製品と同様に、多くの機能を、よりコンパクトに集積できる。
さらに図１６に示すＭＣＭ製品を、図１７に示すように、セラミックパッケージ６１の中に収容しても良い。これは、マルチチップモジュールパッケージ製品とよばれる製品となる。
以上、この発明を第１〜第８の実施形態により説明したが、この発明はこれらの実施形態に限られるものではなく、様々な変形が可能である。
例えば上記実施形態では、主集積回路チップとしてプロセッサチップを例示したが、主集積回路チップとして、ギガビットクラスの記憶容量を持つ超大規模メモリチップに変更することもできる。
この場合には、超大規模メモリチップに、その機能を拡張するための副集積回路チップを接続することにより、メモリ製品としての機能ばかりでなく、その周辺のシステムを取り込み、より高度な機能と超大規模メモリとを同時に集積したＬＳＩ製品を、より廉価に提供することができる。
図１はこの発明の第１の実施形態に係る半導体集積回路装置の斜視図。 図２（Ａ）、（Ｂ）はそれぞれ第１の実施形態に係る半導体集積回路装置の機能を拡張した状態を示す斜視図。 図３はこの発明の第１の実施形態に係る半導体集積回路装置を利用した生産フローを示す流れ図。 図４（Ａ）はこの発明の第２の実施形態に係る半導体集積回路装置の断面図、図４（Ｂ）はこの発明の第２の実施形態に係る半導体集積回路装置の変形例を示す断面図。 図５はこの発明の第３の実施形態に係る半導体集積回路装置の生産フローを示す流れ図。 図６（Ａ）はこの発明の第４の実施形態に係る半導体集積回路装置が具備するキャッシュメモリの断面図、図４（Ｂ）はこの発明の第４の実施形態に係る半導体集積回路装置が具備するキャッシュメモリの分解図。 図７（Ａ）、（Ｂ）はそれぞれ第４の実施形態に係る半導体集積回路装置を用いて主集積回路チップの機能を拡張した状態を示す斜視図。 図８はこの発明の第５の実施形態に係る半導体集積回路装置の斜視図。 図９（Ａ）、（Ｂ）はそれぞれ第５の実施形態に係る半導体集積回路装置の機能を拡張した状態を示す斜視図。 図１０（Ａ）、（Ｂ）はそれぞれ第５の実施形態に係る半導体集積回路装置の機能を拡張した状態を示す斜視図。 図１１はこの発明の第６の実施形態に係る半導体集積回路装置を示す図。 図１２はこの発明の第６の実施形態に係る半導体集積回路装置の変形例を示す図。 図１３（Ａ）はこの発明の第７の実施形態に係る半導体集積回路装置の平面図、図１３（Ｂ）は図１３（Ａ）中のＢ−Ｂ線に沿う断面図。 図１４（Ａ）〜（Ｄ）はそれぞれこの発明の第７の実施形態に係る半導体集積回路装置の変形例を示す断面図。 図１５はこの発明に係る半導体集積回路装置をマルチチップパッケージ製品としたときの平面図。 図１６はこの発明に係る半導体集積回路装置をマルチチップモジュール製品としたときの平面図。 図１７はこの発明に係る半導体集積回路装置をマルチチップモジュールパッケージ製品としたときの平面図。 図１８（Ａ）、（Ｂ）はそれぞれ従来のマルチチップパッケージ製品の平面図。
符号の説明
１…プロセッサチップ、２…外部パッド、３…機能拡張用パッド、４−１〜４−８、４−１１〜４−１６…増設スロット、５…ＳＲＡＭチップ／ＳＲＡＭ製品（ＣＳＰ）、１０…標準プロセッサ製品生産フロー、１１…機能拡張プロセッサ製品生産フロー、１２…標準ＳＲＡＭ製品生産フロー、２０…機能拡張用パッドが形成される絶縁膜、３１…配線板、３１Ａ…市販用配線板、３１Ｂ…機能拡張用配線板、３２…半田ボール、３３…接続用パッド、３４…接続用半田ボール、３５…モールド樹脂、５１、５１’…グラフィックスコントローラ製品（ＣＳＰ）、５２…インターフェース製品（ＣＳＰ）、５３…ＶＲＡＭ製品（ＣＳＰ）、５４…ＭＰＥＧ製品（ＣＳＰ）、６１…セラミックパッケージ（ＰＧＡ）、７１…セラミックパッケージ（ＢＧＡ）、７２…モールドパッケージ（ＱＦＰ）、７５…ポッティング樹脂（ＴＡＢ）、７６…チップサイズパッケージ（ＣＳＰ）、８１…システム構成用の回路基板（ＭＣＭ）。

Claims (5)

  1. 主集積回路チップと、前記主集積回路チップに設けられた、外部端子に接続される外部パッドと、前記主集積回路チップに設けられた、この主集積回路チップの機能を拡張するための副集積回路チップに接続される機能拡張用パッドとを具備し、
    パッケージに収容されている前記副集積回路チップと前記主集積回路チップとを接続する機能拡張用パッドで構成されていることを特徴とする半導体集積回路装置。
  2. 前記副集積回路チップは標準製品で構成されることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記主集積回路チップと前記副集積回路チップとの接続部分がバンプにより接続されることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
  4. 前記主集積回路チップと前記副集積回路チップとの間にそれぞれのパッドを接続する配線板を有することを特徴とする請求項１至乃請求項３のいずれかに記載の半導体集積回路装置。
  5. 前記主集積回路チップと前記副集積回路チップとの間にそれぞれのパッドを接続する配線板を有し、前記配線板を半導体基板で形成することを特徴とする請求項１至乃請求項４のいずれかに記載の半導体集積回路装置。
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