DE19754372A1 - Chipanordnung und Verfahren zur Herstellung einer Chipanordnung - Google Patents

Chipanordnung und Verfahren zur Herstellung einer Chipanordnung

Info

Publication number
DE19754372A1
DE19754372A1 DE19754372A DE19754372A DE19754372A1 DE 19754372 A1 DE19754372 A1 DE 19754372A1 DE 19754372 A DE19754372 A DE 19754372A DE 19754372 A DE19754372 A DE 19754372A DE 19754372 A1 DE19754372 A1 DE 19754372A1
Authority
DE
Germany
Prior art keywords
chip
contact
layer
arrangement
material elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19754372A
Other languages
English (en)
Inventor
Herbert Reichl
Juergen Auersperg
Juergen Simon
Rolf Aschenbrenner
Joachim Kloeser
Erik Jung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE19754372A priority Critical patent/DE19754372A1/de
Priority to PCT/DE1998/000724 priority patent/WO1998040912A1/de
Publication of DE19754372A1 publication Critical patent/DE19754372A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/119Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191Forming a passivation layer after forming the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Description

Die vorliegende Erfindung betrifft eine Chipanordnung gemäß dem Ober­ begriff des Anspruchs 1 sowie ein Verfahren zur Herstellung einer Chi­ panordnung gemäß dem Oberbegriff des Anspruchs 5.
Chipanordnungen der hier in Rede stehenden Art werden oftmals als sogenannte "Chip Size Packages" realisiert, die zum einen eine Umvertei­ lung der peripher angeordneten Anschlußflächen eines Chips für eine nachfolgende Kontaktierung mit weiteren Bauelementen oder Substraten ermöglichen und zum anderen durch ihre im Vergleich zum Chip erhöhte mechanische Stabilität eine Anschlußkontaktierung mit hoher mechani­ scher Zuverlässigkeit gewährleisten sollen. Hierzu weisen bekannte Chipanordnungen eine auf der mit Anschlußflächen versehenen Oberfläche des Chips angeordnete Umverdrahtungslage auf, die mit einer Leiterbahn­ struktur versehen ist zur Erzielung einer Umverteilung der peripher angeordneten Anschlußflächen des Chips in eine flächig verteilte An­ schlußflächenanordnung mit Anschlußflächen, die im Vergleich zu der peripheren Anschlußflächenanordnung einen wesentlich erhöhten Abstand voneinander aufweisen. Hierdurch wird beispielsweise einem durch einen Anschlußflächen-Kurzschluß bedingten Bauteilversagen vorgebeugt. Zur mechanischen Stabilisierung des aus dem durch die Umverdrahtungslage und dem Chip geschaffenen Verbundes ist es bekannt, zwischen der Chipoberfläche und der Umverdrahtungslage einen sogenannten "Underfiller" anzuordnen. Neben der mechanischen Stabilisierung des Verbunds dient dieser Underfiller auch zu einer Versiegelung des zwi­ schen der Umverdrahtungslage und der Chipoberfläche ausgebildeten Spaltraumes. Eine derartig aufgebaute Chipanordnung ist beispielsweise aus der US 5,289,346 bekannt.
Als eine weitere, die Zuverlässigkeit einer Chipanordnung bzw. eines Chips erhöhende Maßnahme ist es bekannt, daß Kontaktmaterial, das zur Kontaktierung des Chips bzw. der Chipanordnung mit einem weiteren Bauteil zwischen den Anschlußflächen des Chips bzw. der Chipanordnung und den Anschlußflächen des weiteren angeordnet ist, säulenartig anzu­ ordnen, um einen möglichst weitgehenden Abbau der im Kontaktbereich aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten der miteinander kontaktierten Bauteile auftretenden Spannungen zu ermögli­ chen. Eine derartige Anordnung des Kontaktmaterials ist beispielsweise aus "IEEE TRANSACTIONS ON COMPONENTS, PACKAGING; AND MANUFACTURING TECHNOLOGY-PART A; VOL 18, NO. 1, MARCH 1995, Seiten 82 ff" bekannt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Chipanord­ nung zu schaffen sowie ein Verfahren zur Herstellung einer Chipanord­ nung vorzuschlagen, die einerseits einfach herstellbar ist und sich anderer­ seits durch eine große Zuverlässigkeit auszeichnet.
Zur Lösung dieser Aufgabe wird eine Chipanordnung mit den Merkmalen des Anspruchs 1 vorgeschlagen.
Bei der erfindungsgemäßen Chipanordnung ist die Umverdrahtungslage gegen die Oberfläche des Chips angeschmiegt angeordnet und mit einer Abstandslage aus einem nichtleitenden, als Vergußmaterial ausgebildeten Matrixmaterial abgedeckt, das in durchgängig ausgebildeten Materialauf­ nahmen Kontaktmaterialelemente aus einem Kontaktmaterial aufnimmt, derart, daß die Kontaktmaterialelemente auf den Anschlußkontakten der Umverdrahtungslage angeordnet sind und mit jeweils auf Kontaktflächen der Kontaktmaterialelemente angeordneten, erhöhten Kontaktmetallisie­ rungen Verbindungskontaktanordnungen bilden.
Die erfindungsgemäße Chipanordnung weist einen im Vergleich zu be­ kannten Chipanordnungen vereinfachten Aufbau auf, da die Umverdrah­ tungslage angeschmiegt gegen die Oberflächenkontur des Chips angeord­ net werden kann, wobei möglicherweise hierdurch verursachte Uneben­ heiten der Oberfläche der Umverdrahtungslage durch die darauf angeord­ nete Abstandslage ausgeglichen werden. Aufgrund der angeschmiegten Anordnung der Umverdrahtungslage entfällt die bislang für notwendig gehaltene Maßnahme, zwischen der Umverdrahtungslage und der Chipo­ berfläche einen Underfiller vorzusehen. Gleichzeitig ermöglicht die Abstandslage mit den darin aufgenommenen Kontaktmaterialelementen die Ausbildung von zwischen den Anschlußkontakten der Umverdrahtungslage und den erhöhten Kontaktmetallisierungen zur Außenkontaktierung der Chipanordnung angeordneten Distanzstücken, die aufgrund ihres Material­ volumens einen wirksamen Abbau der vorstehend erörterten thermisch bedingten Spannungen im Kontaktierungsbereich ermöglichen. Bedingt durch die Anordnung der Kontaktmaterialelemente in einer mechanisch abstützenden Matrixmaterial sind extrem schlanke Ausbildungen der Kontaktmaterialelemente möglich, die ohne die abstützende Wirkung des Matrixmaterials nicht über die notwendige mechanische Festigkeit verfü­ gen würden.
Bei einer vorteilhaften Ausführungsform der Chipanordnung bestehen die erhöhten Kontaktmetallisierungen der Verbindungskontaktanordnung aus einem Verbindungsmaterial mit einem im Vergleich zum Kontaktmaterial der Kontaktmaterialelemente niedrigen Schmelzpunkt. Hierdurch wird sichergestellt, daß bei einer Kontaktierung der Chipanordnung auf einem Substrat oder mit einem weiteren Bauelement das Aufschmelzen der Kontaktmetallisierungen nicht gleichzeitig zu einem Aufschmelzen der Kontaktmaterialelemente führt.
Als vorteilhaft erweist es sich auch, wenn die Kontaktflächen der Kon­ taktmaterialelemente bündig in einer Oberfläche der Abstandslage ange­ ordnet sind und die Kontaktflächen zusammen mit der Oberfläche eine plane Fläche bilden. Bei einer derartigen Ausgestaltung der Chipanord­ nung ist die Aufbringung des Verbindungsmaterials zur Ausbildung der erhöhten Kontaktmetallisierungen besonders leicht mittels eines der herkömmlichen Verfahren, beispielsweise mittels eines Lötpastenauftrags, möglich.
Wenn ein den Chip und die Abstandslage aufweisender Lagenverbund auf der Seite der erhöhten Kontaktmetallisierungen eine konkav gekrümmte Oberfläche aufweist, läßt sich die hierdurch bewirkte Formelastizität der Chipanordnung vorteilhaft zu einem Abbau von Spannungen nutzen, die nach Kontaktierung der Chipanordnung mit einem Substrat oder einem Bauteil, das einen im Vergleich zur Chipanordnung größeren thermischen Ausdehnungskoeffizienten aufweist, entstehen können. Hierdurch wird also die Zuverlässigkeit der Chipanordnung erheblich erhöht.
Das erfindungsgemäße Verfahren zur Herstellung einer Chipanordnung der vorstehend erläuterten Art weist die Merkmale des Anspruchs 5 auf.
Bei dem erfindungsgemäßen Verfahren erfolgt ausgehend von der Bereit­ stellung eines Chips und der Kontaktierung von Anschlußflächen des Chips mit Chipkontakten einer Umverdrahtungslage eine Aufbringung von Kontaktmaterialelementen auf eine äußere Anschlußflächenanordnung definierende Anschlußkontakte der Umverdrahtungslage. Anschließend erfolgt die Aufbringung eines als Vergußmaterial ausgebildeten Matrix­ materials auf die Umverdrahtungslage mit zumindest teilweise erfolgender Einbettung der Kontaktmaterialelemente. Hieran schließt sich die Ausbil­ dung einer aus dem Matrixmaterial und den Kontaktmaterialelementen gebildeten Abstandslage durch einen das Matrixmaterial und die Kontakt­ materialelemente erfassenden Oberflächenabtrag zur Erzeugung einer im Matrixmaterial bündigen Anordnung von Kontaktflächen der Kontaktmate­ rialelemente an. Anschließend erfolgt die Aufbringung von Verbindungs­ material zur Ausbildung von als äußere Verbindungskontakte dienenden erhöhten Kontaktmetallisierungen auf den Kontaktflächen der Kontakt­ materialelemente.
Wenn die Kontaktmaterialelemente durch ein Umschmelzen eines zuvor auf die Anschlußkontakte aufgebrachten Kontaktmaterials gebildet wer­ den, ist es möglich, sowohl die Kontaktmaterialelemente als auch die als äußere Verbindungskontake dienenden erhöhten Kontaktmetallisierungen in ein und demselben, konventionellen Verfahren auszubilden, was die Herstellung der gesamten Chipanordnung sehr vereinfacht.
Als besonders vorteilhaft erweist es sich, wenn das Matrixmaterial als Fließmaterial auf die Umverdrahtungslage aufgebracht wird, da hierdurch eine besonders gute Anpassung an die Kontaktmaterialelemente durch eine die Kontaktmaterialelemente allseitig umschließende Einbettung möglich ist.
Wenn der Oberflächenabtrag zur Ausbildung der Abstandslage aus dem Matrixmaterial und den Kontaktmaterialelementen durch ein Schneidver­ fahren erfolgt, ist die Ausbildung einer planen Oberfläche der Abstandsla­ ge in besonders einfacher und schneller Weise möglich. Zur Durchführung des Schneidverfahrens kommt beispielsweise eine Fräsbearbeitung oder auch ein Glattschnitt durch die Abstandslage parallel zur Oberfläche des Chips in Frage.
Bevorzugt erfolgt die Ausbildung der als äußere Verbindungskontakte dienenden erhöhten Kontaktmetallisierungen durch ein Umschmelzen eines zuvor auf die Kontaktflächen der Kontaktmaterialelemente aufgebrachten Verbindungsmaterials.
Zur mechanischen Verstärkung der Umverdrahtungslage, insbesondere in dem Fall, daß die Umverdrahtungslage durch einen mit einer Leiterbahn­ struktur versehenen Filmträger ausgebildet ist, erweist es sich als vorteil­ haft, zur Ausbildung der die äußere Anschlußflächenanordnung definie­ renden Anschlußkontakte der Umverdrahtungslage eine Nickel aufweisen­ de Auftragsschicht auf die Leiterbahnstruktur der Umverdrahtungslage aufzubringen. Darüber hinaus ermöglicht die Nickel-Auftragsschicht eine erleichterte Kontaktierung der Anschlußkontakte mit dem Kontaktmaterial der Kontaktmaterialelemente.
Eine besonders bevorzugte Verfahrensvariante besteht darin, daß ein den Chip und die Umverdrahtungslage aufweisender Lagenverbund vor Auf­ bringung des Matrixmaterials einer Vorspannung ausgesetzt wird, derart, daß die Rückseite des Chips eine konvexe Flächenkrümmung aufweist, anschließend das Matrixmaterial in fließfähigem Zustand auf den Lagen­ verbund aufgebracht wird, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Matrixmaterials unter Vorspannung gehalten wird.
Eine weitere Verfahrensvariante besteht darin, einen den Chip und die Umverdrahtungslage aufweisenden Lagenverbund nach Aufbringung des Matrixmaterials in fließfähigem Zustand einer Vorspannung auszusetzten, derart, daß die Rückseite des Chips eine konvexe Flächenkrümmung aufweist, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Matrixmaterials unter Vorspannung gehalten wird.
Das Ergebnis beider vorgenannten Verfahrensvarianten ist eine Chip­ anordnung mit einem aufgrund der fixierenden Wirkung des Matrixmateri­ als gekrümmten Lagenverbund. Durch die Krümmung des Lagenverbunds wird eine Formelastizität der Chipanordnung ermöglicht, die bei ebener Ausbildung des Lagenverbunds nicht vorhanden ist. Somit ist es möglich, daß die beispielsweise auf einem Substrat kontaktierte Chipanordnung bei einer Längenausdehnung des Substrats unter Rückstellung der Krümmung formelastisch verformbar ist, so daß die Kontaktstellen zwischen der Chipanordnung und dem Substrat mit einer geringeren Querkraft belastet werden, als dies bei einer ebenen Ausbildung des Lagenverbunds der Fall wäre. Die hieraus resultierende Spannungsreduzierung trägt erheblich zu einer Steigerung der Zuverlässigkeit der Chipanordnung bei.
Schließlich besteht ein besonderer Vorteil des erfindungsgemäßen Verfah­ rens darin, daß die Bereitstellung des Chips zusammen mit der Bereitstel­ lung weiterer Chips in einem Waferverbund erfolgen kann, und einer Auflösung des Waferverbunds zur Herstellung vereinzelter Chipanordnun­ gen erst nach Aufbringung des Matrixmaterials erfolgt. Da hierbei insbe­ sondere die einen hohen apparativen und regelungstechnischen Aufwand erfordernde Handhabung vereinzelter Chips bei der Herstellung von Chipanordnungen entfällt, läßt sich die Herstellung derartiger Chipanord­ nungen erheblich vereinfachen.
Bevorzugte Ausführungsformen der erfindungsgemäßen Chipanordnung unter Darstellung möglicher Varianten des erfindungsgemäßen Verfahrens werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Chip in Querschnittdarstellung;
Fig. 2 eine Chipanordnung mit dem in Fig. 1 dargestellten Chip und einer auf die Chipoberfläche aufgebrachten Umverdrahtungslage;
Fig. 3 die Chipanordnung gemäß Fig. 2 mit auf Anschlußkontakten der Umverdrahtungslage angeordneten Kontaktmaterialelementen;
Fig. 4 die Chipanordnung gemäß Fig. 3 mit einer die Kontaktmate­ rialelemente einbettenden Matrixmaterial;
Fig. 5 die in Fig. 4 dargestellte Chipanordnung nach einem Oberflä­ chenabtrag der Materialmatrix zur Ausbildung einer Abstandslage;
Fig. 6 die in Fig. 5 dargestellte Chipanordnung mit auf Kontaktflä­ chen der Kontaktmaterialelemente angeordneten Kontaktmetallisie­ rungen;
Fig. 7 die in Fig. 6 dargestellte Chipanordnung mit konkav ge­ krümmter Anordnung der Abstandslage zur Ausbildung einer Chip­ anordnung mit insgesamt gekrümmtem Lagenverbund;
Fig. 8 die in Fig. 7 dargestellte Chipanordnung nach Kontaktierung mit einem Substrat;
Fig. 9 die in Fig. 8 dargestellte Chipanordnung nach einer Längs­ dehnung des Substrats.
Fig. 1 zeigt in einer Querschnittdarstellung einen Chip 20 mit auf einer Chipoberfläche 21 angeordneten Anschlußflächen 22 einer peripheren Anschlußflächenanordnung 23 des Chips. Zur elektrischen Isolierung ist die Chipoberfläche 21 mit Ausnahme der Anschlußflächen 22 mit einer Passivierungsschicht 24 versehen.
Ausgehend von dem in Fig. 1 dargestellten Chip 20 wird nachfolgend unter Bezugnahme auf die Fig. 2 bis 5 die Herstellung einer in den Fig. 6 bzw. 7 dargestellten Chipanordnung 25, 26 beschrieben.
Hierzu erfolgt zunächst die Anordnung einer Umverdrahtungslage 27 auf der Chipoberfläche 21 des Chips 20. Die Umverdrahtungslage 27 weist im vorliegenden Fall einen Folienträger 28 auf, der mit einer Leiterbahn­ struktur 29 versehen ist. Die Leiterbahnstruktur 29 des Folienträger 28 weist gegenüberliegend den Anschlußflächen 22 des Chips 20 hier nicht näher dargestellte Chipkontakte auf, die mit einer Kontaktmetallisierung zur erleichterten Kontaktierung mit den Anschlußflächen 22 des Chips 20 versehen sein können. Umgekehrt ist es auch möglich, die Anschlußflä­ chen 22 des Chips mit einer derartigen Kontaktmetallisierung zu versehen. Auf der von der Chipoberfläche 21 abgewandten Seite des Folienträgers 28 weist die Leiterbahnstruktur 29 Anschlußkontakte 30 zur Definition einer äußeren Anschlußflächenanordnung 31 auf, die, wie aus Fig. 2 ersichtlich ist, von der Anschlußflächenanordnung 23 des Chips abwei­ chend ausgebildet ist und im vorliegenden Fall ausgehend von der periphe­ ren, also längs der Chipränder verlaufenden Anschlußflächenanordnung 23 des Chips 20, zu einer gleichmäßig über die Oberfläche 21 des Chips 20 verteilten Anschlußflächenanordnung führt.
Auf den Anschlußkontakten 30 der Anschlußflächenanordnung 31 ist im vorliegenden Fall eine Nickel aufweisende erhöhte Kontaktmetallisierung 32 aufgebracht, die einerseits für eine mechanische Stabilisierung der filigranen Leiterbahnstruktur 29 der Umverdrahtungslage 27 sorgt, und andererseits eine erleichterte und qualitativ verbesserte Kontaktierung der Anschlußkontakte 30 der Umverdrahtungslage 27 mit in Fig. 3 darge­ stellten Kontaktmaterialelementen 33 ermöglicht.
Die Kontaktmaterialelemente 33 sind im vorliegenden Fall aus einem im Lotpastendruck auf die Anschlußkontakte 30 bzw. die darauf angeordne­ ten Kontaktmetallisierungen 32 der Umverdrahtungslage 27 aufgebrachten Kontaktmaterial 34 gebildet, das nach Aufbringen auf die Kontaktmetalli­ sierungen 32 durch einen Reflow-Prozeß in die in Fig. 3 dargestellte Form überführt wird, wobei gleichzeitig eine stoffschlüssige Verbindung zwi­ schen dem Kontaktmaterial 34 der Kontaktmaterialelemente 33 und den Kontaktmetallisierungen 32 hergestellt wird. Für die Auswahl des Kon­ taktmaterials 34 bietet sich aus Gründen, die nachfolgend noch näher erläutert werden, eine relativ hochschmelzende Lotlegierung, wie bei­ spielsweise PbSn 95/5 oder SnAg 3,5, an.
Ausgehend von der in Fig. 3 dargestellten Konfiguration erfolgt, wie aus Fig. 4 hervorgeht, der Auftrag eines fließfähigen Matrixmaterials 35 aus einem nichtleitendem Kunststoff, beispielsweise aus einem Epoxidharz, das im vorliegenden Fall bis zur völligen Abdeckung der Kontaktmateria­ lelemente 33 auf die Umverdrahtungslage 27 aufgebracht wird.
Nach Aushärtung bzw. Erstarrung des Matrixmaterials 35 wird ein Ober­ flächenabtrag zur Erzeugung einer mit einer ebenen Oberfläche 36 verse­ henen, die Kontaktmaterialelemente 33 umfassenden Abstandslage 37 durchgeführt (Fig. 5). Dieser Oberflächenabtrag kann durch eine Fräsbe­ arbeitung oder auch durch einen parallel zur Chipoberfläche 21 geführten Schnitt erfolgen. Durch den Oberflächenabtrag werden ebene Kontaktflä­ chen 38 der Kontaktmaterialelemente 33 erzeugt, die bündig in der Ober­ fläche 36 angeordnet sind.
Wie Fig. 6 zeigt, erfolgt ausgehend von der in Fig. 5 dargestellten Konfi­ guration die Anordnung von erhöhten Kontaktmetallisierungen 39 auf den Kontaktflächen 38 der Kontaktmaterialelemente 33. Hierzu kann, wie schon zuvor bei der Herstellung der Kontaktmaterialelemente 33, ein Lotpastendruck zum Auftrag eines zur Herstellung der Kontaktmetallisie­ rungen 39 verwendeten Verbindungsmaterials 40 eingesetzt werden. Die Form sowie die stoffschlüssige Verbindung der Kontaktmetallisierungen 39 kann dann wieder durch einen Reflow-Prozeß bewirkt werden. Wenn bei der Auswahl des Verbindungsmaterials 40 ein im Vergleich zum Kontaktmaterial 34 niedrigschmelzendes Lotmaterial, wie beispielsweise PbSn 40/60, verwendet wird, ist es möglich, den Reflow ohne Beeinträch­ tigung, insbesondere ohne ein Aufschmelzen der Kontaktmaterialelemente 33 durchzuführen.
Die in Fig. 6 dargestellte Chipanordnung 25 kann nun, wie in der SMD- (Surface-Mounted-Device)Technik üblich, mit den Verbindungskontakte darstellenden erhöhten Kontaktmetallisierungen 39 auf zugeordnete, hier nicht dargestellte Anschlußflächen eines Substrats plaziert und durch einen weiteren Reflow-Prozeß mit dem Substrat kontaktiert werden.
Aufgrund der übereinander liegenden Stapelanordnung der Kontaktmateri­ alelemente 33 und der Kontaktmetallisierungen 39 werden insgesamt, jeweils aus einem Kontaktmaterialelement 33 und einer Kontaktmetallisie­ rung 39 gebildete Verbindungskontaktanordnungen 41 geschaffen, die ein im Vergleich mit den Kontaktmetallisierungen 39 erheblich vergrößertes Materialvolumen aufweisen, wodurch Spannungen aufgrund unterschiedli­ cher thermischer Ausdehnungskoeffizienten der Chipanordnung und des mit der Chipanordnung verbundenen Substrats im Materialvolumen der Verbindungskontaktanordnungen 41 abgebaut werden können, bevor sie die Chipanordnung erreichen.
Wie aus Fig. 6 ferner deutlich wird, ermöglicht die Chipanordnung 25 nicht nur einen wirksamen Spannungsabbau innerhalb der Verbindungs­ kontaktanordnungen 41, wobei das Matrixmaterial 35 mechanisch stützend wirkt, so daß beispielsweise die Kontaktmaterialelemente 33 hochgradig duktil ausgeführt werden können, sondern darüber hinaus auch gleichzei­ tig einen völlig gekapselten Aufbau der Chipanordnung mit einer nach außen hin durch das Matrixmaterial 35 vollständig versiegelten Chipober­ fläche 21.
In den Fig. 7 bis 9 ist die Chipanordnung 26 dargestellt, die einen im wesentlichen aus dem Chip 20, der Umverdrahtungslage 27 und der Abstandslage 37 zusammengesetzten und bezogen auf die Oberfläche 36 der Abstandslage 37 gekrümmten Lagenverbund 42 aufweisen. Dabei wird die gekrümmte Anordnung dadurch erzeugt, daß eine entsprechend ge­ krümmte Anordnung des Chips 20 bzw. des aus dem Chip 20 und der Umverdrahtungslage 27 durch Aufbringen einer Vorspannung erzeugte gekrümmte Lagenanordnung durch das Matrixmaterial 35 fixiert wird. Dies kann beispielsweise dadurch geschehen, daß, wie in Fig. 7 durch die Pfeile 43 angedeutet, der Chip 20 mit der darauf angeordneten Umver­ drahtungslage 27 aus der Ebene ausgelenkt wird und in dieser Position nach Auftrag des in einem fließfähigen Zustand befindlichen Matrixmateri­ als 35 bis zur Aushärtung des Matrixmaterials gehalten wird. Wenn nun die Druckeinspannung gelöst wird, verbleibt die Chipanordnung aufgrund der fixierenden Wirkung des Matrixmaterials 35 in dem gekrümmten Zustand.
Wie Fig. 8 zeigt, kann nunmehr die Chipanordnung 26 durch einen Re­ flow-Vorgang über die Kontaktmetallisierungen 39 mit zugeordneten Anschlußkontakten 44 eines Substrats 45 verbunden werden. Erfolgt nunmehr, wie in Fig. 9 dargestellt, im Betrieb der Chipanordnung 26 eine thermisch bedingte Längenausdehnung des Substrats 45 ausgehend von einer Länge l um einen Betrag δl, so wird die Chipanordnung 26 unter Überwindung der formelastischen Rückstellkräfte ausgehend von der gekrümmten Anordnung des Lagenverbunds 42 (Fig. 8) in eine ebene Anordnung des Lagenverbunds 42 (Fig. 9) unter Aufrechterhaltung des Verbindungskontakts zwischen den Kontaktmetallisierungen 39 und den Anschlußkontakten 44 des Substrats 45 überführt. Dabei sind notwendige Höhenänderungen δh der Kontaktmetallisierungen 39 ausgehend von einer Höhe h bzw. h1 zu einer Höhe h + δh bzw. h1 - δh aufgrund des duktilen Werkstoffverhaltens der Kontaktmetallisierungen 39 sowie auch der Kontaktmaterialelemente 33 möglich.
Um die in den Fig. 8 und 9 dargestellte Anpassung der Chipanordnung 26 an eine Längendehnung δl des Substrats möglichst optimal vornehmen zu können, erweist es sich als vorteilhaft, wenn der Ausdehnungskoeffizient sowie der Biegemodul des ausgehärteten bzw. erstarrten Matrixmaterials 35 auf die durch die Chipanordnung 26 einerseits und das Substrat 45 andererseits gegebene Materialpaarung eingestellt wird. So läßt sich beispielsweise aufgrund des relativ geringen Biegemoduls von Silicon bei einer Verwendung von Silicon als Matrixmaterial nur eine relativ geringe Vorspannung erzielen, wohingegen durch die Verwendung eines Epoxid­ harzes als Matrixmaterial eine relativ große Vorspannung möglich ist.

Claims (13)

1. Chipanordnung mit einem Chip und einer Umverdrahtungslage aufweisend eine Leiterbahnstruktur mit Anschlußflächen des Chips gegenüberliegend angeordneten Chipkontakten und vom Chip abge­ wandt angeordneten Anschlußkontakten zur Definition einer äuße­ ren Anschlußflächenanordnung der Chipanordnung, dadurch gekennzeichnet, daß die Umverdrahtungslage (27) gegen die Chipoberfläche (21) angeschmiegt angeordnet ist und mit einer Abstandslage (37) aus einem nichtleitenden, als Vergußmaterial ausgebildeten Matrixmate­ rial (35) abgedeckt ist, das in durchgängig ausgebildeten Material­ aufnahmen Kontaktmaterialelemente (33) aus einem Kontaktmaterial (34) aufnimmt, derart, daß die Kontaktmaterialelemente auf den Anschlußkontakten (30) der Umverdrahtungslage (27) angeordnet sind und mit jeweils auf Kontaktflächen (38) der Kontaktmateriale­ lemente (33) angeordneten, erhöhten Kontaktmetallisierungen (39) Verbindungskontaktanordnungen (41) bilden.
2. Chipanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Kontaktmetallisierungen (39) aus einem Verbindungsmateri­ al (40) mit einem im Vergleich zum Kontaktmaterial (34) der Kon­ taktmaterialelemente (33) niedrigen Schmelzpunkt bestehen.
3. Chipanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kontaktflächen (38) der Kontaktmaterialelemente (33) bün­ dig in einer Oberfläche (36) der Abstandslage (37) angeordnet sind und die Kontaktflächen (38) zusammen mit der Oberfläche (36) eine plane Fläche bilden.
4. Chipanordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß ein den Chip (20) und die Abstandslage (37) aufweisender La­ genverb (42) und auf der Seite der Kontaktmetallisierungen (39) ei­ ne konkav gekrümmte Oberfläche aufweist.
5. Verfahren zur Herstellung einer Chipanordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch die Verfahrensschritte:
  • - Bereitstellung eines Chips (20) und Kontaktierung von Anschluß­ flächen (22) des Chips mit Chipkontakten einer Umverdrahtungs­ lage (27),
  • - Aufbringung von Kontaktmaterialelementen (33) auf eine äußere Anschlußflächenanordnung (31) definierende Anschlußkontakte (30) der Umverdrahtungslage (27),
  • - Aufbringung eines Matrixmaterials (35) auf die Umverdrahtungs­ lage (27) mit zumindest teilweise erfolgender Einbettung der Kon­ taktmaterialelemente (33),
  • - Ausbildung einer aus dem Matrixmaterial (35) und den Kontakt­ materialelementen (33) gebildeten Abstandslage (37) durch einen das Matrixmaterial und die Kontaktmaterialelemente erfassenden Oberflächenabtrag zur Erzeugung einer im Matrixmaterial bündi­ gen Anordnung von Kontaktflächen (38) der Kontaktmaterialele­ mente, und
  • - Aufbringung von Verbindungsmaterial (40) zur Ausbildung er­ höhter Kontaktmetallisierungen (39) auf den Kontaktflächen (38) der Kontaktmaterialelemente (33).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Kontaktmaterialelemente (33) durch ein Umschmelzen eines zuvor auf die Anschlußkontakte (30) aufgebrachten Kontaktmateri­ als (34) gebildet werden.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Matrixmaterial (35) als Fließmaterial auf die Umverdrah­ tungslage (27) aufgebracht wird.
8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Oberflächenabtrag zur Ausbildung der Abstandslage (37) aus dem Matrixmaterial (35) und den Kontaktmaterialelementen (33) durch ein Schneidverfahren erfolgt.
9. Verfahren nach einem oder mehreren der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die erhöhten Kontaktmetallisierungen (39) durch ein Um­ schmelzen eines zuvor auf die Kontaktflächen (38) der Kontaktma­ terialelemente (33) aufgebrachten Verbindungsmaterials (40) gebil­ det werden.
10. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß zur Ausbildung der die äußere Anschlußflächenanordnung (31) definierenden Anschlußkontakte (30) der Umverdrahtungslage (27) eine Nickel aufweisende Auftragsschicht (32) auf die Leiterbahn­ struktur (29) der Umverdrahtungslage aufgebracht wird.
11. Verfahren nach einem oder mehreren der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß ein den Chip (20) und die Umverdrahtungslage (27) aufweisen­ der Lagenverbund (42) vor Aufbringung des Matrixmaterials (35) einer Vorspannung ausgesetzt wird, derart, daß die Rückseite des Chips (20) eine konvexe Flächenkrümmung aufweist, anschließend das Matrixmaterial (35) in fließfähigem Zustand auf den Lagenver­ bund aufgebracht wird, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Er­ starrung des Marixmaterials (35) unter Vorspannung gehalten wird.
12. Verfahren nach einem oder mehreren der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß ein den Chip (20) und die Umverdrahtungslage (27) aufweisen­ der Lagenverbund (42) nach Aufbringung des Matrixmaterials (35) in fließfähigem Zustand einer Vorspannung ausgesetzt wird, derart, daß die Rückseite des Chips (20) eine konvexe Flächenkrümmung aufweist, und der Lagenverbund zur Fixierung der Flächenkrüm­ mung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Matrixmaterials unter Vorspannung gehalten wird.
13. Verfahren nach einem oder mehreren der Ansprüche 5 bis 12, dadurch gekennzeichnet, daß die Bereitstellung des Chips (20) zusammen mit der Bereitstel­ lung weiterer Chips in einem Waferverbund erfolgt und eine Auflö­ sung des Waferverbunds zur Herstellung vereinzelter Chipanord­ nungen (25, 26) erst nach Aufbringung des Matrixmaterials (35) erfolgt.
DE19754372A 1997-03-10 1997-12-09 Chipanordnung und Verfahren zur Herstellung einer Chipanordnung Ceased DE19754372A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE19754372A DE19754372A1 (de) 1997-03-10 1997-12-09 Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
PCT/DE1998/000724 WO1998040912A1 (de) 1997-03-10 1998-03-10 Chipanordnung und verfahren zur herstellung einer chipanordnung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19709722 1997-03-10
DE19754372A DE19754372A1 (de) 1997-03-10 1997-12-09 Chipanordnung und Verfahren zur Herstellung einer Chipanordnung

Publications (1)

Publication Number Publication Date
DE19754372A1 true DE19754372A1 (de) 1998-09-24

Family

ID=7822795

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19754372A Ceased DE19754372A1 (de) 1997-03-10 1997-12-09 Chipanordnung und Verfahren zur Herstellung einer Chipanordnung

Country Status (1)

Country Link
DE (1) DE19754372A1 (de)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0993040A2 (de) 1998-10-06 2000-04-12 Japan Rec Co. Ltd. Verfahren zur Herstellung eines Halbleitergehäuses
EP1011141A2 (de) * 1998-12-17 2000-06-21 Shinko Electric Industries Co. Ltd. Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP1032041A2 (de) * 1999-02-23 2000-08-30 Fujitsu Limited Halbleiteranordnung mit einem internen Leitermuster
DE10014379A1 (de) * 2000-03-23 2001-10-11 Infineon Technologies Ag Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung
DE10047135A1 (de) * 2000-09-22 2002-04-25 Infineon Technologies Ag Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
DE10126508A1 (de) * 2001-05-30 2002-12-05 Infineon Technologies Ag Vorrichtung zum Verpacken von elektronischen Bauteilen mittels Spritzgusstechnik
DE10130290A1 (de) * 2001-06-26 2003-01-09 Pac Tech Gmbh Verfahren zur Herstellung einer Substratanordnung
US7271084B2 (en) 2003-01-10 2007-09-18 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
DE10103966B4 (de) * 2000-08-25 2008-02-14 Evergrand Holdings Ltd. Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und zum Anordnen auf einem Substrat angepaßte Halbleitervorrichtung
DE102012104731A1 (de) * 2012-02-27 2013-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanismen zum Ausbilden von Verbindungselementen für eine Baugruppe-auf-Baugruppe
DE102015214222A1 (de) * 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0704899A2 (de) * 1994-09-30 1996-04-03 Nec Corporation Herstellungsverfahren einer Halbleiterpackungsanordnung mit Chipumfang
EP0729182A2 (de) * 1995-02-23 1996-08-28 Matsushita Electric Industrial Co., Ltd Chipträger, seine Herstellung und Montage
EP0747954A2 (de) * 1995-06-07 1996-12-11 International Business Machines Corporation Lötkugel mit einer Metallkappe niedrigen Schmelzpunktes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0704899A2 (de) * 1994-09-30 1996-04-03 Nec Corporation Herstellungsverfahren einer Halbleiterpackungsanordnung mit Chipumfang
EP0729182A2 (de) * 1995-02-23 1996-08-28 Matsushita Electric Industrial Co., Ltd Chipträger, seine Herstellung und Montage
EP0747954A2 (de) * 1995-06-07 1996-12-11 International Business Machines Corporation Lötkugel mit einer Metallkappe niedrigen Schmelzpunktes

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 0702538 A. In: Pat. Abstr. of JP *

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE38961E1 (en) 1998-10-06 2006-01-31 Casio Computer Co., Ltd. Method for production of semiconductor package
EP0993040A3 (de) * 1998-10-06 2001-03-14 Japan Rec Co. Ltd. Verfahren zur Herstellung eines Halbleitergehäuses
EP0993040A2 (de) 1998-10-06 2000-04-12 Japan Rec Co. Ltd. Verfahren zur Herstellung eines Halbleitergehäuses
EP1724830A3 (de) * 1998-10-06 2007-05-09 Sanyu Rec Co., Ltd. Verfahren zur Herstellung eines Halbleitergehäuses
EP1724830A2 (de) * 1998-10-06 2006-11-22 Sanyu Rec Co., Ltd. Verfahren zur Herstellung eines Halbleitergehäuses
EP1011141A2 (de) * 1998-12-17 2000-06-21 Shinko Electric Industries Co. Ltd. Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP1011141A3 (de) * 1998-12-17 2001-06-13 Shinko Electric Industries Co. Ltd. Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP1032041A2 (de) * 1999-02-23 2000-08-30 Fujitsu Limited Halbleiteranordnung mit einem internen Leitermuster
EP1032041A3 (de) * 1999-02-23 2002-09-04 Fujitsu Limited Halbleiteranordnung mit einem internen Leitermuster
US6469370B1 (en) 1999-02-23 2002-10-22 Fujitsu Limited Semiconductor device and method of production of the semiconductor device
DE10014379A1 (de) * 2000-03-23 2001-10-11 Infineon Technologies Ag Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung
US7036216B2 (en) 2000-03-23 2006-05-02 Infineon Technologies Ag Method and apparatus for connecting at least one chip to an external wiring configuration
DE10103966B4 (de) * 2000-08-25 2008-02-14 Evergrand Holdings Ltd. Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und zum Anordnen auf einem Substrat angepaßte Halbleitervorrichtung
DE10047135A1 (de) * 2000-09-22 2002-04-25 Infineon Technologies Ag Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
DE10047135B4 (de) * 2000-09-22 2006-08-24 Infineon Technologies Ag Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
DE10126508B4 (de) * 2001-05-30 2008-11-13 Infineon Technologies Ag Vorrichtung mit mittels Spritzgusstechnik verpackten elektronischen Bauteilen, Spritzgusswerkzeug und Verfahren zum Verpacken von elektronischen Bauteilen
DE10126508A1 (de) * 2001-05-30 2002-12-05 Infineon Technologies Ag Vorrichtung zum Verpacken von elektronischen Bauteilen mittels Spritzgusstechnik
DE10130290A1 (de) * 2001-06-26 2003-01-09 Pac Tech Gmbh Verfahren zur Herstellung einer Substratanordnung
US6955943B2 (en) 2001-06-26 2005-10-18 Pac Tech-Packaging Technologies Gmbh Method for producing a substrate arrangement
US7271084B2 (en) 2003-01-10 2007-09-18 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
DE102012104731A1 (de) * 2012-02-27 2013-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanismen zum Ausbilden von Verbindungselementen für eine Baugruppe-auf-Baugruppe
US9418947B2 (en) 2012-02-27 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming connectors with a molding compound for package on package
DE102012104731B4 (de) 2012-02-27 2019-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsbaugruppe und Verfahren zum Ausbilden dieser
US10553561B2 (en) 2012-02-27 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming connectors for package on package
US11282817B2 (en) 2012-02-27 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package including embedded conductive elements
DE102015214222A1 (de) * 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement
US10546987B2 (en) 2015-07-28 2020-01-28 Osram Opto Semiconductors Gmbh Method for producing a component, and a component

Similar Documents

Publication Publication Date Title
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10239866B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10222608B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102006005994A1 (de) Halbleiterbauteil mit einem Halbleiterchip und Verfahren zur Herstellung derartiger Halbleiterbauteile
EP1324389B1 (de) Halbleiterbauelement im Chip-Format und Verfahren zu seiner Herstellung
WO2004015770A1 (de) Mehrlagiger schaltungsträger und herstellung desselben
DE2736090A1 (de) Aufbau einer elektrischen schaltung
EP3231262B1 (de) Semiflexible leiterplatte mit eingebetteter komponente
EP3231261A1 (de) Leiterplatte mit einem asymmetrischen schichtenaufbau
DE19754372A1 (de) Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
DE69722661T2 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE10227342B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE102019202715A1 (de) Folienbasiertes package mit distanzausgleich
DE102016124270A1 (de) Halbleiter-package und verfahren zum fertigen eines halbleiter-package
DE10245451B4 (de) Elektronisches Bauteil mit einem Halbleiterchip, der flexible Chipkontakte aufweist, und Verfahren zur Herstellung desselben, sowie Halbleiterwafer
DE10022982A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE10318074B4 (de) Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
DE102004050178B3 (de) Flip-Chip-Bauelement
DE102005015036A1 (de) Verfahren zur Montage eines Chips auf einer Unterlage und nach diesem Verfahren hergestellte Anordnung
DE10233641B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
WO1998040912A1 (de) Chipanordnung und verfahren zur herstellung einer chipanordnung
DE4223371A1 (de) Verfahren und Platine zur Montage von Bauelementen
DE10261410B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
WO2003058704A1 (de) Verfahren zum herstellen eines schutzes für chipkanten und anordnung zum schutz von chipkanten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection