DE102020126080A1 - Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben - Google Patents

Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben Download PDF

Info

Publication number
DE102020126080A1
DE102020126080A1 DE102020126080.6A DE102020126080A DE102020126080A1 DE 102020126080 A1 DE102020126080 A1 DE 102020126080A1 DE 102020126080 A DE102020126080 A DE 102020126080A DE 102020126080 A1 DE102020126080 A1 DE 102020126080A1
Authority
DE
Germany
Prior art keywords
layer
contact
trench
feature
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020126080.6A
Other languages
English (en)
Inventor
Lin-Yu HUANG
Li-Zhen YU
Chia-Hao Chang
Cheng-Chi Chuang
Kuan-Lun Cheng
Chih-Hao Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/948,712 external-priority patent/US11239325B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020126080A1 publication Critical patent/DE102020126080A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Strukturen und Verfahren, welche eine Vorrichtung umfassen, wie zum Beispiel einen Rundum-Gate-Transistor gebildet an einer Vorderseite und einen Kontakt zu einem Anschluss der Vorrichtung von der Vorderseite der Struktur aus und einen Anschluss der Vorrichtung von der Rückseite der Struktur aus. Der rückseitige Kontakt kann das selektive Ätzen eines ersten Grabens, welcher sich erstreckt, um eine erste Source-/Drain-Struktur freizulegen, und eines zweiten Grabens, welcher sich zu einer zweiten Source-/Drain-Struktur erstreckt, von der Rückseite aus umfassen. Eine leitfähige Schicht wird in den Gräben aufgebracht und strukturiert, um eine leitfähige Durchkontaktierung zur ersten Source-/Drain-Struktur zu bilden.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 63/016,686 , eingereicht am 28. April 2020, deren Offenbarung durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Die Elektronikindustrie steht einem ständig zunehmenden Bedarf an kleineren und schnelleren elektronischen Bauelementen gegenüber, welche zugleich imstande sind, eine größere Anzahl zunehmend komplexerer und anspruchsvollerer Funktionen zu unterstützen. Folglich gibt es eine anhaltende Tendenz in der Halbleiterindustrie, kostengünstige, leistungsstarke und energieeffiziente integrierte Schaltungen (IC) herzustellen. Bisher sind diese Ziele zum größten Teil erreicht worden, indem die Abmessungen von Halbleiter-ICs (z.B. die minimale Merkmalsgröße) verkleinert wurden, wodurch die Produktionseffizienz verbessert und die damit zusammenhängenden Kosten gesenkt wurden. Dieses Verkleinern hat jedoch eine erhöhte Komplexität des Halbleiterherstellungsprozesses nach sich gezogen. Somit erfordert die Verwirklichung anhaltender Fortschritte bei Halbleiter-ICs und Bauteilen auch entsprechende Fortschritte bei Halbleiterherstellungsprozessen und der zugehörigen Technologie.
  • Herkömmlicherweise werden integrierte Schaltungen (ICs) in einer gestapelten Art und Weise gebaut, mit Transistoren in der untersten Ebene und Interconnect-Strukturen (Durchkontaktierungen und Drähte) auf der Oberseite der Transistoren, um Konnektivität zu den Transistoren bereitzustellen. Typischerweise sind Stromschienen (wie zum Beispiel Metallleitungen zur Spannungsversorgung und Masseflächen) ebenfalls über den Transistoren angeordnet und können Bestandteil der Interconnect-Struktur sein. Da die integrierten Schaltungen fortlaufend kleiner werden, gilt dies auch für die Stromschienen. Dies führt unweigerlich zu einem erhöhten Spannungsabfall über den Stromschienen sowie höherem Energieverbrauch der integrierten Schaltungen. Obwohl bestehende Ansätze in der Halbleiterfertigung für die vorgesehenen Zwecke bisher in der Regel ausreichend waren, sind sie doch nicht in allen Aspekten hundertprozentig zufriedenstellend gewesen.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen ein Ablaufdiagramm eines Verfahrens zum Bilden einer Halbleitervorrichtung mit rückseitiger Metallisierung und rückseitigen Durchkontaktierungen im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 2,3,4, 5 und 6 stellen perspektivische Ansichten eines Abschnitts einer Halbleitervorrichtung hergestellt im Einklang mit Aspekten der 1A und 1B im Einklang mit einigen Ausführungsformen dar.
    • Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A und 22A stellen Draufsichten eines Abschnitts einer Halbleitervorrichtung im Einklang mit einigen Ausführungsformen dar.
    • Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B und 22B stellen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie B-B in den 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A beziehungsweise 22A im Einklang mit einigen Ausführungsformen dar.
    • Die 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C und 22C stellen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie C-C in den 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A beziehungsweise 22A im Einklang mit einigen Ausführungsformen dar.
    • Die 7D, 8D, 9D, 10D, 11D, 12D, 13D, 14D, 15D, 16D, 17D, 18D, 19D, 20D, 21D und 22D stellen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie D-D in den 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A beziehungsweise 22A im Einklang mit einigen Ausführungsformen dar.
    • Die 7E, 8E, 9E, 10E, 11E, 12E, 13E, 14E, 15E, 16E, 17E, 18E, 19E, 20E, 21E und 22E stellen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie E-E in den 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A beziehungsweise 22A im Einklang mit einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen, oder Beispiele, zur Umsetzung verschiedener Merkmale des bereitgestellten Gegenstands bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale derart zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden. Wenn ferner eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen beschrieben ist, so umfasst der Ausdruck, sofern nicht anders angegeben, Zahlen innerhalb bestimmter Schwankungen (wie zum Beispiel +/- 10 % oder anderen Schwankungen) der beschriebenen Zahl im Einklang mit den Kenntnissen der Fachleute angesichts der spezifischen hierin offenbarten Technologie. Zum Beispiel kann der Ausdruck „ungefähr 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm, 4,0 nm bis 5,0 nm, etc. umfassen.
  • Es ist auch anzumerken, dass die vorliegende Offenbarung Ausführungsformen in der Form von Mehrfachgatetransistoren und insbesondere beispielhaften Rundum-Gate-Vorrichtungen (GAA-Vorrichtungen) präsentiert. Eine solche Vorrichtung kann eine P-Metalloxidhalbleiter-GAA-Vorrichtung oder eine N-Metalloxidhalbleiter-GAA-Vorrichtung aufweisen. Eine GAA-Vorrichtung bezieht sich auf eine Vorrichtung, welche vertikal gestapelte, horizontal ausgerichtete Mehrfachkanaltransistoren, wie zum Beispiel Nanodrahttransistoren und Nanoblatttransistoren, aufweist. Aufgrund ihrer besseren Gate-Steuerungsfähigkeit, geringeren Verlustströmen und vollständiger FinFET-Vorrichtungslayoutkompatibilität sind GAA-Vorrichtungen vielversprechende Kandidaten, wenn es darum geht, CMOS auf die nächste Entwicklungsstufe zu bringen. Die Beschreibung der GAA-Vorrichtungen der vorliegenden Offenbarung dient nur als Beispiel und ist abgesehen vom in den folgenden Ansprüchen speziell dargelegten Ausmaß nicht als Einschränkung auszulegen. Fachleute können andere Beispiele von Halbleitervorrichtungen erkennen, welche von Aspekten der vorliegenden Offenbarung profitieren können. Zum Beispiel können einige hierin beschriebenen Ausführungsformen auch für finnenartige Feldeffekttransistoren (FinFETs), Omega-Gate-Vorrichtungen (Ω-Gate-Vorrichtungen) oder Pi-Gate-Vorrichtungen (Π-Gate-Vorrichtungen) angewendet werden.
  • Diese Anmeldung betrifft Halbleiterstrukturen und Fertigungsprozesse im Allgemeinen und Halbleitervorrichtungen mit rückseitiger Metallisierung (zum Beispiel Stromschienen) und rückseitigen Durchkontaktierungen im Besonderen. Aspekte der vorliegenden Offenbarung stellen Stromschienen (oder Stromversorgungs-Routings) auf einer Rückseite einer Struktur, welche Transistoren (wie zum Beispiel Rundum-Gate-Transistoren (GAA-Transistoren) und/oder FinFET-Transistoren) zusätzlich zu einer Interconnect-Struktur (welche ebenfalls Stromschienen aufweisen kann) an einer Vorderseite der Struktur aufweist. Diese Anordnung erhöht die Anzahl von Metallbahnen, welche in der Struktur zur direkten Verbindung mit Source-/Drain-Kontakten und Durchkontaktierungen zu Verfügung stehen. Des Weiteren ermöglicht sie eine erhöhte Gate-Dichte und die daraus resultierende größere Vorrichtungsintegration.
  • Ein Gegenstand einiger Ausführungsformen der vorliegenden Offenbarung stellt eine rückseitige Durchkontaktierungsstruktur zum Verbinden der rückseitigen Stromschienen mit S/D-Merkmalen auf der Vorderseite bereit. Die Vorrichtungen und Verfahren der vorliegenden Offenbarung umfassen Ausführungsformen, welche eine Verbesserung der Vorrichtungsleistung, zum Beispiel für die Aufschlüsselung von Zeit und dielektrischem Abstand, unter anderem durch das Aufbringen leitfähigen Materials vor der Gestaltung der Durchkontaktierungsstruktur, ermöglichen. Einige Ausführungsformen und Verfahren verringern dadurch die Wahrscheinlichkeit einer unbeabsichtigten Ätzung (zum Beispiel Verlust von Kontaktstrukturen) und/oder vermindern Probleme in Bezug auf ausreichende Lückenfüllung mit leitfähigem Material beim Bilden der rückseitigen Durchkontaktierung (zum Beispiel, indem die Bildung von Fehlstellen während des Lückenfüllungsprozesses verhindert wird). Der ungewollte Verlust angrenzender Materialien (zum Beispiel der Kontaktstruktur) in Ausführungsformen kann sich aus der Tiefenätzung, welche erforderlich ist, um das rückseitige Durchkontaktierungsloch zu definieren, ergeben, kann jedoch durch die hierin offenbarten Verfahren und Strukturen verringert werden. Der Kontaktstrukturverlust kann sich auch aus Schwierigkeiten bei der Bereitstellung einer Ätzstoppstruktur beim Ätzen des rückseitigen Durchkontaktierungslochs ergeben, zum Beispiel bei Ätzen eines Dielektrikums zum Bilden des Lochs in Bezug auf die umgebenden dielektrischen Materialien, was ebenfalls durch die mittels bestimmter hierin offenbarter Ausführungsformen bereitgestellte Ätzselektivität gemildert werden kann. Eine oder mehrere dieser Schwierigkeiten werden durch einige Ausführungsformen der vorliegenden Offenbarung vermindert.
  • Die 1A und 1B stellen ein Ablaufdiagramm einer Ausführungsform eines Verfahrens 100 zum Herstellen einer Halbleitervorrichtung im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung dar. Es versteht sich, dass das Verfahren 100 Schritte umfasst, welche Merkmale eines Komplementärmetalloxidhalbleiter-Technologieprozessablaufs (CMOS-Technologieprozessablaufs) aufweisen und daher hierin nur kurz beschrieben werden. Zusätzliche Schritte können vor, nach und/oder während des Verfahrens 100 durchgeführt werden.
  • Das Verfahren 100 wird im Folgenden in Verbindung mit 2 bis 22E beschrieben, welche verschiedene Drauf- und Querschnittsansichten einer Halbleitervorrichtung (oder einer Halbleiterstruktur) 200 in verschiedenen Stadien der Herstellung gemäß dem Verfahren 100 im Einklang mit einigen Ausführungsformen darstellen. Ferner kann die Halbleitervorrichtung 200 verschiedene andere Vorrichtungen und Merkmale, wie zum Beispiel andere Arten von Vorrichtungen wie zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Induktoren, Dioden, Sicherungen, statische Direktzugriffsspeicherschaltungen (SRAM-Schaltungen) und/oder andere Logikschaltungen, etc., aufweisen, ist jedoch für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht worden. In einigen Ausführungsformen weist die Halbleitervorrichtung 200 eine Mehrzahl von Halbleitervorrichtungen (zum Beispiel Transistoren), unter anderem PFETs, NFETs, etc., auf, welche miteinander verbunden sein können. Darüber hinaus ist festzuhalten, dass die Prozessschritte des Verfahrens 100, wie zum Beispiel auch jegliche Beschreibungen, welche unter Bezugnahme auf die Figuren erfolgt, ausschließlich als Beispiele dienen und nicht als Einschränkung über das, was in den folgenden Ansprüchen dargelegt ist, hinaus dienen soll. Einige Ausführungsformen des Verfahrens 100 können zusätzliche Schritte umfassen; in manchen Ausführungsformen des Verfahrens 100 können dargestellte Blöcke weggelassen werden.
  • Das Verfahren 100 beginnt bei Block 102, wo ein Substrat bereitgestellt wird. Bezugnehmend auf das Beispiel von 2 wird ein Substrat 202 bereitgestellt. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie zum Beispiel ein Siliziumsubstrat, sein. Abhängig von Designanforderungen kann das Substrat 202 verschiedene Dotierungsgestaltungen aufweisen, wie gemäß dem Stand der Technik bekannt ist. Das Substrat 202 kann auch andere Halbleiter, wie zum Beispiel Germanium, Siliziumkarbid (SiC), Silizium-Germanium (SiGe) oder Diamant, enthalten. Alternativ dazu kann das Substrat 202 einen Verbundhalbleiter und/oder einen Legierungshalbleiter enthalten. Ferner kann das Substrat 202 optional eine oder mehrere epitaxiale Schichten (Epi-Schichten) aufweisen, kann zur Leistungsverbesserung verspannt sein, kann eine Silizium-auf-Isolator-Struktur (SOI-Struktur) aufweisen und/oder andere geeignete Verbesserungsmerkmale aufweisen.
  • Das Verfahren 100 setzt sich dann bei Block 104 fort, in welchem eine untere selbstausgerichtete Deckschicht (untere SAC-Schicht) auf dem Substrat gebildet wird. Bezugnehmend auf das Beispiel von 2 wird eine untere Schicht 204 bereitgestellt. In einer Ausführungsform ist die untere Schicht 204 ein dielektrisches Material. Beispielhafte dielektrische Materialien der unteren Schicht 204 umfassen Siliziumoxid (SiO), SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, ZrN, SiCN. Dabei ist festzuhalten, dass in einigen Ausführungsformen die untere Schicht 204 kein Dielektrikum ist, sondern andere Zusammensetzungen, wie zum Beispiel Si oder HfSi, enthält. Die Zusammensetzung der unteren Schicht 204 kann derart gewählt werden, dass sie eine ausreichende Ätzselektivität für die Durchführung einer nachfolgenden Bearbeitung, wie unter anderem in Block 130 erörtert, bereitstellt. In einer Ausführungsform wird die Zusammensetzung der unteren SAC-Schicht derart gewählt, dass sie eine Selektivität in Bezug auf das leitfähige Material der unteren Durchkontaktierung bereitstellt. In einigen Ausführungsformen kann die untere Schicht 204 eine Dicke von zwischen ungefähr 0,5 und 50 Nanometern (nm) aufweisen. Die untere Schicht 204 kann durch Prozesse, wie zum Beispiel chemische Aufdampfung (CVD), unter anderem plasmaverstärkte CVD (PE-CVD), physikalische Aufdampfung (PVD), Plattierung, Oxidation und/oder andere geeignete Prozesse, gebildet werden. Dabei ist festzuhalten, dass in einigen Ausführungsformen die untere Schicht 204 zur Gänze oder zum Teil nach dem Block 106 durch Oxidation oder andere Prozesse gebildet werden kann. In anderen Ausführungsform wird der Stapel von Block 106 nach der vollständigen Bildung der unteren Schicht 204 gebildet.
  • Das Verfahren 100 setzt sich dann bei Block 106 fort, in welchem ein Stapel einer Mehrzahl epitaxialer Schichten auf dem Substrat aufgewachsen wird. Bezugnehmend auf das Beispiel von 2 wird ein Stapel 206 aus einer Mehrzahl abwechselnder Schichten einer ersten Zusammensetzung 208 und einer zweiten Zusammensetzung 210 bereitgestellt. In einer Ausführungsform sind die epitaxialen Schichten der ersten Zusammensetzung (welche zum Beispiel zum Bilden der Schichten 210 verwendet wird) SiGe, und die epitaxialen Schichten der zweiten Zusammensetzung (welche zum Beispiel zum Bilden der Schichten 208 verwendet wird) Silizium (Si). Es sind jedoch auch andere Ausführungsformen möglich, zum Beispiel jene, welche eine erste Zusammensetzung und eine zweite Zusammensetzung mit unterschiedlichen Oxidationsgeschwindigkeiten und/oder Ätzselektivität bereitstellen. In einigen Ausführungsformen können zum Beispiel entweder die epitaxialen Schichten der ersten Zusammensetzung oder jene der zweiten Zusammensetzung andere Materialien enthalten, wie zum Beispiel Germanium, einen Verbundhalbleiter, wie zum Beispiel Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon. Als Beispiel kann das epitaxiale Aufwachsen der epitaxialen Schichten der ersten Zusammensetzung oder der zweiten Zusammensetzung durch einen Molekularstrahlepitaxieprozess (MBE-Prozess), einen metallorganischen chemischen Dampfabscheidungsprozess (MOCVD-Prozess) und/oder andere geeignete epitaxiale Aufwachsprozesse ausgeführt werden. Es ist auch festzuhalten, dass, die Schichten 208, 210 zwar derart gezeigt sind, als wiesen sie eine bestimmte Stapelabfolge auf, jedoch auch andere Gestaltungen möglich sind.
  • Dabei ist festzuhalten, dass der Stapel 206 zwar derart dargestellt ist, als wiese er fünf (5) Schichten der epitaxialen Schicht 210 und fünf (5) Schichten der epitaxialen Schicht 208 auf, dies jedoch nur veranschaulichenden Zwecken dient und nicht als Einschränkung über die in den Ansprüchen spezifisch dargelegten Angaben hinaus dienen soll. Es versteht sich, dass eine beliebige Anzahl epitaxialer Schichten gebildet werden kann, wobei die Anzahl der epitaxialen Schichten zum Beispiel von der gewünschten Anzahl von Halbleiterkanalschichten für den GAA-Transistor abhängt. In einigen Beispielen wird die Anzahl epitaxialer Schichten, und somit die Anzahl von Halbleiterkanalschichten, basierend auf der durch den GAA-Transistor umgesetzten Vorrichtungsart (wie unter anderem zum Beispiel (logische) Kernvorrichtungen, SRAM-Vorrichtungen oder analoge Vorrichtungen) gewählt. In einigen Ausführungsformen beträgt die Anzahl epitaxialer Schicht 208, und somit die Anzahl von Halbleiterkanalschichten, zwischen 4 und 10. In einigen Ausführungsformen weisen die epitaxialen Schichten 310 jeweils eine Dicke im Bereich von ungefähr 4-8 Nanometer (nm) auf. In einigen Fällen weisen die epitaxialen Schichten 308 jeweils eine Dicke im Bereich von ungefähr 4-8 nm auf. Die epitaxialen Schichten 308 können als Kanalbereich(e) für eine nachfolgend gebildete Mehrfach-Gate-Vorrichtung (zum Beispiel einen GAA-Transistor) dienen, und ihre Dicke kann mindestens teilweise basierend auf Erwägungen hinsichtlich der Vorrichtungsleistung gewählt werden. Die epitaxialen Schichten 310 können dazu dienen, einen Spaltabstand zwischen benachbarten Kanalbereichen für die nachfolgend gebildete Mehrfach-Gate-Vorrichtung zu definieren, und ihre Dicke kann ebenfalls mindestens teilweise basierend auf Erwägungen hinsichtlich der Vorrichtungsleistung gewählt werden.
  • Nach dem Bilden eines Stapels der epitaxialen Schichten der ersten Zusammensetzung (welche zum Beispiel dazu verwendet werden, die Schichten 210 zu bilden) und der epitaxialen Schichten der zweiten Zusammensetzung (welche zum Beispiel dazu verwendet werden, die Schichten 208 zu bilden) kann eine Hartmaskenschicht (HM-Schicht) gebildet werden. In einigen Ausführungsformen kann die HM-Schicht anschließend wie nachfolgend beschrieben strukturiert werden, um eine HM-Schicht 304 zu bilden, wobei die HM-Schicht 304 eine Oxidschicht (zum Beispiel eine Pad-Oxidschicht, welche SiO2 enthalten kann) und eine Nitridschicht (zum Beispiel eine Pad-Nitridschicht, welche Si3N4 enthalten kann) gebildet über der Oxidschicht aufweist. In einigen Beispielen kann die Oxidschicht thermisch aufgewachsenes Oxid, durch CVD aufgebrachtes Oxid und/oder durch ALD aufgebrachtes Oxid enthalten, und die Nitridschicht kann eine durch CVD oder eine andere geeignete Technik aufgebrachte Nitridschicht aufweisen. In der Regel kann die HM-Schicht in einigen Ausführungsformen ein nitridhaltiges Material aufgebracht durch CVD, ALD, PVD oder einen anderen geeigneten Prozess enthalten.
  • Das Verfahren 100 setzt sich dann bei Block 108 fort, in welchem eine Finnenstruktur durch Ätzen der Mehrzahl epitaxialer Schichten, der unteren Schicht und/oder eines Abschnitts des Substrats gebildet wird. Bezugnehmend auf das Beispiel von 3 wird eine Finnenstruktur oder einfach eine Finne 302 gebildet. In einigen Ausführungsformen werden nach dem Bilden einer strukturierten Hartmaskenschicht 304, die Finnen 302, welche sich vom Substrat 202 weg erstrecken, unter Verwendung der Hartmaskenschicht 304 als eine Ätzmaske gebildet. Die Finnen 302 können unter Verwendung geeigneter Prozesse, wie zum Beispiel Fotolithografie- und Ätzprozesse, hergestellt werden. Der Fotolithografieprozess kann das Bilden einer Fotolackschicht über der Vorrichtung 200, das Belichten des Fotolacks gemäß einer Struktur, das Ausführen von Nachbelichtungsbrennprozessen und das Entwickeln des Fotolacks zum Bilden eines Maskierungselements, welches den Fotolack aufweist, umfassen. In einigen Ausführungsformen kann das Strukturieren des Fotolacks zum Bilden des Maskierungselements unter Verwendung eines Elektronenstrahl-Lithografieprozesses (E-Beam-Lithografieprozesses) vorgenommen werden. Das Maskierungselement kann dann dazu verwendet werden, Bereiche des Substrats 202 und darauf gebildeter Schichten zu schützen, während ein Ätzprozess Gräben 306 in ungeschützten Bereichen durch die HM-Schicht 304, durch die epitaxialen Schichten der ersten Zusammensetzung und jene der zweiten Zusammensetzung und in das Substrat 202 hinein bildet, wodurch die Mehrzahl sich erstreckender Finnen 302 zurückbleibt. Die Gräben 306 können unter Verwendung einer Trockenätzung (zum Beispiel reaktivem Ionenätzen), einer Nassätzung und/oder anderer geeigneter Prozesse geätzt werden.
  • In verschiedenen Ausführungsformen weist jede der Finnen 302 einen unteren Finnenabschnitt 202A gebildet aus dem Substrat 202, die untere Schicht 204, die Schichten 210 (welche zum Beispiel die erste Zusammensetzung enthalten), die Schichten 208 (welche zum Beispiel die zweite Zusammensetzung enthalten) und die HM-Schicht 304 auf. Die HM-Schicht 304 kann vor oder nach der Bildung der Finnen 302 (zum Beispiel durch einen CMP-Prozess) entfernt werden.
  • Das Verfahren 100 setzt sich dann bei Block 110 fort, in welchem Grabenisolationsmerkmale (STI-Merkmale) gebildet werden. Bezugnehmend auf 4 werden in einer Ausführungsform von Block 110 STI-Merkmale 402 angrenzend an die und zwischen den Finnen 302 gebildet. In einigen Beispielen können nach dem Bilden der Finnen 302 die zwischen den Finnen 302 angeordneten Gräben 306 (3) mit einem dielektrischen Material gefüllt werden. In einigen Ausführungsformen kann das zum Füllen der Gräben 306 verwendete dielektrische Material SiO2, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete, im Fachbereich bekannte Materialien enthalten. In verschiedenen Beispielen kann das dielektrische Material durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVC-Prozess), einen fließbaren CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess und/oder einen anderen geeigneten Prozess aufgebracht werden.
  • In einigen Ausführungsformen kann nach dem Aufbringen des dielektrischen Materials ein CMP-Prozess durchgeführt werden, um überschüssige Abschnitte des dielektrischen Materials zu entfernen und um eine obere Fläche der Vorrichtung 200 zu planarisieren, bevor das dielektrische Material rückgeätzt wird, um die STI-Merkmale 402 zu bilden, wie in 4 gezeigt. In einigen Ausführungsformen kann der CMP-Prozess auch die HM-Schicht 304 über jeder der Finnen 302 entfernen. In einigen Ausführungsformen umfasst das Vertiefen des Isoliermaterials zum Bilden der STI-Merkmale 402 das Vertiefen der STI-Merkmale 402, sodass diese eine obere Fläche komplanar mit der unteren Schicht 204 aufweisen.
  • Das Verfahren 100 setzt sich dann bei Block 112 fort, in welchem Dummy-Gate-Strukturen über den Finnenstrukturen gebildet werden. Bezugnehmend auf das Beispiel von 5 wird eine Gate-Struktur oder ein Stapel 502 über den Finnenstrukturen 302 gebildet. In einer Ausführungsform sind die Gate-Strukturen 502 Dummy-(Opfer-)Gate-Stapel, welche anschließend entfernt und in einer nachfolgenden Bearbeitungsphase der Vorrichtung 200 durch die endgültigen Gate-Stapel ersetzt werden, wie nachfolgend erörtert. Insbesondere können in einigen Ausführungsformen die Gate-Strukturen 502 in einer späteren Bearbeitungsphase durch eine dielektrische Schicht mit hohem K-Wert (HK-Schicht) und eine Metall-Gate-Elektrode (MG-Elektrode) ersetzt werden. In einigen Ausführungsformen weisen die Gate-Strukturen 502 eine dielektrische Schicht 504 und eine Elektrodenschicht 506 auf. Die Gate-Strukturen 502 können auch eine oder mehrere Hartmaskenschichten 508 aufweisen. Wie oben erörtert kann die Hartmaskenschicht 508 eine Mehrschichtstruktur, wie zum Beispiel eine Oxidschicht und eine Nitridschicht, aufweisen. In einigen Ausführungsformen werden die Gate-Strukturen 502 durch verschiedene Prozessschritte, wie zum Beispiel Schichtabscheidungs-, Strukturierungs-, Ätz- sowie andere geeignete Bearbeitungsschritte, gebildet. Beispielhafte Abscheidungsprozesse umfassen CVD (umfassend sowohl Niederdruck-CVD als auch plasmaverstärkte CVD), PVD, ALD, thermische Oxidation, Elektronenstrahlverdampfung oder andere geeignete Abscheidungstechniken oder eine Kombination davon. Beim Bilden der Gate-Strukturen 502 umfasst der Strukturierungsprozess zum Beispiel einen Lithografieprozess (zum Beispiel Fotolithografie oder Elektronenstrahllithografie), welcher ferner Fotolackbeschichtung (zum Beispiel Aufschleuderbeschichtung), Weichbrennen, Maskenausrichtung, Belichtung, Nachbelichtungsbrennen, Fotolackentwicklung, Spülung, Trocknung (zum Beispiel Schleudertrocknung und/oder Aushärten), andere geeignete Lithografietechniken und/oder Kombinationen davon umfassen kann. In einigen Ausführungsformen kann der Ätzprozess Trockenätzen (zum Beispiel RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen.
  • Das Verfahren 100 setzt sich dann bei Block 114 fort, in welchem Source-/Drain-Merkmale und angrenzende dielektrische Schichten, wie zum Beispiel eine Kontaktätzstoppschicht (CESL) und/oder eine dielektrische Zwischenschicht (ILD-Schicht), gebildet werden. Bezugnehmend auf das Beispiel von 6 sind Source-/Drain-Merkmale 610 gebildet angrenzend an die Gate-Struktur 502, eine CESL 602 und ein ILD 604 dargestellt. Abstandselemente 606 sind angrenzend an die Gate-Struktur 502 und die Source-/Drain-Merkmale 610 dargestellt.
  • In einigen Ausführungsformen wird vor dem Bilden der ILD-Schicht 604 eine Kontaktätzstoppschicht (CESL) 602 über den Vorrichtungen gebildet. In einigen Beispielen enthält die CESL 602 eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere im Fachgebiet bekannte Materialien. Die CESL 602 kann durch einen plasmaverstärkten chemischen Dampfabscheidungsprozess (PECVD-Prozess) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. In einigen Ausführungsformen enthält die ILD-Schicht 604 Materialien, wie zum Beispiel Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 604 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik aufgebracht werden.
  • In einer weiteren Ausführungsform von Block, 114 und nach dem Aufbringen der ILD-Schicht 604 (und/oder der CESL 602 oder anderer dielektrischer Schichten) kann ein Planarisierungsprozess durchgeführt werden, um eine obere Fläche der Gate-Struktur 502 freizulegen. Zum Beispiel kann der Planarisierungsprozess einen CMP-Prozess umfassen, welcher Abschnitte der ILD-Schicht 604 (und der CESL 602, falls vorhanden), welche über der Gate-Struktur 502 angeordnet sind, entfernt, und eine obere Fläche der Vorrichtungen 200 planarisiert. Darüber hinaus kann der CMP-Prozess die Hartmaskenschichten 508, welche über der Gate-Struktur 502 angeordnet sind, entfernen, um die darunterliegende Elektrodenschicht 506, wie zum Beispiel eine Polysiliziumelektrodenschicht, der Gate-Struktur 502 freizulegen.
  • Dabei ist festzuhalten, dass in 6 die Vorrichtung 200 auch Abstandselemente 606 an den Seitenwänden der Gate-Struktur 502 und des Source-/Drain-Bereichs 610 aufweist. In einigen Ausführungsformen können ein oder mehrere dieser Abstandselemente weggelassen werden. In einigen Ausführungsformen weisen die Abstandselemente 606 eine Mehrzahl von Schichten auf. In einigen Beispielen können die Abstandselemente 606 ein dielektrisches Material enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, SiCN, Siliziumoxykarbid, SiOCN, ein Material mit niedrigem K-Wert (zum Beispiel mit einer Dielektrizitätskonstante ‚k‘ < 7) und/oder Kombinationen davon. Zum Beispiel kann das Abstandselement 606 durch konformes Aufbringen eines dielektrischen Materials über der Vorrichtung 200 (welche zum Beispiel die Finnen 302 aufweist) unter Verwendung von Prozessen, wie zum Beispiel eines CVD-Prozesses, eines subatmosphärischen CVD-Prozesses (SACVC-Prozesses), eines fließbaren CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses und/oder eines anderen geeigneten Prozesses, gebildet werden.
  • In einigen Ausführungsformen des Blocks 114 werden Source-/Drain-Merkmale (S/D-Merkmale), dargestellt als S/D-Merkmale 610 von 6, durch epitaxiales Aufwachsen einer Halbleitermaterialschicht in den Source-/Drain-Bereichen, zum Beispiel vor dem Aufbringen der oben erörterten CESL- und ILD-Schichten, gebildet. In verschiedenen Ausführungsformen kann die Halbleitermaterialschicht, welche aufgewachsen wird, um die Source-/Drain-Merkmale 610 zu bilden, Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, SiC oder andere geeignete Materialien enthalten. Die Source-/Drain-Merkmale 610 können durch einen oder mehrere epitaxiale Prozesse (Epi-Prozesse) gebildet werden. In einigen Ausführungsformen können die Source-/Drain-Merkmale 610 während des Epi-Prozesses in-situ dotiert werden. In einigen Ausführungsformen können epitaxial aufgewachsene SiGe-Source-/Drain-Merkmale zum Beispiel mit Bor dotiert werden. In einigen Fällen können epitaxial aufgewachsene Si-Epi-Source-/Drain-Merkmale mit Kohlenstoff zum Bilden von Si:C-Source-/Drain-Merkmalen, mit Phosphor zum Bilden von Si:P-Source-/Drain-Merkmalen oder mit Kohlenstoff und Phosphor zum Bilden von SiCP- Source-/Drain-Merkmalen dotiert werden. In einigen Ausführungsformen werden die Source-/Drain-Merkmale 610 nicht in-situ dotiert, und stattdessen wird ein Implantationsprozess durchgeführt, um die Source-/Drain-Merkmale 610 zu dotieren. In einigen Ausführungsformen kann die Bildung der Source-/Drain-Merkmale 610 in getrennten Bearbeitungssequenzen für N- bzw. P-Source-/Drain-Merkmale durchgeführt werden.
  • In einigen Ausführungsformen, unter anderem den in 6 dargestellten, werden die Source-/Drain-Merkmale 610 gebildet, nachdem ein Abschnitt der Finne 302 in den Source-/Drain-Bereichen vertieft worden ist. Die Source-/Drain-Merkmale 610 werden auf einem Keimbereich, welcher auf einer oberen Fläche der vertieften Finne 302, zum Beispiel dem Finnenabschnitt 202A bereitgestellt ist, gebildet. In einigen Ausführungsformen ist die Vertiefung der Finne 302 ausreichend, um die untere Schicht 204 im Source-/Drain-Bereich zu entfernen (zum Beispiel wegzuätzen). Mit anderen Worten grenzt das Source-/Drain-Merkmal 620 an den Finnenabschnitt 202A des Substrats.
  • Das Verfahren 100 setzt sich dann bei Block 116 fort, in welchem ein Ersatz-Gate-Prozess durchgeführt wird und/oder die Kanalbereiche der Vorrichtung in der Kanalfläche der Finne „freigegeben“ werden. Insbesondere kann Block 116 das Entfernen der Dummy-Gate-Strukturen umfassen, und ein Kanalschichtfreigabeprozess wird durchgeführt. In einigen Ausführungsformen kann die freigelegte Elektrodenschicht 506 der Gate-Struktur 502 zunächst durch geeignete Ätzprozesse entfernt werden, gefolgt von einem Ätzprozess zum Entfernen der dielektrischen Schicht 504. Beispielhafte Ätzprozesse umfassen eine Nassätzung, eine Trockenätzung oder eine Kombination daraus.
  • Nach dem Entfernen der Dummy-Gate-Strukturen und in einer weiteren Ausführungsform von Block 116 können die Schichten 210 (zum Beispiel SiGe-Schichten) im Kanalbereich der Vorrichtungen 200 selektiv entfernt werden (zum Beispiel unter Verwendung eines selektiven Ätzprozesses), während die Schichten 208 (zum Beispiel Si-Halbleiterkanalschichten) zurückbleiben, um den Kanal der Vorrichtung 200 zu bilden. Der selektive Ätzprozess kann durch einen Graben vorgenommen werden, welcher durch die Entfernung der oben erörterten Dummy-Gate-Elektrode bereitgestellt wird. In einigen Ausführungsformen können durch das Entfernen der Schichten 210 im Kanalbereich, Spalten zwischen benachbarten Nanodrähten im Kanalbereich (zum Beispiel zwischen benachbarten epitaxialen Schichten 208) gebildet werden, in welchen die Gate-Struktur gebildet wird. In einigen Ausführungsformen werden innere Abstandselemente angrenzend an die Gate-Strukturen gebildet.
  • Nunmehr bezugnehmend auf die 7A - 7E wird hier die Halbleitervorrichtung 200, welche in den 2-6 dargestellt ist, in zugehörigen Querschnittsansichten entlang den in der Draufsicht eingezeichneten Linien dargestellt. Der Querschnitt entlang der Linie B von 7A ist in 7B dargestellt; der Querschnitt entlang der Linie C von 7A ist in 7C dargestellt; und der Querschnitt entlang der Linie D von 7A ist in 7D dargestellt. Auch die übrigen Figuren folgen diesem Muster.
  • Bezugnehmend auf das Beispiel der 7A - 7E wird nach der Entfernung des Gates 502 und der Freigabe (zum Beispiel Ätzung der Schichten 210) des Kanalbereichs eine Gate-Struktur 702 über und zwischen Kanalbereichen 208 gebildet, zum Beispiel in den Spalten, welche wie oben erörtert durch die Entfernung der Schichten 210 im Kanalbereich geschaffen wurden. In einer Ausführungsform können innere Abstandselemente 606A in diesen Spalten derart gebildet werden, dass das innere Abstandselement 606A zwischen der Gate-Struktur 702 und dem S/D-Merkmal 610 angeordnet ist. Die inneren Abstandselemente 606A können SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, ZrN, SiCN oder Kombinationen davon enthalten. In einigen Ausführungsformen sind die inneren Abstandselemente 606A aus demselben Material gebildet, wie die Abstandselemente 606. In einigen Ausführungsformen enthalten die inneren Abstandselemente 606A andere Materialien als die Abstandselemente 606 und werden durch andere Prozesse gebildet. In einer Ausführungsform können die Abstandselemente 606 und/oder die inneren Abstandselemente 606A eine Dicke von zwischen ungefähr 1 nm und ungefähr 40 nm aufweisen.
  • Die Gate-Struktur 702 kann einen Metall-Gate-Stapel mit hohem K-Wert aufweisen, wobei jedoch auch andere Zusammensetzungen möglich sind. In einigen Ausführungsformen weist die Gate-Struktur 702 eine dielektrische Schicht mit hohem k-Wert 704 und eine Metallelektrode 706 auf. In einigen Ausführungsformen weist die Gate-Struktur 702 ferner eine Grenzflächenschicht (IL) auf. Die hierin verwendeten und beschriebenen Gate-Dielektrika mit hohem K-Wert enthalten dielektrische Materialien mit einer hohen Dielektrizitätskonstante, welche zum Beispiel größer ist als jene von thermischem Siliziumoxid (∼3,9). In einigen Ausführungsformen kann die dielektrische Schicht mit hohem K-Wert 704 eine dielektrische Schicht mit hohem K-Wert wie zum Beispiel Hafniumoxid (HfO2) aufweisen. Alternativ dazu kann die dielektrische Schicht mit hohem K-Wert 704 andere Dielektrika mit hohem K-Wert enthalten, wie zum Beispiel TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTi0O3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon oder andere geeignete Materialien. In verschiedenen Ausführungsformen kann die dielektrische Schicht mit hohem K-Wert 704 durch ALD, physikalische Dampfabscheidung (PVD), CVD, gepulste Laserabscheidung (PLD), CVD, und/oder andere geeignete Verfahren gebildet werden. Die Metallschicht(en) 706 kann/können ein Metall, eine Metalllegierung oder ein Metallsilizid enthalten. In einigen Ausführungsformen kann die Metallschicht 706 eine einzelne Schicht oder alternativ dazu eine Mehrschichtstruktur, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Vorrichtungsleistung (Austrittsarbeitsmetallschicht), eine Auskleidungsschicht, eine Benetzungsschicht, eine Haftschicht, eine Metalllegierung oder ein Metallsilizid, aufweisen. Als ein Beispiel kann die Metallschicht 706 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete metallische Materialien oder eine Kombination davon enthalten. In verschiedenen Ausführungsformen kann die Metallschicht 706 durch ALD, PVD, CVD, Elektronenstrahl-Verdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Metallschicht 706 N- oder eine P-Austrittsarbeit bereitstellen, und/oder kann als eine Transistor-Gateelektrode (zum Beispiel eine GAA-Transistor-Gate-Elektrode) dienen.
  • Wie oben erörtert weist die Vorrichtung 200 das Substrat 202 an ihrer Rückseite und verschiedene auf der Vorderseite des Substrats 202 aufgebaute Elemente auf. Diese oben erörterten Elemente umfassen die Isolationsstruktur 402 über dem Substrat 202, den Halbleiterfinnenabschnitt 202A, welcher sich vom Substrat 202 erstreckt und angrenzend an die Isolationsstruktur 402 angeordnet ist, die epitaxialen Source-/Drain-Merkmale (S/D-Merkmale) 610 über einem vertieften Abschnitt des Finnenabschnitts 202A, eine oder mehrere Kanalhalbleiterschichten 208, welche über dem Finnenabschnitt 202A angebracht sind und die beiden S/D-Merkmale 610 verbinden, die Gate-Struktur 702, welche zwischen den beiden S/D-Merkmalen 610 angeordnet ist und jede der Kanalschichten 208 umhüllt, die untere Schicht 204, welche zwischen dem Halbleiterfinnenabschnitt 202A und dem Gate-Stapel 702 angeordnet ist, die inneren Abstandselemente 606A zwischen den S/D-Merkmalen 610 und dem Gate-Stapel 702, die CESL 602 und die ILD 604, welche jeweils in den 7A - 7E dargestellt sind.
  • Die 7A - 7E stellen ferner Merkmale der Vorrichtung 200 dar, welche Kontakt oder Verbindung zu einem oder mehreren Anschlüssen der Vorrichtung 200 bereitstellen. Über der Gate-Struktur 702 weist die Halbleitervorrichtung 200 ferner eine selbstausgerichtete Deckschicht (SAC-1-Schicht) 708 auf. Beispielhafte Materialien für die SAC-1-Schicht 708 umfassen SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, ZrN, SiCN und Kombinationen davon. Die SAC-1-Schicht 708 weist eine Breite w1 auf. Die Breite w1 kann zwischen ungefähr 3 und 30 Nanometer (nm) betragen.
  • Über jedem der S/D-Merkmale 610 weist die Halbleitervorrichtung 200 ferner Silizidmerkmale 710 und S/D-Kontakte 712 auf. In einigen Ausführungsformen werden die Silizidmerkmale 710 weggelassen. Beispielhafte Materialein für die S/D-Kontakte 712 umfassen TaN, Mo, Ni, W, Ru, Co, Cu, Ti, TiN, Ta und Kombinationen davon.
  • Eine dielektrische S/D-Deckschicht 714 ist über einem ersten S/D-Merkmal 610 angeordnet, und eine S/D-Kontaktdurchkontaktierung 716 ist über einem zweiten S/D-Kontakt 610 angeordnet. In einer Ausführungsform ist die S/D-Deckschicht 714 über dem Source-Merkmal 610 (links) angeordnet, und die S/D-Kontaktdurchkontaktierung 716 ist über dem Drain-Merkmal 610 (rechts) angeordnet. In alternativen Ausführungsformen kann die S/D-Deckschicht 714 über dem Drain-Merkmal 610 (rechts) angeordnet sein, und die S/D-Kontaktdurchkontaktierung 716 kann über dem Source-Merkmal 610 (links) angeordnet sein. In einigen Ausführungsformen kann die S/D-Deckschicht 714 über dem Source- und dem Drain-Merkmal 610 angeordnet sein.
  • Beispielhafte Materialien für die S/D-Deckschicht 714 umfassen Materialien wie zum Beispiel SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, ZrN, SiCN und Kombinationen davon. In einer Ausführungsform ist die S/D-Deckschicht 714 ein dielektrisches Material. Die S/D-Deckschicht 714 weist eine Breite w2 auf. In einigen Ausführungsformen beträgt die Breite w2 zwischen ungefähr 3 und 30 nm. In einigen Ausführungsformen ist die S/D-Deckschicht 714 eine andere Zusammensetzung als die SAC-1-Schicht 708. In einer Ausführungsform wird die S/D-Deckschicht 714 als eine selbstausgerichtete Deckschicht (SAC-2) bezeichnet. Die S/D-Kontaktdurchkontaktierung 716 stellt eine elektrische Verbindung zum S/D-Merkmal 610 bereit. Beispielhafte Materialien für die S/D-Kontaktdurchkontaktierung 716 umfassen TaN, Mo, Ni, W, Ru, Co, Cu, Ti, TiN, Ta und Kombinationen davon. Somit ist in einigen Ausführungsformen ein S/D-Merkmal 610 der Vorrichtung über die S/D-Kontaktdurchkontaktierung 716 von ihrer Oberseite her elektrisch verbunden, und das andere S/D-Merkmal 610 der Vorrichtung ist nicht von ihrer Oberseite her elektrisch verbunden, da die S/D-Deckschicht 714 keine elektrische Verbindung bereitstellt.
  • In einigen Ausführungsformen enthält die SAC-Schicht 708 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder (ein) andere/s geeignete/s Material(ien). Die SAC-Schicht 708 schützt die Gate-Stapel 702 vor der Bearbeitung (zum Beispiel der Ätzung und den CMP-Prozessen), unter anderem jener, welche zum Ätzen von S/D-Kontaktlöchern verwendet wird. Die SAC-Schicht 708 kann durch Vertiefen der Gate-Stapel 702, Aufbringen eines oder mehrerer dielektrischer Materialien über den vertieften Gate-Stapeln 702 und Durchführen eines CMP-Prozesses an einem oder mehreren der dielektrischen Materialien gebildet werden. Die SAC-Schicht 708 kann zum Beispiel eine Dicke in einem Bereich von ungefähr 3 nm bis ungefähr 30 nm aufweisen.
  • In einigen Ausführungsformen können die Silizidmerkmale 710 Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickel-Platinsilizid (NiPtSi), Nickel-Platin-Germaniumsilizid (NiPtGeSi), Nickel-Germaniumsilizidd (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizidd (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Kobaltsilizid (CoSi) oder andere geeignete Verbindungen enthalten. In einer Ausführungsform können die S/D-Kontakte 712 eine leitfähige Barriereschicht und eine Metallfüllschicht über der leitfähigen Barriereschicht aufweisen. Die leitfähige Barriereschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid, wie zum Beispiel Titannitrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon, enthalten, und kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse gebildet werden. Die Metallfüllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder andere Metalle enthalten, und kann durch CVD, PVD, ALD, Plattierung oder andere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitfähige Barriereschicht in den S/D-Kontakten 712 weggelassen.
  • Wie oben erörtert, schützt die Deckschicht 714 bestimmte der S/D-Kontakte 712 vor Bearbeitungsschritten (zum Beispiel Ätzung und CMP-Prozessen) und isoliert die betreffenden S/D-Kontakte 712 gegen die darauf gebildete Interconnect-Struktur. Die Deckschicht 714 kann eine Dicke in einem Bereich von ungefähr 3 nm bis ungefähr 30 nm aufweisen. In einigen Ausführungsformen enthalten die SAC-Schicht 708 und die Deckschicht 714 unterschiedliche Materialien, um zum Beispiel während der Bildung der Deckschicht 714 eine Ätzselektivität zu erzielen. Da die Deckschicht 714 keine elektrische Verbindung zu den betreffenden S/D-Kontakten 712 bereitstellt, wird der Kontakt zum Merkmal 610, welches unter der Deckschicht 714 angeordnet ist (links in 7B und 7D) mittels einer nachfolgend erörterten rückseitigen Verbindung hergestellt.
  • In einer Ausführungsform von Block 118 des Verfahrens werden Kontakte zur Oberseite des Gates und/oder einem oder mehreren Source-/Drain-Merkmalen gebildet. Bezugnehmend auf das Beispiel der 7A - 7E wird in einer Ausführungsform die S/D-Kontaktdurchkontaktierung 716 an der Oberseite der Vorrichtung gebildet, welche dem Source-/Drain-Merkmal 610, welche unter der Durchkontaktierung 716 angeordnet ist, zugewandt ist. Die S/D-Kontaktdurchkontaktierung 716 kann eine leitfähige Barriereschicht und eine Metallfüllschicht über der leitfähigen Barriereschicht aufweisen. Eine beispielhafte leitfähige Barriereschicht kann die Materialien Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid, wie zum Beispiel Titannitrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon enthalten, und kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse gebildet werden. Beispielhafte Metallfüllschichten für die S/D-Kontaktdurchkontaktierung 716 können die Materialien Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder andere Metalle enthalten, und können durch CVD, PVD, ALD, Plattierung oder andere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitfähige Barriereschicht in der S/D-Kontaktdurchkontaktierung 716 weggelassen. Wie in 7E und 7B dargestellt, ist dieses S/D-Merkmal 610, welches unter der Durchkontaktierung 716 angeordnet ist, durch die Durchkontaktierung 716 mit einer darüberliegenden Mehrschichten-Interconnect-Verbindung (MLI) elektrisch verbunden.
  • In Bezug auf die MLI ist festzuhalten, dass die Halbleitervorrichtung 200 ferner eine oder mehrere Interconnect-Schichten aufweisen kann, welche Metallleitungen und Durchkontaktierungen eingebettet in dielektrischen Schichten aufweisen, und hierin als eine Mehrschichten-Interconnect-Struktur (MLI-Struktur) bezeichnet wird/werden. Die MLI wird typischerweise über der Vorderseite/Oberseite der Vorrichtung 200 von 7B gebildet. Die MLI verbindet Gate-, Source- und Drain-Elektroden verschiedener Transistoren sowie andere Schaltungen in der Vorrichtung 200, um eine integrierte Schaltung in Teilen oder als Ganzes zu bilden. Die Halbleitervorrichtung 200 kann ferner Passivierungsschichten, Adhäsionsschichten und/oder andere an der Vorderseite der Halbleitervorrichtung 200 aufgebaute Schichten aufweisen.
  • Das Verfahren 100 setzt sich dann bei Block 120 fort, in welchem die Struktur durch die Entfernung des Substratmaterials von der Rückseite der Struktur ausgedünnt wird. In einigen Ausführungsformen wird das Ausdünnen durch Anbringen der Vorderseite der Vorrichtung 200 an einem Träger, während die Rückseite der Struktur ausgedünnt wird, bereitgestellt. Bezugnehmend auf das Beispiel der 8A - 8E wird die Struktur ausgedünnt, indem das Substrat 202 von der Rückseite der Struktur entfernt wird, bis der Halbleiterfinnenabschnitt 202A und die benachbarte Isolationsstruktur 402 an der Rückseite der Vorrichtung 200 freigelegt sind. Der Ausdünnungsprozess kann eine mehrstufige Bearbeitung umfassen, welche zum Beispiel einen mechanischen Schleifprozess gefolgt von einem chemischen Ausdünnungsprozess umfasst.
  • Das Verfahren 100 setzt sich dann bei Block 122 fort, in welchem Gräben in die Rückseite der Struktur und über den S/D-Merkmalen und der Gate-Struktur geätzt werden. Bezugnehmend auf das Beispiel der 9A - 9E werden die Abschnitte des Substrats, welche den Finnenabschnitt 202A, welcher die Finne 302 bildet, und/oder Abschnitte der S/D-Merkmale 610 aufweisen, geätzt, um Gräben 902 zu bilden. Die Gräben 902 werden über der Rückseite der Struktur gebildet, und sind sowohl auf den Gate-Stapel 702 als auch auf jedes der S/D-Merkmale 610 ausgerichtet. Dabei ist festzuhalten, dass die untere Schicht 204 dazu dienen kann, die Gate-Struktur 702 während der Ätzprozesse zu schützen. In einigen Ausführungsformen ist das Substrat 202, welches den Abschnitt 202A aufweist, Silizium, und die untere Schicht 204 ist ein dielektrisches Material, welches eine geeignete Ätzselektivität gegenüber der Substratzusammensetzung bereitstellt. Die Gräben 902 legen Flächen der S/D-Merkmale 610 von der Rückseite her frei. In einigen Ausführungsformen kann der Block 122 mehr als einen Ätzprozess umfassen. Zum Beispiel kann er einen ersten Ätzprozess anwenden, um den Finnenabschnitt 202A selektiv zu entfernen, und danach einen zweiten Ätzprozess anwenden, um die S/D-Merkmale 610 selektiv auf das gewünschte Niveau zu vertiefen, wobei der erste und der zweite Ätzprozess jeweils unterschiedliche Ätzparameter, wie zum Beispiel unterschiedliche Ätzmittel, umfassen. Der/die Ätzprozess(e) kann/können Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere Ätzverfahren umfassen.
  • In der dargestellten Ausführungsform erstrecken sich die Gräben 902 bis zu einem Abschnitt des S/D-Merkmal komplanar mit oder unterhalb (das heißt, zur Rückseite hin) des untersten Kanalbereichs 208. In einer Ausführungsform können die Gräben 902 unter Verwendung der Unterseite des Source-/Drain-Merkmals 610 als einen Ätzstopp geätzt werden. Somit erstreckt sich der dadurch gebildete Graben 902 in einigen Ausführungsformen bis zur unteren Fläche des Source-/Drain-Merkmals 610. In derartigen Ausführungsformen kann ein Abschnitt des Substrats 202A zurückbleiben, und/oder die Grabenoberfläche kann unterhalb (zur Rückseite hin) der Schicht 204 angeordnet sein. In einer Ausführungsform können die Gräben 902 derart gebildet sein, dass der Abschluss des Grabens 902 (das heißt, der Punkt, welcher der Vorderseite der Struktur am nächsten angeordnet ist) komplanar mit der unteren Schicht 204 ist. In einer weiteren Ausführungsform ist der Abschluss des Grabens 902 komplanar mit einer oberen Fläche der unteren Schicht 204. In einer Ausführungsform ist der Abschluss des Grabens 902 unterhalb des untersten Kanalbereichs 208, jedoch über einer unteren Fläche der unteren Schicht 204 angeordnet.
  • In einer Ausführungsform des Verfahrens 100 setzt sich das Verfahren 100 dann bei Block 126 fort, in welchem eine Metallschicht über der Rückseite der Struktur und auch in den bei Block 122 gebildeten Gräben aufgebracht wird. (In anderen Ausführungsformen setzt sich das Verfahren 100 zuerst bei Block 124 fort, in welchem eine Klebstoffschicht aufgebracht wird, wie unten unter Bezugnahme auf die 17A - 21E erörtert. In einigen Ausführungsformen wird der Block 124 ausgelassen.) Bezugnehmend auf das Beispiel der 10A - 10E wird eine leitfähige Schicht 1002 auf der Rückseite der Vorrichtung 200 aufgebracht. Beispielhafte Materialien für die leitfähige Schicht 1002 umfassen TaN, Mo, Ni, W, Ru, Co, Cu, Ti, TiN, Ta oder Kombinationen davon. Die leitfähige Schicht 1002 kann durch CVD, PVD, ALD, Plattieren und/oder andere geeignete Prozesse aufgebracht werden. Block 126 umfasst in einigen Ausführungsformen ferner das Ausführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses) nach dem Aufbringen des leitfähigen Materials.
  • Das Verfahren 100 setzt sich dann bei Block 128 fort, in welchem ein Maskierungselement über der leitfähigen Schicht ausgerichtet auf das S/D-Merkmal, für welches ein Kontakt (rückseitiger Kontakt) gewünscht wird, gebildet wird. In einer Ausführungsform wird das Maskierungselement auf das S/D-Merkmal ausgerichtet, für welches oben bei Block 118 an der Vorderseite kein Kontakt hergestellt worden ist. In einer Ausführungsform weist das Maskierungselement Fotolack auf. Bezugnehmend auf das Beispiel der 11A - 11E wird ein Maskierungselement 1102 an der Rückseite der Struktur gebildet und auf ein S/D-Merkmal 610 (zu welchem zum Beispiel kein vorderseitiger Kontakt hergestellt worden ist) ausgerichtet. Der Fotolithografieprozess zum Bilden des Maskierungselements kann das Bilden einer Fotolackschicht über der Rückseite der Vorrichtung 200, das Belichten des Fotolacks gemäß einer Struktur, das Ausführen von Nachbelichtungsbrennprozessen und das Entwickeln des Fotolacks zum Bilden eines Maskierungselements, welches den Fotolack aufweist, umfassen. In einigen Ausführungsformen kann das Strukturieren des Fotolacks zum Bilden des Maskierungselements unter Verwendung eines Elektronenstrahl-Lithografieprozesses (E-Beam-Lithografieprozesses) vorgenommen werden. Dann kann das Maskierungselement dazu verwendet werden, Bereiche der Vorrichtung 200, und insbesondere Bereiche der leitfähigen Schicht 1002, welche auf bestimmte der S/D-Merkmale 610 ausgerichtet sind, zu schützen.
  • Das Verfahren 100 setzt sich dann bei Block 130 fort, in welchem die leitfähige Schicht gemäß dem Maskierungselement strukturiert wird, um eine Durchkontaktierungsstruktur zum S/D-Merkmal zu bilden. Bezugnehmend auf das Beispiel der 12A - 12E wird die leitfähige Schicht 1002 (der 11A - 11E) durch Ätzen strukturiert, um die Durchkontaktierungsstruktur 1202 gemäß der Struktur des Maskierungselements 1102 zu bilden. Die Durchkontaktierungsstruktur 1202 grenzt physisch an das Source-/Drain-Merkmal 610 und stellt eine elektrische Verbindung zum Source-/Drain-Merkmal 610 bereit. Dabei ist festzuhalten, dass der Ätzprozess zum Schneiden der leitfähigen Schicht 1002 gegenüber der Zusammensetzung der leitfähigen Schicht 1002 selektiv ist, wodurch die untere Schicht 204 als ein Ätzstopp dient. In einigen Ausführungsformen kann der Ätzprozess aufgrund des Unterschieds der Zusammensetzung des Metalls der leitfähigen Schicht 1002 und des dielektrischen Materials der unteren Schicht 204 passend für eine entsprechende Selektivität abgestimmt werden. Somit ist in einigen Ausführungsformen der Verlust der unteren Schicht 204 während der Ätzung im Vergleich zum Verlust, welcher zum Beispiel beim Ätzen eines Grabens in einer dielektrischen Schicht, wie sie beim nachfolgenden Block 134 angrenzend an die untere Schicht 204 bereitgestellt wird, erfolgen kann, vernachlässigbar. Die entstehende Durchkontaktierungsstruktur 1202 ist eine konische Struktur, welche eine untere Breite (angrenzend an die Rückseite der Struktur) aufweist, welche kleiner ist als ihre Breite an der Grenzfläche zur unteren Schicht 204. Die Abmessungen der Durchkontaktierungsstruktur 1202 sind nachfolgend unter Bezugnahme auf 14B näher erörtert.
  • In einer Ausführungsform setzt sich das Verfahren 100 dann bei Block 134 fort, in welchem eine dielektrische Schicht aufgebracht wird. (In einer Ausführungsform setzt sich das Verfahren 100 zuerst bei Block 132 fort, in welchem eine Auskleidungsschicht aufgebracht wird, wie nachfolgend unter Bezugnahme auf die 15A - 16E erörtert. In einigen Ausführungsformen wird der Block 132 jedoch weggelassen.) Der Block 134 kann ferner einen chemisch-mechanischen Polierprozess (CMP-Prozess) nach dem Aufbringen des dielektrischen Materials umfassen, um die dielektrische Schicht zu bilden. Bezugnehmend auf das Beispiel der 13A - 13E wird eine dielektrische Schicht 1302 auf der Rückseite der Struktur, welche die Vorrichtung 200 aufweist, aufgebracht. Beispielhafte Materialien für die dielektrische Schicht 1302 umfassen SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, ZrN, SiCN und Kombinationen davon. In einer Ausführungsform weist die dielektrische Schicht 1302 eine Dicke t1 von zwischen ungefähr 3 nm und ungefähr 50 nm auf.
  • Das Verfahren 100 setzt sich dann bei Block 136 fort, in welchem eine rückseitige Metallisierungsschicht gebildet wird. Die rückseitige Metallisierungsschicht kann eine Stromschiene bilden. Bezugnehmend auf das Beispiel der 14A - 14E ist die rückseitige Durchkontaktierungsstruktur 1202 physisch und elektrisch mit der gebildeten Metallisierungsschicht 1402 verbunden. In einer Ausführungsform kann die Metallisierungsschicht 1402 unter Verwendung eines Damaszenerprozesses, eines Doppeldamaszenerprozesses, eines Metallstrukturierungsprozesses oder anderer geeigneter Prozesse gebildet werden. Die Metallisierungsschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder andere Metalle enthalten, und kann durch CVD, PVD, ALD, Plattierung oder andere geeignete Prozesse aufgebracht werden. Die Metallisierungsschicht 1402 kann in eine oder mehrere dielektrischen Schichten eingebettet werden. Das Vorhandensein der Metallisierungsschicht 1402 kann in einigen Ausführungsformen die Anzahl von Metallleitungen, welche in der Vorrichtung 200 für eine direkte Verbindung zu Source-/Drain-Kontakten und Durchkontaktierungen zur Verfügung stehen, erhöhen. In einer Ausführungsform kann die Metallisierungsschicht 1402 eine Dicke d1 im Bereich von ungefähr 5 nm bis ungefähr 40 nm aufweisen. Die Metallisierungsschicht 1402 kann eine andere Zusammensetzung aufweisen als der S/D-Kontakt 712 und/oder die S/D-Kontaktdurchkontaktierung 716.
  • 14B dient ebenfalls als Veranschaulichung des konischen Profils der Durchkontaktierungsstruktur 1202. Die Durchkontaktierungsstruktur 1202 weist eine erste Breite w3 näher am Kanalbereich der Vorrichtung 200 und eine zweite Breite w4 angrenzend an die Rückseite der Struktur und die Metallisierungsschicht 1402 auf. In einigen Ausführungsformen ist die erste Breite w3 kleiner als die zweite Breite w4. In einer Ausführungsform ist die erste Breite w3 um mindestens ungefähr 5 % kleiner als die zweite Breite w4. In einer weiteren Ausführungsform ist die erste Breite w3 um mindestens ungefähr 10 % kleiner als die zweite Breite w4. In einigen Ausführungsformen beträgt die erste Breite w3 zwischen ungefähr 3 und 30 nm. In einigen Ausführungsformen beträgt die zweite Breite w4 zwischen ungefähr 3 und 27 nm. Die Durchkontaktierung 1202 kann ferner eine Breite w5 aufweisen, welche zwischen 2 und 20 nm beträgt.
  • Das Verfahren 100 setzt sich dann bei Block 138 fort, in welchem weitere Fertigungsprozesse durchgeführt werden. In einigen Ausführungsformen erfolgt ein zusätzliches Metallisierungs-Routing an der Rückseite der Vorrichtung.
  • Wie oben erörtert wird der Block 132 in einigen Ausführungsformen des Verfahrens 100 weggelassen. Die 15A - 16E stellen beispielhafte Ausführungsformen bestimmter Aspekte des Verfahrens 100, welches Block 132 umfasst, in einer beispielhaften Vorrichtung 200' dar. Das Verfahren 100 setzt sich im Wesentlichen gleich fort, wie oben erörtert, wobei nach dem Bilden der leitfähigen rückseitigen Durchkontaktierung in Block 132 jedoch vor dem Bilden der dielektrischen Schicht in Block 134 eine Auskleidungsschicht aufgebracht wird. Bezugnehmend auf das Beispiel der 15A - 15E, welches den 12A - 12E folgt, wird eine Auskleidungsschicht 1502 an der Vorrichtung 200', welche die rückseitige Durchkontaktierungsstruktur 1202 aufweist, angeordnet. Beispielhafte Zusammensetzungen für die Auskleidungsschicht 1502 umfassen SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, ZrN, SiCN und Kombinationen davon. Die Auskleidungsschicht 1502 kann eine andere Zusammensetzung aufweisen als die dielektrische Schicht 1302. Beispielhafte Dicken der Auskleidungsschicht 1502 betragen zwischen ungefähr 0,5 und 5 nm. Das Aufweisen der Auskleidungsschicht 1502 stellt Vorteile bereit, wie zum Beispiel eine mögliche Verbesserung der Haftung und Abscheidung (zum Beispiel Abdeckung) der dielektrischen Schicht 1302. Nach dem Aufbringen der Auskleidungsschicht 1502 wird die dielektrische Schicht 1302 im Wesentlichen gleich aufgebracht, wie oben erörtert. In einigen Ausführungsformen wird nach dem Aufbringen der Auskleidungsschicht 1502 und der dielektrischen Schicht 1302 ein CMP-Prozess durchgeführt.
  • Das Verfahren 100 setzt sich dann bei Block 136 fort, in welchem die rückseitige Metallisierungsschicht im Wesentlichen gleich gebildet wird, wie oben erörtert. Bezugnehmend auf das Beispiel der 16A - 16E wird die Metallisierungsschicht 1402 im Wesentlichen gleich gebildet wie in den 14A - 14E, weist jedoch eine Grenzfläche zur Auskleidungsschicht 1502 auf.
  • Wie oben erörtert wird der Block 124 in einigen Ausführungsformen des Verfahrens 100 weggelassen. Die 17A - 21E stellen beispielhafte Ausführungsformen bestimmter Aspekte des Verfahrens 100, welches Block 124 umfasst, in einer beispielhaften Vorrichtung 200" dar. Das Verfahren 100 setzt sich im Wesentlichen fort, wie oben erörtert, wobei sich das Verfahren 100 jedoch nach den Prozessen von Block 122, in welchem Gräben über die Rückseite der Struktur geätzt werden (wie in den 9A - 9E dargestellt), mit Block 124 fortsetzt, in welchem eine Klebstoffschicht aufgebracht wird. Bezugnehmend auf das Beispiel der 17A - 17E wird eine Klebstoffschicht 1702 an der Rückseite der Struktur, welche die Auskleidung der Gräben 902 der Vorrichtung 200" aufweist, aufgebracht. Beispielhafte Zusammensetzungen der Klebstoffschicht 1702 umfassen TaN, Mo, Ni, W, Ru, Co, Cu, Ti, TiN, Ta und/oder Kombinationen davon. In einer Ausführungsform weist die Klebstoffschicht 1702 eine Dicke von zwischen ungefähr 0,5 nm und 5 nm auf. Die Klebstoffschicht 1702 kann eine konforme Schicht sein.
  • Nach dem Aufbringen der Klebstoffschicht in Block 124 setzt sich das Verfahren 100 im Wesentlichen gleich fort, wie oben erörtert. Bei Block 126 wird eine leitfähige Schicht an der Rückseite des Substrats und direkt auf der Klebstoffschicht aufgebracht. Bezugnehmend auf das Beispiel der 17A - 17E wird die leitfähige Schicht 1002 auf der Klebstoffschicht 1702 aufgebracht. Die leitfähige Schicht 1002 ist im Wesentlichen gleich wie oben erörtert. Das Verfahren 100 setzt sich dann mit den Blöcken 128 - 138 fort, welche durch die Beispiele der 18A - 18E, 19A - 19E, 20A - 20E und 21A - 21E dargestellt und im Wesentlichen gleich sind, wie oben erörtert, obwohl die genannten Figuren die Klebstoffschicht 1702 darstellen. Dabei ist festzuhalten, dass die Klebstoffschicht 1702 nach dem Strukturieren des leitfähigen Materials 1002 zum Bilden der leitfähigen Durchkontaktierung 1202 eine Hufeisen- oder U-Form aufweist und sich nicht über die Seitenwände der leitfähigen Durchkontaktierung 1202 nach unten erstreckt.
  • Einige Ausführungsformen des Verfahrens 100 umfassen sowohl den Block 124 als auch den Block 132, und sowohl die Klebstoffschicht als auch die Auskleidungsschicht werden jeweils während des Verfahrens 100 aufgebracht. Die 22A - 22E stellen die entstandene Vorrichtung 200''' dar, wenn die Vorrichtung 200''' sowohl die Klebstoffschicht 1702 als auch die Auskleidungsschicht 1502 aufweist. Die analog gekennzeichneten Elemente der 22A - 22E sind im Wesentlichen gleich wie oben erörtert.
  • Obwohl sie nicht als Einschränkung auszulegen sind, stellen Ausführungsformen der vorliegenden Offenbarung einen oder mehrere der folgenden Vorteile bereit. Zum Beispiel bilden Ausführungsformen der vorliegenden Offenbarung eine leitfähige Schicht, welche anschließend strukturiert wird, um die leitfähige rückseitige Durchkontaktierung zu bilden, wobei umgebendes dielektrisches Material nach der Bildung der leitfähigen rückseitigen Durchkontaktierung aufgebracht wird. Dies eliminiert die Notwendigkeit, ein Durchkontaktierungsloch im dielektrischen Material zu bilden und das Durchkontaktierungsloch anschließend mit leitfähigem Material zu füllen. Das Ätzen des Materials der leitfähigen Durchkontaktierung durch die vorliegenden Ausführungsformen verringert vorteilhafterweise das Risiko einer unbeabsichtigten Beschädigung der unteren Schicht oder der Gate-Struktur, welche beim Ätzen des Durchkontaktierungslochs in das dielektrische Material (zum Beispiel beim Ätzen von dielektrischem Material zum Bilden eines Durchkontaktierungslochs, ohne ein dielektrisches Material der unteren Schicht zu ätzen) auftreten kann. Ferner bilden Ausführungsformen der vorliegenden Offenbarung rückseitige Durchkontaktierungen unter Verwendung eines selbstausrichtenden Prozesses, wodurch die Risiken einer Fehlausrichtung der rückseitigen Durchkontaktierungen (zum Beispiel ein Kurzschließen der rückseitigen Durchkontaktierungen mit nahegelegenen Leitern, wie zum Beispiel den Gate-Stapeln) minimiert werden. Ausführungsformen der vorliegenden Offenbarung können problemlos in bestehende Halbleiterfertigungsprozesse integriert werden.
  • In einem Beispielsaspekt ist die vorliegende Offenbarung auf ein Verfahren ausgerichtet, welches das Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite umfasst, wobei die Struktur einen Rundum-Gate-Transistor aufweist, welcher an einer Vorderseite eine dort Gate-Struktur, eine dort gebildete Source-Struktur und dort gebildete Drain-Struktur aufweist. Die Struktur wird von der Rückseite her selektiv geätzt, um einen ersten Graben, welcher sich erstreckt, um die Source-Struktur freizulegen, und einen zweiten Graben, welcher sich erstreckt, um die Drain-Struktur freizulegen, zu bilden. Eine leitfähige Schicht wird über der Rückseite der Struktur und innerhalb des ersten Grabens und des zweiten Grabens aufgebracht. Die leitfähige Schicht wird strukturiert, um die leitfähige Schicht vom zweiten Graben zu entfernen, und nach dem Strukturieren wird eine dielektrische Schicht im zweiten Graben aufgebracht.
  • In einer weiteren Ausführungsform umfasst das Verfahren auch das Bilden eines Kontaktelements zur Gate-Struktur und mindestens entweder zur Source-Struktur oder zur Drain-Struktur, wobei sich das Kontaktelement von der Vorderseite der Struktur aus erstreckt. In einer Ausführungsform umfasst das Aufbringen der dielektrischen Schicht das Aufbringen einer Auskleidungsschicht und das Aufbringen eines Isoliermaterials über der Auskleidungsschicht. In einer Ausführungsform umfasst das Aufbringen der dielektrischen Schicht das Aufbringen eines Isoliermaterials. Ein chemisch-mechanischer Polierprozess (CMP) wird am Isoliermaterial vorgenommen, wobei der CMP eine Fläche der leitfähigen Schicht innerhalb des ersten Grabens freilegt. In einer weiteren Ausführungsform wird eine Stromschienenverbindungsleitung an der freigelegten Fläche der leitfähigen Schicht innerhalb des ersten Grabens gebildet. In einer Ausführungsform umfasst das Aufbringen der leitfähigen Schicht das Aufbringen einer Klebstoffschicht und eines darüber angeordneten leitfähigen Materials.
  • In noch einer weiteren Ausführungsform des Verfahrens umfasst das selektive Ätzen der Struktur von der Rückseite aus, um den ersten Graben zu bilden, welcher sich erstreckt, um die Source-Struktur freizulegen, das Ätzen eines Abschnitts epitaxialen Materials der Source-Struktur. In einer Ausführungsform umfasst das Strukturieren der leitfähigen Schicht das Bilden eines Fotolackmerkmals an der leitfähigen Schicht an der Rückseite der Struktur und das Ätzen der leitfähigen Schicht, welche nicht durch das Fotolackmerkmal geschützt wird. In noch einer weiteren Ausführungsform umfasst das Ätzen der leitfähigen Schicht das Stoppen eines Ätzprozesses an einer selbstausgerichteten Kontaktschicht, welche zwischen der Gate-Struktur und der Rückseite der Struktur angeordnet ist.
  • In einer weiteren der weitreichenderen hierin erörterten Ausführungsformen ist ein Verfahren bereitgestellt, welches das Bilden einer unteren Schicht über einer Vorderseite eines Substrats umfasst. Ein Transistor wird gebildet, welcher eine Gate-Struktur, ein Source-Merkmal und ein Drain-Merkmal aufweist. Die Gate-Struktur ist über der unteren Schicht angeordnet. Eine erste Kontaktstruktur wird von der Vorderseite des Substrats aus mindestens zum Source-Merkmal und/oder zum Drain-Merkmal bereitgestellt. Eine zweite Kontaktstruktur wird von einer Rückseite des Substrats zum anderen aus dem Source-Merkmal und dem Drain-Merkmal bereitgestellt. Die zweite Kontaktstruktur kann sich durch eine Öffnung in der unteren Schicht erstrecken. Das Bereitstellen der zweiten Kontaktstruktur kann das Aufbringen eines leitfähigen Materials angrenzend an die untere Schicht, das Strukturieren des leitfähigen Materials zum Bilden der zweiten Kontaktstruktur angrenzend an einen ersten Bereich der unteren Schicht, und nach dem Strukturieren das Aufbringen einer dielektrischen Schicht auf einem zweiten Bereich der unteren Schicht umfassen.
  • In einer weiteren Ausführungsform umfasst das Verfahren das Ausdünnen des Substrats vor dem Bereitstellen der zweiten Kontaktstruktur. In einer Ausführungsform wird nach dem Ausdünnen des Substrats ein erster Graben von der Rückseite des Substrats aus geätzt, um das Source-Merkmal freizulegen, und ein zweiter Graben wird von der Rückseite des Substrats aus geätzt, um das Drain-Merkmal freizulegen. In einigen Ausführungsformen umfasst das Aufbringen des leitfähigen Materials das Aufbringen des leitfähigen Materials sowohl im ersten als auch im zweiten Graben, und das Strukturieren des leitfähigen Materials kann das Entfernen des leitfähigen Materials entweder aus dem ersten oder aus dem zweiten Graben umfassen. In einigen Ausführungsformen umfasst das Verfahren nach dem Aufbringen der dielektrischen Schicht auch das Ausführen eines chemisch-mechanischen Polierens der dielektrischen Schicht. In einer Ausführungsform wird eine rückseitige Stromschienenmetallisierungsleitung an der dielektrischen Schicht, welche an die erste Kontaktstruktur grenzt, gebildet.
  • In noch einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleiterstruktur ausgerichtet. Die Struktur weist zwei Source-/Drain-Merkmale (S/D-Merkmale) und eine oder mehrere Kanalhalbleiterschichten, welche die beiden S/D-Merkmale verbindet/verbinden, auf. Eine Gate-Struktur tritt mit der einen oder den mehreren Kanalhalbleiterschichten in Eingriff und ist zwischen den beiden S/D-Merkmalen angeordnet. Eine untere dielektrische Schicht ist unterhalb der Gate-Struktur und der einen oder den mehreren Kanalhalbleiterschichten angeordnet. Ein erster Kontakt erstreckt sich von oberhalb eines ersten S/D-Merkmals der beiden S/D-Merkmale zum ersten S/D-Merkmal, und ein zweiter Kontakt erstreckt sich von unterhalb eines zweiten S/D-Merkmals der beiden S/D-Merkmale zum zweiten S/D-Merkmal. Der zweite Kontakt weist eine erste Breite an einem Anschlussende und eine zweite Breite angrenzend an die untere dielektrische Schicht auf. Die erste Breite ist kleiner als die zweite Breite. Eine Metallleitung ist mit dem Anschlussende des zweiten Kontakts verbunden.
  • In einer weiteren Ausführungsform weist der zweite Kontakt der Struktur eine Klebstoffschicht auf, welche an das zweite S/D-Merkmal und die untere dielektrische Schicht grenzt, und die Klebstoffschicht grenzt nicht an die Metallleitung. In einer weiteren Ausführungsform umgibt eine dielektrische Schicht den zweiten Kontakt und grenzt an die untere dielektrische Schicht. In einer weiteren Ausführungsform weist die dielektrische Schicht eine Auskleidungsschicht auf, welche an die untere dielektrische Schicht grenzt. In einer Ausführungsform kann die Auskleidungsschicht an eine Seitenwand des zweiten Kontakts angrenzen.
  • Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen derart, dass durchschnittliche ausgebildete Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Durchschnittlich ausgebildete Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin eingeführten Ausführungsformen verwenden können. Durchschnittlich ausgebildete Fachleute sollten ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen daran vornehmen können, ohne vom Gedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/016686 [0001]

Claims (20)

  1. Verfahren, umfassend: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur einen Rundum-Gate-Transistor aufweist, welcher an einer Vorderseite eine Gate-Struktur, eine Source-Struktur und eine Drain-Struktur aufweist; selektives Ätzen der Struktur von der Rückseite der Struktur aus, um einen ersten Graben, welcher sich erstreckt, um die Source-Struktur freizulegen, und einen zweiten Graben, welcher sich erstreckt, um die Drain-Struktur freizulegen, zu bilden; Aufbringen einer leitfähigen Schicht über der Rückseite der Struktur und innerhalb des ersten Grabens und des zweiten Grabens; Strukturieren der leitfähigen Schicht, um die leitfähige Schicht aus dem zweiten Graben zu entfernen; nach dem Strukturieren, Aufbringen einer dielektrischen Schicht im zweiten Graben.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden eines Kontaktelements zur Gate-Struktur und mindestens entweder zur Source-Struktur oder zur Drain-Struktur, wobei sich das Kontaktelement von der Vorderseite der Struktur aus erstreckt.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Aufbringen der dielektrischen Schicht das Aufbringen einer Auskleidungsschicht und das Aufbringen eines Isoliermaterials über der Auskleidungsschicht umfasst.
  4. Verfahren nach Anspruch 1 oder 2, wobei das Aufbringen der dielektrischen Schicht umfasst: Aufbringen eines Isoliermaterials; Durchführen eines chemisch-mechanischen Polierens, CMP, am Isoliermaterial, wobei das CMP eine Fläche der leitfähigen Schicht innerhalb des ersten Grabens freilegt.
  5. Verfahren nach Anspruch 4, ferner umfassend: Bilden einer Stromschienenverbindungsleitung an der freigelegten Fläche der leitfähigen Schicht innerhalb des ersten Grabens.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei das Aufbringen der leitfähigen Schicht das Aufbringen einer Klebstoffschicht und eines darüber angeordneten leitfähigen Materials umfasst.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das selektive Ätzen der Struktur von der Rückseite der Struktur aus zum Bilden des ersten Grabens, welcher sich erstreckt, um die Source-Struktur freizulegen, das Ätzen eines Abschnitts epitaxialen Materials der Source-Struktur umfasst.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei das Strukturieren der leitfähigen Schicht das Bilden eines Fotolackmerkmals an der leitfähigen Schicht an der Rückseite der Struktur und das Ätzen der leitfähigen Schicht, welche nicht durch das Fotolackmerkmal geschützt ist, umfasst.
  9. Verfahren nach Anspruch 8, wobei das Ätzen der leitfähigen Schicht das Stoppen eines Ätzprozesses an einer selbstausgerichteten Kontaktschicht, welche zwischen der Gate-Struktur und der Rückseite der Struktur angeordnet ist, umfasst.
  10. Verfahren, umfassend: Bilden einer unteren Schicht über einer Vorderseite eines Substrats; Bilden eines Transistors, welcher eine Gate-Struktur, ein Source-Merkmal und ein Drain-Merkmal aufweist, wobei die Gate-Struktur über der unteren Schicht angeordnet ist; Bereitstellen einer ersten Kontaktstruktur mindestens zu einem aus der Gruppe umfassend das Source-Merkmal und das Drain-Merkmal von der Vorderseite des Substrats aus; und Bereitstellen einer zweiten Kontaktstruktur zum anderen aus der Gruppe umfassend das Source-Merkmal und das Drain-Merkmal von einer Rückseite des Substrats aus, wobei sich die zweite Kontaktstruktur durch eine Öffnung in der unteren Schicht erstreckt, und wobei das Bereitstellen der zweiten Kontaktstruktur umfasst: Aufbringen eines leitfähigen Materials, welches an die untere Schicht grenzt; Strukturieren des leitfähigen Materials zum Bilden der zweiten Kontaktstruktur, welche an einen ersten Bereich der unteren Schicht grenzt; und nach dem Strukturieren das Aufbringen einer dielektrischen Schicht an einem zweiten Bereich der unteren Schicht.
  11. Verfahren nach Anspruch 10, wobei das Substrat vor dem Bereitstellen der zweiten Kontaktstruktur ausgedünnt wird.
  12. Verfahren nach Anspruch 11, wobei nach dem Ausdünnen des Substrats ein erster Graben von der Rückseite des Substrats aus geätzt wird, um das Source-Merkmal freizulegen, und ein zweiter Graben von der Rückseite des Substrats aus geätzt wird, um das Drain-Merkmal freizulegen.
  13. Verfahren nach Anspruch 12, wobei das Aufbringen des leitfähigen Materials das Aufbringen des leitfähigen Materials sowohl im ersten Graben als auch im zweiten Graben umfasst.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Strukturieren des leitfähigen Materials das Entfernen des leitfähigen Materials entweder aus dem ersten Graben oder aus dem zweiten Graben umfasst.
  15. Verfahren nach einem der Ansprüche 10 bis 14, ferner umfassend: nach dem Aufbringen der dielektrischen Schicht das Ausführen eines chemisch-mechanischen Polierens der dielektrischen Schicht; und Bilden einer rückseitigen Stromschienenmetallisierungsleitung an der dielektrischen Schicht, welche an die erste Kontaktstruktur grenzt.
  16. Halbleiterstruktur, aufweisend: zwei Source-/Drain-Merkmale, S/D-Merkmale; eine oder mehrere Kanalhalbleiterschichten, welche die beiden S/D-Merkmale verbinden; eine Gate-Struktur, welche mit der einen oder den mehreren Kanalhalbleiterschichten in Eingriff tritt und zwischen den beiden S/D-Merkmalen angeordnet ist; eine untere dielektrische Schicht angeordnet unterhalb der Gate-Struktur und der einen oder den mehreren Kanalhalbleiterschichten; einen ersten Kontakt, welcher sich von oberhalb eines ersten S/D-Merkmals der beiden S/D-Merkmale zum ersten S/D-Merkmal erstreckt; einen zweiten Kontakt, welcher sich von unterhalb eines zweiten S/D-Merkmals der beiden S/D-Merkmale zum zweiten S/D-Merkmal erstreckt, wobei der zweite Kontakt eine erste Breite an einem Anschlussende und eine zweite Breite angrenzend an die untere dielektrische Schicht aufweist, wobei die erste Breite kleiner ist als die zweite Breite; eine Metallleitung, welche mit dem Anschlussende des zweiten Kontakts verbunden ist.
  17. Halbleiterstruktur nach Anspruch 16, wobei der zweite Kontakt eine Klebstoffschicht aufweist, welche an das zweite S/D-Merkmal und die untere dielektrische Schicht angrenzt, wobei die Klebstoffschicht nicht an die Metallleitung grenzt.
  18. Halbleiterstruktur nach Anspruch 16 oder 17, ferner aufweisend: eine dielektrische Schicht, welche den zweiten Kontakt umgibt, wobei die dielektrische Schicht an die untere dielektrische Schicht grenzt.
  19. Halbleiterstruktur nach Anspruch 18, wobei die dielektrische Schicht eine Auskleidungsschicht aufweist, wobei die Auskleidungsschicht an die untere dielektrische Schicht grenzt.
  20. Halbleiterstruktur nach Anspruch 19, wobei die Auskleidungsschicht an eine Seitenwand des zweiten Kontakts grenzt.
DE102020126080.6A 2020-04-28 2020-10-06 Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben Pending DE102020126080A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063016686P 2020-04-28 2020-04-28
US63/016,686 2020-04-28
US16/948,712 2020-09-29
US16/948,712 US11239325B2 (en) 2020-04-28 2020-09-29 Semiconductor device having backside via and method of fabricating thereof

Publications (1)

Publication Number Publication Date
DE102020126080A1 true DE102020126080A1 (de) 2021-10-28

Family

ID=78223275

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020126080.6A Pending DE102020126080A1 (de) 2020-04-28 2020-10-06 Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben

Country Status (2)

Country Link
KR (1) KR102456274B1 (de)
DE (1) DE102020126080A1 (de)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241357A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种晶体管、集成电路以及集成电路的制造方法
KR20230162725A (ko) * 2016-07-01 2023-11-28 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US10008603B2 (en) * 2016-11-18 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and method of fabrication thereof
US10700207B2 (en) 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method

Also Published As

Publication number Publication date
KR102456274B1 (ko) 2022-10-18
KR20210133857A (ko) 2021-11-08

Similar Documents

Publication Publication Date Title
DE102019116730B4 (de) Teilweise barrierefreie Durchkontaktierungen für kobaltbasierte Verbindungen und Verfahren zu deren Herstellung
DE102018104654B4 (de) Doppelte metalldurchkontaktierung für übergangswiderstand
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102020134989A1 (de) Halbleiterstruktur mit speichervorrichtung und verfahren zu deren herstellung
DE102020135005A1 (de) Drainseitige vertiefung für vorrichtung mit rückseitiger stromschiene
DE102020130156A1 (de) Halbleitervorrichtung und verfahren der herstellung davon
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102017120565A1 (de) Durchkontaktierungen für zwischenverbindungen auf cobaltbasis und verfahren zu deren herstellung
DE102018102685A1 (de) Kontaktbildungsverfahren und zugehörige Struktur
DE102020131140A1 (de) Gateisolierungsstruktur
DE102021115968A1 (de) Halbleitervorrichtung mit rückseitenstromschiene und deren herstellungsverfahren
DE102021117896A1 (de) Halbleitungsvorrichtung mit gateisolationsstruktur und ausbildungsverfahren
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102020130171B4 (de) Abstandselemente für Halbleitervorrichtungen, welche rückseitige Stromschienen aufweisen
DE102021111910A1 (de) Interconnect-struktur und deren herstellungsverfahren
DE102021109760A1 (de) Verfahren zum bilden von kontaktstrukturen
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102021109940A1 (de) Rückseitiger gatekontakt
DE102020131432A1 (de) Source/drain-kontaktstruktur
DE102020127451A1 (de) Verfahren zur Bildung einer rückseitigen Langkanalstromschienenvorrichtung
DE102020129257A1 (de) Abstandhalten für Halbleitervorrichtungen, die rückseitige Stromschienen aufweisen
DE102020131611A1 (de) Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed