JP2022027614A - マルチゲートデバイス及びその関連方法 - Google Patents

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仕承 陳
Shih-Cheng Chen
國誠 江
Guo Cheng Jiang
志昌 林
zhi-chang Lin
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Abstract

【課題】デバイスの製造方法は、複数のチャネル層と、複数のチャネル層を介在させる複数の多層エピタキシャル層とを有するフィンを提供する。【解決手段】多層エピタキシャル層は、第２のエピタキシャル層と第３のエピタキシャル層との間に挿入された第１のエピタキシャル層を含む。第１のエピタキシャル層は第１のエッチング速度を有し、第２および第３のエピタキシャル層は第１のエッチング速度より大きい第２のエッチング速度を有する。方法は、第１、第２および第３のエピタキシャル層を横方向にエッチングして、多層エピタキシャル層の対向する横方向表面に凹状側壁プロファイルを提供するステップをさらに含む。方法は、隣接するチャネル層の間に内部スペーサを形成するステップをさらに含む。内部スペーサは、第１の内部スペーサ側壁表面に沿って多層エピタキシャル層の凸状側壁プロファイルとインタフェースする。方法は、多層エピタキシャル層をゲート構造の一部で置き換えるステップをさらに含む。【選択図】図１

Description

本発明は、マルチゲートデバイス及びその関連方法に関する。
電子業界では、ますます複雑で洗練された機能を同時にサポートできる、電子デバイスの小型化・高速化の要求がますます高まっている。そのため、半導体業界では、低コスト、高性能、低電力の集積回路（ＩＣ）を製造する傾向が継続している。これまで、これらの目標は、半導体ＩＣの寸法（例えば、最小特徴構造サイズ）を縮小し、それによって生産効率を改善し、関連するコストを削減することによって大部分が達成された。しかしながら、このような縮小により、半導体製造プロセスの複雑さも増加する。したがって、半導体ＩＣおよびデバイスの継続的な進歩の実現には、半導体製造プロセスおよび技術における同様の進歩が必要である。
近年、ゲートとチャネル間の結合を増加させてゲート制御を向上させ、オフ状態電流を低減し、短チャネル効果（ＳＣＥ）を低減するために、マルチゲートデバイスが導入されている。導入されたこのようなマルチゲートデバイスの１つは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）である。ＦｉｎＦＥＴの名前は、ＦｉｎＦＥＴが形成されている基板から延在し、かつＦＥＴチャネルを形成するために使用されるフィン状構造に由来している。ＦｉｎＦＥＴに関連する性能の課題に対処するために部分的に導入される別のマルチゲートデバイスは、ゲートオールアラウンド（ＧＡＡ）トランジスタである。ＧＡＡトランジスタの名前は、チャネルの全周にわたって延在するゲート構造に由来し、ＦｉｎＦＥＴよりも優れた静電制御を提供する。ＦｉｎＦＥＴ及びＧＡＡトランジスタは、従来の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスと互換性があり、それらの３次元構造により、ゲート制御を維持し、ＳＣＥを軽減しながら、積極的に縮小することができる。
一般的に、ＧＡＡトランジスタは、例えば、ＦｉｎＦＥＴが性能要求を満足できなくなった場合に実装され得る。しかしながら、ＧＡＡトランジスタの製造は、半導体製造プロセスに新たな課題をもたらし、関連するデバイスの信頼性に対する懸念を引き起こす。したがって、既存の技術は、全ての点で完全に満足できるものであるとは証明されていない。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
いくつかの実施形態に係るマルチゲートデバイスの簡略化された包括的なレイアウト図を提供する。 本開示の１つ以上の態様に係る、半導体デバイス３００、３０２を製造する方法のフローチャートである。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図４Ａ／４Ｂに示される半導体デバイス３００、３０２の一部の拡大図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３０２の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１８に示される半導体デバイス３００の一部の拡大図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った半導体デバイス３００の実施形態の断面図を提供する。 いくつかの実施形態に係る、テーパ状側壁プロファイルを有する半導体デバイスを示す。 いくつかの実施形態に係る、テーパ状側壁プロファイルを有する半導体デバイスを示す。 いくつかの実施形態に係る、Ｔ字形フィーチャを有するソース／ドレイン領域を含む半導体デバイスを示す。 いくつかの実施形態に係る、図２３に示される半導体デバイスの一部の拡大図を提供する。 いくつかの実施形態に係る、それが形成されるエピタキシャル層の表面を越えて延在する界面層を含む半導体デバイスを示す。 いくつかの実施形態に係る、図２４に示される半導体デバイスの一部の拡大図を提供する。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
なお、本開示は、マルチゲートトランジスタの形態で実施形態を提示する。マルチゲートトランジスタは、チャネル領域の少なくとも両辺にゲート構造が形成されているトランジスタを含む。これらのマルチゲートデバイスは、Ｐ型金属酸化物半導体デバイス又はＮ型金属酸化物半導体マルチゲートデバイスを含み得る。特定の例は、それらのフィン状構造のために、本明細書ではＦｉｎＦＥＴとして提示され、かつそれと呼ばれる場合がある。また、本明細書では、ゲートオールアラウンド（ＧＡＡ）トランジスタと呼ばれる１種のマルチゲートトランジスタの実施形態が提示される。ＧＡＡトランジスタは、チャネル領域の４辺に形成された（例えば、チャネル領域の一部を取り囲む）そのゲート構造又はその一部を有する任意のデバイスを含む。本明細書に提示されるデバイスはまた、半導体チャネル層内に配置されたチャネル領域を有する実施形態を含む。様々な実施形態では、半導体チャネル層は、ナノシートチャネル、ナノワイヤチャネル、棒状チャネル、及び／又は他の適切なチャネル構成を含み得る。本明細書に提示されるのは、単一の連続したゲート構造に関連する１つ以上のチャネル領域（例えば、半導体チャネル層）を有し得るデバイスの実施形態である。しかしながら、当業者であれば、教示が単一のチャネル（例えば、単一の半導体チャネル層）又は任意の数のチャネルに適用できることを認識するであろう。当業者であれば、本開示の態様から利益を得ることができる半導体デバイスの他の例を認識するであろう。
本開示の実施形態は、既存の技術に対する利点を提供しており、他の実施形態が異なる利点を提供し得ることが理解されるが、すべての利点が必ずしも本明細書で論じられるわけではなく、すべての実施形態に特定の利点は必要とされない。例えば、本明細書で論じられる実施形態は、最適化された内部スペーサ／金属ゲート層界面プロファイルを有するマルチゲートデバイス（例えば、ＧＡＡトランジスタなど）を提供するための方法及び構造を含む。例として、内部スペーサは、金属ゲート層とソース／ドレインフィーチャとの間に介在するように形成される。少なくともいくつかの既存の実施形態では、内部スペーサと接する金属ゲート層は、金属ゲート層が（例えば、金属ゲート層の凹状側壁プロファイルの上部及び底部領域に）実質的に尖った先端部分を有するように凹状側壁プロファイルを有する。いくつかの例では、（例えば、高電界領域を引き起こす可能性がある）尖った先端部分のために、いくつかの既存の実施形態は、金属ゲートからソース／ドレインへの信頼性の低下を引き起こすとともに、また、内部スペーサ／金属ゲート層界面での高Ｋ誘電体の堆積不良を引き起こす（例えば、いくつかの場合において、高Ｋ誘電体を十分に堆積できなかったボイドを引き起こす）。これに対して、いくつかの実施形態によれば、内部スペーサと接する金属ゲート層は、凸状側壁プロファイルを有することにより、金属ゲート層の尖った先端部分に関連する信頼性の問題を回避するとともに、内部スペーサ／金属ゲート層界面での高Ｋ誘電体の堆積を改善する。少なくともいくつかの実施形態では、凸状側壁プロファイルは、ＳｉＧｅ層のＳｉＧｅリセスプロセス中に最初に形成され得、ＳｉＧｅ層は高／低Ｇｅ濃度の２層エピタキシャル層を含み、ＳｉＧｅエッチング速度はＧｅ濃度に依存する。他の実施形態及び利点は、本開示を読むと当業者には明らかであろう。
以下の説明の目的のために、図１は、マルチゲートデバイス１００の簡略化された包括的なレイアウト図を提供する。様々な実施形態では、マルチゲートデバイス１００は、ＦｉｎＦＥＴデバイス、ＧＡＡトランジスタ、又は他のタイプのマルチゲートデバイスを含み得る。マルチゲートデバイス１００は、基板から延在する複数のフィン要素１０４と、フィン要素１０４の上方及び周囲に配置されたゲート構造１０８と、ソース／ドレイン領域１０５、１０７とを含み得、ソース／ドレイン領域１０５、１０７は、フィン１０４の内、上及び／又は周囲に形成される。（例えば、マルチゲートデバイス１００がＧＡＡトランジスタを含む場合）複数の半導体チャネル層を含み得るマルチゲートデバイス１００のチャネル領域は、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿ってゲート構造１０８の下方にフィン１０４内に配置される。いくつかの実施形態では、側壁スペーサはまた、ゲート構造１０８の側壁上に形成され得る。マルチゲートデバイス１００の他の様々なフィーチャは、図２の方法を参照して以下でより詳細に説明される。
図２を参照すると、様々な実施形態に係る、最適化された内部スペーサ／金属ゲート層界面プロファイルを有する（例えば、マルチゲートデバイスを含む）半導体デバイス３００、３０２の製造を含む半導体製造方法２００が示される。方法２００は、ＧＡＡトランジスタの製造を参照して以下で説明される。しかしながら、方法２００の態様は、本開示の範囲から逸脱することなく、他のタイプのマルチゲートデバイス、又はマルチゲートデバイスによって実装される他のタイプのデバイスに同様に適用され得ることが理解されるであろう。いくつかの実施形態では、方法２００は、図１を参照して上述したマルチゲートデバイス１００を製造するために用いられ得る。したがって、マルチゲートデバイス１００に関して上述した１つ以上の態様は、方法２００にも適用され得る。方法２００は、相補型金属酸化膜半導体（ＣＭＯＳ）技術プロセスフローのフィーチャを有するステップを含むため、本明細書では簡単にしか説明されないことが理解される。また、方法２００の前、後及び／又は間に追加のステップを実行し得る。
なお、方法２００の特定の態様は、特定のデバイスタイプ（例えば、Ｐ型デバイス又はＮ型デバイスなど）を含む半導体デバイス３００、３０２の領域内で実行されるものとして説明される。しかしながら、特定のデバイスタイプを含む領域内で実行されるものとして説明されない場合、説明される方法２００のステップは、複数のデバイスタイプを含む複数の領域にわたって（例えば、複数のデバイスタイプ領域にわたって）実行されると想定され得る。さらに、少なくともいくつかの実施形態では、内部スペーサと接する金属ゲート層の凸状側壁プロファイルの利点は、Ｐ型及びＮ型デバイスの両方にとって有益であり得、いくつかの場合では、方法２００によって形成されたデバイス構造の物理的フィーチャは、Ｐ型及びＮ型デバイスの両方について実質的に同じであり得る。さらに、半導体デバイス３００、３０２は、様々な他のデバイス及びフィーチャ、例えば、追加のトランジスタ、バイポーラジャンクショントランジスタ、抵抗器、コンデンサ、インダクタ、ダイオード、ヒューズ、及び／又は他の論理回路などのような他のタイプのデバイスを含み得るが、本開示の発明概念をよりよく理解するために簡略化される。いくつかの実施形態では、半導体デバイス３００、３０２は、相互接続され得る複数の半導体デバイス（例えば、トランジスタ）を含む。なお、図面を参照して与えられた説明を含む方法２００のプロセスステップは、単なる例示的なものであり、以下の特許請求の範囲に具体的に記載されるものを超えて限定することを意図しない。
方法２００は、部分的に製造されたデバイスを含む基板を提供するブロック２０２で始まる。図３Ａ及び図３Ｂの例を参照すると、ブロック２０２の実施形態では、部分的に製造されたＰ型デバイス３００及び部分的に製造されたＮ型デバイス３０２を提供する。図３Ａ及び図３Ｂは、図１の断面ＡＡ’によって規定される平面に略平行な平面に沿った（例えば、フィン３０６の方向に沿った）半導体デバイス３００、３０２の実施形態の断面図を提供する。デバイス３００、３０２は、基板３０４上に形成され得る。いくつかの実施形態では、基板３０４は、シリコン基板などの半導体基板であり得る。基板３０４は、半導体基板上に形成された導電層又は絶縁層を含む様々な層を含み得る。基板３０４は、本分野で公知のように設計要求に応じて様々なドープ構成を含み得る。基板３０４はまた、ゲルマニウム、炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）又はダイヤモンドなどの他の半導体を含んみ得る。あるいは、基板３０４は、化合物半導体及び／又は合金半導体を含み得る。さらに、基板３０４は、エピタキシャル層（エピ層）を任意選択に含み得、性能向上のために歪みを有し得、シリコンオンインシュレータ（ＳＯＩ）構造を含み得、及び／又は他の適切な強化フィーチャを有し得る。
図３Ａ／３Ｂに示されるように、デバイス３００、３０２は、（基板３０４から形成される）基板部分３０４Ａと、第１の組成のエピタキシャル層３０８と、第１の組成の層３０８を介在させる第２の組成のエピタキシャル層３１０と、を有するフィン３０６を含む。いくつかの場合では、トレンチアイソレーション（ＳＴＩ）フィーチャは、フィン３０６を隣接するフィンから分離するために形成され得る。一実施形態では、第１の組成のエピタキシャル層３０８はＳｉＧｅを含み、第２の組成のエピタキシャル層３１０はシリコン（Ｓｉ）を含む。特に、第１の組成のエピタキシャル層３０８は、構成層３１２及び３１４をさらに含み、層３１２は、層３１４の間に介在する。したがって、いくつかの実施形態では、エピタキシャル層３０８は、多層エピタキシャル層又はエピタキシャル層積層体と呼ばれ得る。いくつかの例では、層３１２は、第１のＧｅ濃度を有するＳｉＧｅ層を含み、層３１４は、第１のＧｅ濃度よりも大きい第２のＧｅ濃度を有するＳｉＧｅ層を含む。例えば、様々な実施形態では、層３１２は、約１５～３５％の範囲のＧｅ濃度を有するＳｉＧｅ層を含み得、層３１４は、約２５～４０％の範囲のＧｅ濃度を有するＳｉＧｅ層を含み得る。いくつかの例では、層３１４内のＧｅ濃度と層３１２内のＧｅ濃度との比は、約１．２よりも大きい。以下でより詳細に説明されるように、層３１２、３１４のそれぞれの異なるＧｅ濃度は、後続のＳｉＧｅリセスプロセス中に異なるエッチング速度を提供する。いくつかの実施形態では、（より高いＧｅ濃度を有する）層３１４は、（より低いＧｅ濃度を有する）層３１２よりも高いエッチング速度を有する。例として、層３１２及び３１４のそれぞれの異なるエッチング速度のために、本開示の実施形態は、最適化された内部スペーサ／金属ゲート層界面プロファイルの形成を提供する。なお、層３０８、３１０は、層３１０が層３０８、３１０の積層体の最上層である、フィン３０６内に特定の積層順序を有するものとして示されるが、他の構成が可能である。例えば、いくつかの場合では、層３０８は、代替的に、層３０８、３１０の積層体の最上層であり得る。言い方を変えれば、層３０８、３１０の成長順序、したがってそれらの積層順序は、本開示の範囲内にとどまりながら、入れ替えられるか、そうでなければ図面に示されるものとは異なる可能性がある。また、デバイス３００、３０２は、同じフィン３０６上に形成されるように示されるが、デバイス３００、３０２は、それぞれ基板３０４から延在する異なるフィン上に形成され得ることが理解されるであろう。
様々な実施形態では、（例えば、第２の組成を含む）エピタキシャル層３１０又はその一部は、デバイス３００、３０２のＧＡＡトランジスタのチャネル領域を形成し得る。例えば、層３１０は、ＧＡＡトランジスタのチャネル領域を形成するために使用される半導体チャネル層と呼ばれ得る。様々な実施形態では、半導体チャネル層（例えば、層３１０又はその一部）は、ナノシートチャネル、ナノワイヤチャネル、棒状チャネル、及び／又は他の適切なチャネル構成を含み得る。半導体チャネル層は、以下で説明するように、ＧＡＡトランジスタのソース／ドレインフィーチャの一部を形成するためにも使用される。
なお、フィン３０６は、４層のエピタキシャル層３０８及び４層のエピタキシャル層３１０を含むものとして示されるが、これは、単に説明を目的とするものであり、特許請求の範囲に具体的に記載されるものを超えて限定することを意図するものではない。任意の数のエピタキシャル層を形成することができ、例えば、エピタキシャル層の数は、ＧＡＡトランジスタの半導体チャネル層の所望の数に依存することが理解され得る。いくつかの実施形態では、エピタキシャル層３１０の数、したがって半導体チャネル層の数は、４～１０の間である。
いくつかの実施形態では、（エピタキシャル層３０８の）エピタキシャル層３１２、３１４は、約４～８ナノメートル（ｎｍ）の厚さ範囲を有する。いくつかの場合では、エピタキシャル層３１０はそれぞれ約４～８ｎｍの厚さ範囲を有する。上述したように、エピタキシャル層３１０は、その後に形成されるマルチゲートデバイス（例えば、ＧＡＡトランジスタ）のチャネル領域として機能し得、その厚さは、少なくとも部分的にデバイス性能の考慮事項に基づいて選択され得る。エピタキシャル層３０８は、その後に形成されるマルチゲートデバイスの隣接するチャネル領域間のギャップ距離を規定するのに役立ち得、その厚さはまた、少なくとも部分的にデバイス性能の考慮事項に基づいて選択され得る。さらに、いくつかの実施形態では、異なるＧｅ濃度を有することに基づいて異なるエッチング速度を有する層３１２、３１４のそれぞれの厚さは、所望の内部スペーサ／金属ゲート層界面プロファイルを提供するように選択され得る。
デバイス３００、３０２は、Ｐ型デバイス３００及びＮ型デバイス３０２のそれぞれのフィン３０６上に形成されたゲート積層体３１６をさらに含む。一実施形態では、ゲート積層体３１６は、デバイス３００、３０２の後続の処理段階で、その後除去されて最終的なゲート積層体に置き換えられるダミー（犠牲）ゲート積層体である。例えば、ゲート積層体３１６は、後の処理段階で、高Ｋ誘電体層（ＨＫ）及び金属ゲート電極（ＭＧ）に置き換えられ得る。本説明は、ダミーゲート構造が形成され、その後置き換えられる置換ゲート（ゲートラスト）プロセスに関するが、他の構成（例えば、ゲートファーストプロセスなど）が可能であり得る。ゲート積層体３１６の下にあるフィン３０６の一部は、デバイス３００、３０２のチャネル領域と呼ばれ得る。ゲート積層体３１６はまた、フィン３０６のソース／ドレイン領域、例えば、チャネル領域の反対側に隣接し、反対側上にあるフィン３０６の領域を規定し得る。
いくつかの実施形態では、ゲート積層体３１６は、誘電体層３２０及び電極層３２２を含む。ゲート積層体３１６はまた、１つ以上のハードマスク層３２４、３２６を含み得る。いくつかの実施形態では、ハードマスク層３２４は酸化物層を含み得、ハードマスク層３２６は窒化物層を含み得る。いくつかの実施形態では、誘電体層３２０は、酸化ケイ素を含む。代替的又は追加的には、誘電体層３２０は、窒化ケイ素、高Ｋ誘電体材料又は他の適切な材料を含み得る。いくつかの実施形態では、電極層３２２は、多結晶シリコン（ポリシリコン）を含み得る。いくつかの実施形態では、ハードマスク層３２４の酸化物は、ＳｉＯ２を含み得るパッド酸化物層を含む。いくつかの実施形態では、ハードマスク層３２６の窒化物は、Ｓｉ３Ｎ４、酸窒化ケイ素又は炭化ケイ素を含み得るパッド窒化物層を含む。いくつかの例では、任意の犠牲層３１９は、誘電体層３２０の真下に形成され得る。任意の犠牲層３１９は、ＳｉＧｅ、Ｇｅ、又は他の適切な材料を含み得、いくつかの場合では、前の処理ステップ中のナノシートの損失（例えば、エピタキシャル層３０８、３１０からの材料の損失など）を防止するために使用され得る。
いくつかの実施形態では、１つ以上のスペーサ層３２８は、ゲート積層体３１６の側壁に形成され得る。いくつかの場合では、１つ以上のスペーサ層３２８は、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、ＳｉＣＮ、酸炭化ケイ素、ＳｉＯＣＮ、（例えば、誘電率「ｋ」＜７を有する）低Ｋ材料、及び／又はこれらの組み合わせなどの誘電体材料を含み得る。いくつかの実施形態では、１つ以上のスペーサ層３２８は、主スペーサ層、ライナー層などのような複数の層を含む。
次に、方法２００は、ソース／ドレインエッチングプロセスを実行するブロック２０４に進む。さらに図３Ａ及び図３Ｂを参照すると、ブロック２０４の実施形態では、Ｐ型デバイス３００及びＮ型デバイス３０２に対してソース／ドレインエッチングプロセスを実行する。いくつかの実施形態では、ソース／ドレインエッチングプロセスを実行してＰ型デバイス３００及びＮ型デバイス３０２のソース／ドレイン領域内の露出したエピタキシャル層３０８、３１０を除去して、基板３０４の下地部分を露出させるトレンチ３３０を形成する。ソース／ドレインエッチングプロセスはまた、図３Ａ／３Ｂに示されるように、エピタキシャル層３１０、３１２、３１４の側面を露出させるのに役立つ。いくつかの実施形態では、ソース／ドレインエッチングプロセスはまた、１つ以上のスペーサ層３２８の一部を（例えば、ゲート積層体３１６の上面から）除去し得る。いくつかの実施形態では、ソース／ドレインエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、及び／又はこれらの組み合わせを含み得る。様々な実施形態では、ソース／ドレインエッチングプロセスは、Ｐ型デバイス３００及びＮ型デバイス３０２に対して同時に実行され得る。あるいは、ソース／ドレインエッチングプロセスは、例えば、まずＰ型デバイス３００及びＮ型デバイス３０２の一方に対して、次にＰ型デバイス３００及びＮ型デバイス３０２の他方に対して、順次実行され得る。
次に、方法２００は、ＳｉＧｅリセスプロセスを実行するブロック２０６に進む。図３Ａ／３Ｂ及び図４Ａ／４Ｂ／４Ｃを参照すると、ブロック２０６の実施形態では、Ｐ型デバイス３００及びＮ型デバイス３０２に対してＳｉＧｅリセスプロセスを実行する。ＳｉＧｅリセスプロセスは、リセス４０２（又は開口部４０２）を形成するためのＰ型デバイス３００及びＮ型デバイス３０２のそれぞれ内の（構成層３１２及び３１４の両方を含む）エピタキシャル層３０８の横方向エッチングを含む。いくつかの実施形態では、ＳｉＧｅリセスプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、及び／又はこれらの組み合わせを使用して実行される。いくつかの場合では、ＳｉＧｅリセスプロセスは、標準洗浄１（ＳＣ－１）溶液、オゾン（Ｏ３）、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）及び水（Ｈ２Ｏ）の溶液、フッ化水素酸（ＨＦ）、緩衝ＨＦ、及び／又はフッ素（Ｆ２）系エッチャントを用いたエッチングを含み得る。いくつかの例では、Ｆ２系エッチャントは、Ｆ２リモートプラズマエッチャントを含み得る。上述したように、層３１２は、（例えば、約１５～３５％の範囲の）第１のＧｅ濃度を有するＳｉＧｅ層を含み、層３１４は、第１のＧｅ濃度よりも大きい（例えば、約２５～４０％の範囲の）第２のＧｅ濃度を有するＳｉＧｅ層を含む。いくつかの実施形態では、（より高いＧｅ濃度を有する）層３１４は、（より低いＧｅ濃度を有する）層３１２よりも高いエッチング速度を有する。したがって、ＳｉＧｅリセスプロセス中、層３１４の横方向エッチングは、層３１２の横方向エッチングよりも速い速度で進行する。横方向エッチングの結果として、リセスした（エッチングされた）ＳｉＧｅ層３１２のそれぞれは、（例えば、それぞれの層３１２の上面及び底面と接触する）隣接するリセスしたＳｉＧｅ層３１４と共に、層３１２、３１４の対向する側面に沿って凸状プロファイル４０４（図４Ｃ）を規定する。様々な場合では、凸状プロファイル４０４は、概ね滑らかなプロファイルであり得る。また、凸状プロファイル４０４は、角度「θ」によって規定される形状を有し得、角度「θ」は、隣接するエピタキシャル層３１０の表面と、（隣接するエピタキシャル層３１０と接する凸状プロファイル４０４のエッジにおける）凸状プロファイル４０４の接線との間で測定される。例として、角度「θ」は、約９０～１２０度の範囲内であり得る。角度「θ」は、少なくとも部分的に、層３１２及び３１４のそれぞれのエッチング速度によって、したがってＧｅ濃度によって決定され得る。例えば、層３１２と層３１４との間のエッチング速度の差が大きくなるにつれて、角度「θ」が大きくなる。いくつかの実施形態では、凸状プロファイル４０４は、約０～３ｎｍの間の幅「Ｗ」に及ぶ。処理の後期段階中に、以下で説明するように、層３１２、３１４は、置換ゲート構造が凸状プロファイル４０４を規定するように、除去されてゲート構造（例えば、金属ゲート構造）の一部に置き換えられる。様々な例では、置換ゲート構造は、以下でより詳細に説明されるように、内部スペーサと接する。いくつかの実施形態では、ＳｉＧｅリセスプロセスは、Ｐ型デバイス３００及びＮ型デバイス３０２に対して同時に実行され得るか、又はＳｉＧｅリセスプロセスは、まずＰ型デバイス３００及びＮ型デバイス３０２の一方に対して実行され、次にＰ型デバイス３００及びＮ型デバイス３０２の他方に対して実行され得る。
その後、方法２００は、内部スペーサ材料の堆積を実行するブロック２０８に進む。図４Ａ／４Ｂ及び図５Ａ／５Ｂを参照すると、ブロック２０８の実施形態では、内部スペーサ材料５０２を、デバイス３００、３０２上及びトレンチ３３０内に堆積させる。堆積された内部スペーサ材料５０２はまた、ブロック２０６のＳｉＧｅリセスプロセス中に形成されたリセス４０２内に堆積する。いくつかの場合では、内部スペーサ材料５０２は、約４～１５ｎｍの厚さを有し得る。いくつかの実施形態では、内部スペーサ材料５０２は、アモルファスシリコンを含み得る。いくつかの例では、内部スペーサ材料５０２は、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、ＳｉＣＮ、酸炭化ケイ素、ＳｉＯＣＮ、（例えば、誘電率「ｋ」＜７を有する）低Ｋ材料、及び／又はこれらの組み合わせなどの誘電体材料を含み得る。例として、内部スペーサ材料５０２は、ＣＶＤプロセス、準大気圧ＣＶＤ（ＳＡＣＶＤ）プロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、又はその他の適切なプロセスなどのプロセスを用いてデバイス３００、３０２上に内部スペーサ材料５０２をコンフォーマルに堆積させることによって形成され得る。いくつかの実施形態では、内部スペーサ材料５０２は、Ｐ型デバイス３００及びＮ型デバイス３０２上に同時に堆積し得るか、又は内部スペーサ材料５０２は、まずＰ型デバイス３００及びＮ型デバイス３０２の一方の上に堆積し、次にＰ型デバイス３００及びＮ型デバイス３０２の他方の上に堆積し得る。
その後、方法２００は、内部スペーサのエッチバックプロセスを実行するブロック２１０に進む。図５Ａ／５Ｂ及び図６Ａ／６Ｂを参照すると、ブロック２１０の実施形態では、内部スペーサのエッチバックプロセスをＰ型デバイス３００及びＮ型デバイス３０２に対して実行し得る。様々な例では、内部スペーサのエッチバックプロセスは、デバイス３００、３０２の上から、かつトレンチ３３０の側壁に沿って内部スペーサ材料５０２をエッチングするが、内部スペーサ材料５０２は、リセス４０２内に配置されたままであり、それによりデバイス３００、３０２のための内部スペーサを提供する。例として、内部スペーサのエッチバックプロセスは、ウェットエッチングプロセス、ドライエッチングプロセス、又はこれらの組み合わせを用いて実行され得る。いくつかの場合では、例えば、内部スペーサのエッチバックプロセスの後にデバイス３００、３０２の上面及び／又はトレンチ３３０の側壁又は底面に残る内部スペーサ材料５０２の任意の残留部分は、後続のプロセス中に（例えば、ソース／ドレインフィーチャのエピタキシャル成長の前に）除去され得る。様々な例では、（例えば、リセス４０２内に配置されたままである）内部スペーサ材料５０２は、（ゲート積層体３１６の側壁に形成される）１つ以上のスペーサ層３２８の下に延在しながら、以下に説明されるその後に形成されるソース／ドレインフィーチャに当接し得る。いくつかの実施形態では、内部スペーサのエッチバックプロセスは、デバイス３００、３０２に対して同時に実行され得るか、又は内部スペーサのエッチバックプロセスは、まずデバイス３００及びデバイス３０２の一方に対して実行され、次にデバイス３００及びデバイス３０２の他方に対して実行され得る。
その後、方法２００は、第１のダミースペーサ層を堆積させるブロック２１２に進む。図６Ａ／６Ｂ及び図７Ａ／７Ｂを参照すると、ブロック２１２の実施形態では、第１のダミースペーサ層７０２をデバイス３００、３０２上及びトレンチ３３０内に堆積させる。いくつかの例では、第１のダミースペーサ層７０２は、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、ＳｉＣＮ、酸炭化ケイ素、ＳｉＯＣＮ、（例えば、誘電率「ｋ」＜７を有する）低Ｋ材料、及び／又はこれらの組み合わせなどの誘電体材料を含み得る。例として、第１のダミースペーサ層７０２は、ＣＶＤプロセス、ＳＡＣＶＤプロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、又はその他の適切なプロセスなどのプロセスを用いてデバイス３００、３０２上に第１のダミースペーサ層７０２をコンフォーマルに堆積させることによって形成され得る。いくつかの実施形態では、第１のダミースペーサ層７０２は、デバイス３００、３０２上に同時に堆積し得るか、又は第１のダミースペーサ層７０２は、まずデバイス３００及びデバイス３０２の一方の上に堆積し、次にデバイス３００及びデバイス３０２の他方の上に堆積し得る。
その後、方法２００は、第１のダミースペーサ層の第１の部分を除去するブロック２１４に進む。図７Ａ／７Ｂ及び図８Ａ／８Ｂを参照すると、ブロック２１４の実施形態では、フォトレジスト層は、デバイス３００、３０２上に堆積し、（例えば、露光し、露光されたフォトレジストを現像することにより）パターニングされて、デバイス３００を露出させるパターニングされたレジスト層８０２を形成する一方、パターニングされたレジスト層８０２は、デバイス３０２上に配置されたままである。いくつかの実施形態では、パターニングされたレジスト層８０２の形成後、第１のダミースペーサ層７０２はデバイス３００から除去される。例として、第１のダミースペーサ層７０２は、ウェットエッチングプロセス、ドライエッチングプロセス、又はこれらの組み合わせを用いて除去される。デバイス３００から第１のダミースペーサ層７０２を除去した後、（例えば、デバイス３０２上に残った）パターニングされたレジスト層８０２は、例えば、溶剤、レジスト剥離液、アッシング又は他の適切な技術によって除去され得る。
その後、方法２００は、第１のソース／ドレインフィーチャを形成するブロック２１６に進む。図９Ａ／９Ｂを参照すると、ブロック２１６の実施形態では、第１のソース／ドレインフィーチャ９０２は、Ｐ型デバイス３００内に形成される。したがって、ソース／ドレインフィーチャ９０２は、Ｐ型ソース／ドレインフィーチャを含み得る。いくつかの実施形態では、ソース／ドレインフィーチャ９０２は、デバイス３００のゲート積層体３１６の両側に隣接し、両側上にあるソース／ドレイン領域内に形成される。例えば、ソース／ドレインフィーチャ９０２は、基板３０４の露出した部分上で、かつデバイス３００の隣接する内部スペーサ５０２及び半導体チャネル層（エピタキシャル層３１０）と接触して、デバイス３００のトレンチ３３０内に形成され得る。いくつかの実施形態では、洗浄プロセスは、ソース／ドレインフィーチャ９０２の形成の直前に実行され得る。洗浄プロセスは、ウェットエッチング、ドライエッチング、又はこれらの組み合わせを含み得る。加えて、洗浄プロセスは、（例えば、ブロック２１０の内部スペーサのエッチバックプロセスの後に）デバイス３００の上面及び／又はトレンチ３３０の側壁又は底面に残った内部スペーサ材料５０２の残留部分を除去し得る。様々な例では、第１のソース／ドレインフィーチャ９０２の形成中、Ｎ型デバイス３０２は、以前に堆積した第１のダミースペーサ層７０２によって保護されたままである。
いくつかの実施形態では、ソース／ドレインフィーチャ９０２は、ソース／ドレイン領域に半導体材料層をエピタキシャル成長させることによって形成される。様々な実施形態では、ソース／ドレインフィーチャ９０２を形成するために成長した半導体材料層は、Ｇｅ、Ｓｉ、ＧａＡｓ、ＡｌＧａＡｓ、ＳｉＧｅ、ＧａＡｓＰ、ＳｉＰ、又は他の適切な材料を含み得る。ソース／ドレインフィーチャ９０２は、１つ以上のエピタキシャル（エピ）プロセスによって形成され得る。いくつかの実施形態では、ソース／ドレインフィーチャ９０２は、エピプロセス中にその場でドープされ得る。例えば、いくつかの実施形態では、エピタキシャル成長したＳｉＧｅソース／ドレインフィーチャにはホウ素がドープされ得る。いくつかの場合では、エピタキシャル成長したＳｉエピソース／ドレインフィーチャには、炭素をドープしてＳｉ：Ｃソース／ドレインフィーチャを形成してもよいし、リンをドープしてＳｉ：Ｐソース／ドレインフィーチャを形成してもよいし、炭素とリンの両方をドープしてＳｉＣＰソース／ドレインフィーチャを形成してもよい。いくつかの実施形態では、ソース／ドレインフィーチャ９０２は、その場でドープされておらず、代わりに、注入プロセスが実行されてソース／ドレインフィーチャ９０２をドープする。いくつかの実施形態では、ソース／ドレインフィーチャ９０２は、上述したように、Ｐ型ソース／ドレインフィーチャを含み得る。
その後、方法２００は、第１のダミースペーサ層の残りの部分を除去するブロック２１８に進む。図９Ａ／９Ｂ及び図１０Ａ／１０Ｂを参照すると、ブロック２１８の実施形態では、以前にＮ型デバイス３０２上に残った第１のダミースペーサ層７０２の残りの部分は、Ｎ型デバイス３０２から除去される。例として、第１のダミースペーサ層７０２の残りの部分は、ウェットエッチングプロセス、ドライエッチングプロセス、又はこれらの組み合わせを用いて除去される。
その後、方法２００は、第２のダミースペーサ層を堆積させるブロック２２０に進む。図１０Ａ／１０Ｂ及び図１１Ａ／１１Ｂを参照すると、ブロック２２０の実施形態では、第２のダミースペーサ層１１０２は、デバイス３００、３０２上及びトレンチ３３０内に堆積する。いくつかの例では、第２のダミースペーサ層１１０２は、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、ＳｉＣＮ、酸炭化ケイ素、ＳｉＯＣＮ、（例えば、誘電率「ｋ」＜７を有する）低Ｋ材料、及び／又はこれらの組み合わせなどの誘電体材料を含み得る。例として、第２のダミースペーサ層１１０２は、ＣＶＤプロセス、ＳＡＣＶＤプロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、又はその他の適切なプロセスなどのプロセスを用いてデバイス３００、３０２上に第２のダミースペーサ層１１０２をコンフォーマルに堆積させることによって形成され得る。いくつかの実施形態では、第２のダミースペーサ層１１０２は、デバイス３００、３０２上に同時に堆積し得るか、又は第２のダミースペーサ層１１０２は、まずデバイス３００及びデバイス３０２の一方の上に堆積し、次にデバイス３００及びデバイス３０２の他方の上に堆積し得る。
その後、方法２００は、第２のダミースペーサ層の第１の部分を除去するブロック２２２に進む。図１１Ａ／１１Ｂ及び図１２Ａ／１２Ｂを参照すると、ブロック２２２の実施形態では、フォトレジスト層は、デバイス３００、３０２上に堆積し、（例えば、露光し、露光されたフォトレジストを現像することにより）パターニングされて、デバイス３０２を露出させるパターニングされたレジスト層１２０２を形成する一方、パターニングされたレジスト層１２０２は、デバイス３００上に配置されたままである。いくつかの実施形態では、パターニングされたレジスト層１２０２の形成後、第２のダミースペーサ層１１０２はデバイス３０２から除去される。例として、第２のダミースペーサ層１１０２は、ウェットエッチングプロセス、ドライエッチングプロセス、又はこれらの組み合わせを用いて除去される。デバイス３０２から第２のダミースペーサ層１１０２を除去した後、（例えば、デバイス３００上に残った）パターニングされたレジスト層１２０２は、例えば、溶剤、レジスト剥離液、アッシング又は他の適切な技術によって除去され得る。
その後、方法２００は、第２のソース／ドレインフィーチャを形成するブロック２２４に進む。図１３Ａ／１３Ｂを参照すると、ブロック２２４の実施形態では、第２のソース／ドレインフィーチャ１３０２はＮ型デバイス３０２内に形成される。したがって、ソース／ドレインフィーチャ１３０２は、Ｎ型ソース／ドレインフィーチャを含み得る。いくつかの実施形態では、ソース／ドレインフィーチャ１３０２は、デバイス３０２のゲート積層体３１６の両側に隣接し、両側上にあるソース／ドレイン領域内に形成される。例えば、ソース／ドレインフィーチャ１３０２は、基板３０４の露出した部分上で、かつデバイス３０２の隣接する内部スペーサ５０２及び半導体チャネル層（エピタキシャル層３１０）と接触して、デバイス３０２のトレンチ３３０内に形成され得る。いくつかの実施形態では、洗浄プロセス（例えば、ウェットエッチング、ドライエッチング、又はこれらの組み合わせ）は、ソース／ドレインフィーチャ１３０２の形成の直前に実行され得る。洗浄プロセスは、（例えば、ブロック２１０の内部スペーサのエッチバックプロセスの後に）デバイス３０２の上面及び／又はトレンチ３３０の側壁又は底面に残った内部スペーサ材料５０２の残留部分を除去し得る。様々な例では、ソース／ドレインフィーチャ１３０２の形成中、Ｐ型デバイス３００は、以前に堆積した第２のダミースペーサ層１１０２によって保護されたままである。
いくつかの実施形態では、ソース／ドレインフィーチャ１３０２は、ソース／ドレイン領域に半導体材料層をエピタキシャル成長させることによって形成される。様々な実施形態では、ソース／ドレインフィーチャ１３０２を形成するために成長した半導体材料層は、Ｇｅ、Ｓｉ、ＧａＡｓ、ＡｌＧａＡｓ、ＳｉＧｅ、ＧａＡｓＰ、ＳｉＰ、又は他の適切な材料を含み得る。ソース／ドレインフィーチャ１３０２は、１つ以上のエピタキシャル（エピ）プロセスによって形成され得る。いくつかの実施形態では、ソース／ドレインフィーチャ１３０２は、エピプロセス中にその場でドープされ得る。例えば、いくつかの実施形態では、エピタキシャル成長したＳｉＧｅソース／ドレインフィーチャにはホウ素がドープされ得る。いくつかの場合では、エピタキシャル成長したＳｉエピソース／ドレインフィーチャには、炭素をドープしてＳｉ：Ｃソース／ドレインフィーチャを形成してもよいし、リンをドープしてＳｉ：Ｐソース／ドレインフィーチャを形成してもよいし、炭素とリンの両方をドープしてＳｉＣＰソース／ドレインフィーチャを形成してもよい。いくつかの実施形態では、ソース／ドレインフィーチャ１３０２は、その場でドープされておらず、代わりに、注入プロセスが実行されてソース／ドレインフィーチャ１３０２をドープする。
その後、方法２００は、第２のダミースペーサ層の残りの部分を除去するブロック２２６に進む。図１３Ａ／１３Ｂ及び図１４Ａ／１４Ｂを参照すると、ブロック２２６の実施形態では、以前にＰ型デバイス３００上に残った第２のダミースペーサ層１１０２の残りの部分は、Ｐ型デバイス３００から除去される。例として、第２のダミースペーサ層１１０２の残りの部分は、ウェットエッチングプロセス、ドライエッチングプロセス、又はこれらの組み合わせを用いて除去される。
第２のダミースペーサ層１１０２の残りの部分の除去（ブロック２２６）後、方法２００は、次に、層間誘電体（ＩＬＤ）層を形成し、化学機械研磨（ＣＭＰ）プロセスを実行するブロック２２８に進む。なお、説明を明確化するために、方法２００の残りの部分（例えば、ブロック２２８、２３０、２３２、２３４）は、Ｐ型デバイス３００を参照して説明される。しかしながら、方法２００の残りの部分（例えば、ブロック２２８、２３０、２３２、２３４）に関して説明された態様は、上述したＮ型デバイス３０２に同様に適用され得ることが理解されるであろう。ここで図１４Ａ及び１５の例を参照すると、ブロック２２８の実施形態では、ＩＬＤ層１５０２はデバイス３００、３０２上に形成される。いくつかの実施形態では、コンタクトエッチストップ層（ＣＥＳＬ）１５０４は、ＩＬＤ層１５０２を形成する前に、デバイス３００、３０２上に形成される。いくつかの例では、ＣＥＳＬ１５０４は、窒化ケイ素層、酸化ケイ素層、酸窒化ケイ素層、及び／又は本分野で公知の他の材料を含む。ＣＥＳＬ１５０４は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）プロセス及び／又は他の適切な堆積又は酸化プロセスによって形成され得る。いくつかの実施形態では、ＩＬＤ層１５０２は、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、アンドープシリケートガラス、又はボロフォスフォシリケートガラス（ＢＰＳＧ）、フッ素化シリケートガラス（ＦＳＧ）、フォスフォシリケートガラス（ＰＳＧ）、ホウ素ドープシリコンガラス（ＢＳＧ）などのドープ酸化ケイ素、及び／又は他の適切な誘電体材料などの材料を含む。ＩＬＤ層１５０２は、ＰＥＣＶＤプロセス又は他の適切な堆積技術により堆積し得る。いくつかの実施形態では、ＩＬＤ層１５０２の形成後、デバイス３００、３０２に対して高サーマルバジェットプロセスを行ってＩＬＤ層１５０２をアニールし得る。
ブロック２２８のさらなる実施形態では、ＩＬＤ層１５０２（及び／又はＣＥＳＬ１５０４又は他の誘電体層）を堆積させた後、平坦化プロセスを実行してゲート積層体３１６の上面を露出させ得る。例えば、平坦化プロセスは、ゲート積層体３１６を覆うＩＬＤ層１５０２（及び存在する場合にＣＥＳＬ１５０４）の一部を除去し、デバイス３００、３０２の上面を平坦化するＣＭＰプロセスを含み得る。加えて、ＣＭＰプロセスは、ゲート積層体３１６を覆うハードマスク層３２４、３２６を除去して、ダミーゲートのポリシリコン電極層などの、下にある電極層３２２を露出させ得る。
その後、方法２００は、ダミーゲートを除去し、チャネル層放出プロセスを実行するブロック２３０に進む。図１５及び１６の例を参照すると、ブロック２３０の実施形態では、ゲート積層体３１６の露出した電極層３２２は、まず適切なエッチングプロセスによって除去され、その後、ゲート積層体３１６から誘電体層３２０及び（含む場合に）任意の犠牲層３１９を除去するエッチングプロセスが続き得る。いくつかの例では、エッチングプロセスは、ウェットエッチング、ドライエッチング、又はこれらの組み合わせを含み得る。
ダミーゲートの除去後、ブロック２３０のさらなる実施形態では、デバイス３００、３０２のチャネル領域内のＳｉＧｅ層（例えば、層３１２、３１４）は、（例えば、選択的エッチングプロセスを用いて）選択的に除去され得る一方、Ｓｉ半導体チャネル層３１０は、エッチングされないままである。いくつかの例では、ＳｉＧｅ層の選択的除去は、（例えば、半導体チャネル層３１０がＳｉＧｅ層から放出されるため）チャネル層放出プロセスと呼ばれ得る。選択的エッチングプロセスは、ダミーゲート電極の除去によって提供されるトレンチを通して実行され得る。いくつかの実施形態では、選択的エッチングプロセスは、選択的ウェットエッチングプロセスを含み得る。いくつかの場合では、選択的ウェットエッチングは、アンモニア及び／又はオゾンを含む。単なる一例として、選択的ウェットエッチングプロセスは、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を含む。なお、エピタキシャル層３１２、３１４の選択的除去の結果として、ギャップ１６０２は、チャネル領域内の隣接するナノワイヤ間（例えば、隣接するエピタキシャル層３１０間）に形成され得る。例として、ギャップ１６０２は、対向する内部スペーサ５０２の間のエピタキシャル層３１０の第１の部分を露出させるのに役立ち得る一方、エピタキシャル層３１０の第２の部分は、内部スペーサ５０２によって覆われたままである。なお、ギャップ１６０２の形成により、内部スペーサ５０２の凹面１６０４が露出する。以下でより詳細に説明するように、デバイス３００、３０２のそれぞれのゲート構造の一部は、ギャップ１６０２内に形成される。
ＳｉＧｅ層を選択的に除去した後、方法２００は、ゲート構造を形成するブロック２３２に進む。ゲート構造は、高Ｋ／金属ゲート積層体を含み得るが、他の組成も可能である。いくつかの実施形態では、ゲート構造は、デバイス３００、３０２のチャネル領域内の複数の露出した半導体チャネル層（それらの間にギャップ１６０２を現在有する露出したエピタキシャル層３１０）によって提供されるマルチチャネルに関連するゲートを形成し得る。図１６及び１７の例を参照すると、ブロック２３２の実施形態では、界面層（ＩＬ）１７０２は、ギャップ１６０２内及び対向する内部スペーサ５０２間のエピタキシャル層３１０の露出した第１の部分を含む、エピタキシャル層３１０の露出面上に形成される。様々な実施形態では、ＩＬ１７０２は、熱酸化プロセスによって形成される。いくつかの場合では、熱酸化プロセスは、ウェット熱酸化プロセス又はドライ熱酸化プロセスを含み得る。例として、熱酸化プロセスは、デバイス３００、３０２を、摂氏約９００～１０００度の範囲の温度での酸素含有ガスに曝露することを含む。いくつかの実施形態では、ＩＬ１７０２は、酸化ケイ素（ＳｉＯ２）、ＨｆＳｉＯ又は酸窒化ケイ素（ＳｉＯＮ）などの誘電体材料を含み得る。なお、熱酸化プロセスによるＩＬ１７０２の形成は、エピタキシャル層３１０の表面でのＳｉの少なくとも一部の消費をもたらす。結果として、ＩＬ１７０２は、エピタキシャル層３１０の露出面に沿って少なくとも部分的に埋め込まれ得る。なお、熱酸化プロセスは、（対向する内部スペーサ５０２の間の）エピタキシャル層３１０の露出した部分上にＩＬ１７０２を形成するため、ＩＬ１７０２は、（隣接するソース／ドレインフィーチャ９０２、１３０２の間で）エピタキシャル層３１０の表面全体にわたって延在しない一方、内部スペーサ５０２によって覆われるエピタキシャル層３１０の第２の部分は、熱酸化プロセスから保護されたままである。
ブロック２３２のさらなる実施形態では、図１７及び１８の例を参照すると、高Ｋ誘電体層１８０２は、ＩＬ１７０２上に形成される。いくつかの例では、高Ｋ誘電体層１８０２はまた、１つ以上のスペーサ層３２８の側壁１７０４上、及び内部スペーサ５０２の露出した凹面１６０４上に形成され得る。様々な実施形態では、ＩＬ１７０２及び高Ｋ誘電体層１８０２は、デバイス３００、３０２のそれぞれのゲート構造のゲート誘電体を共同で規定し得る。いくつかの実施形態では、ゲート誘電体は、約１～５ｎｍの合計厚さを有する。本明細書において使用されて記載される高誘電率ゲート誘電体は、例えば、熱酸化ケイ素の比誘電率（約３．９）より大きな高比誘電率を有する誘電体材料を含む。
いくつかの実施形態では、高Ｋ誘電体層１８０２は、酸化ハフニウム（ＨｆＯ２）などの高Ｋ誘電体層を含み得る。あるいは、高Ｋゲート誘電体層１８０２は、ＴｉＯ２、ＨｆＺｒＯ、Ｔａ２Ｏ３、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ２、ＬａＯ、ＡｌＯ、ＺｒＯ、ＴｉＯ、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３（ＢＴＯ）、ＢａＺｒＯ、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＳｉＯ、ＬａＳｉＯ、ＡｌＳｉＯ、ＨｆＴａＯ、ＨｆＴｉＯ、（Ｂａ，Ｓｒ）ＴｉＯ３、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、酸窒化物（ＳｉＯＮ）、これらの組み合わせ、又は他の適切な材料などの他の高Ｋ誘電体を含み得る。様々な実施形態では、高Ｋ誘電体層１８０２は、ＡＬＤ、物理気相堆積（ＰＶＤ）、パルスレーザ堆積（ＰＬＤ）、ＣＶＤ、及び／又は他の適切な方法によって形成され得る。
依然として図１８の例を参照すると、ブロック２３２のさらなる実施形態では、金属層１８０４を含む金属ゲートは、ゲート誘電体上に（例えば、ＩＬ１７０２及び高Ｋ誘電体層１８０２上に）形成される。金属層１８０４は、金属、金属合金、又は金属シリサイドを含み得る。加えて、ゲート誘電体／金属ゲート積層体の形成は、様々なゲート材料及び１つ以上のライナー層を形成するための堆積と、余分なゲート材料を除去することによってデバイス３００、３０２の上面を平坦化する１種以上のＣＭＰプロセスとを含み得る。
いくつかの実施形態では、金属層１８０４は、デバイス性能を向上させるために選択された仕事関数を有する金属層（仕事関数金属層）、ライナー層、濡れ層、接着層、金属合金又は金属シリサイドの様々な組み合わせなどの単層又は代替的に多層構造を含み得る。例として、金属層１８０４は、Ｔｉ、Ａｇ、Ａｌ、ＴｉＡｌＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒ、ＴｉＮ、ＴａＮ、Ｒｕ、Ｍｏ、Ａｌ、ＷＮ、Ｃｕ、Ｗ、Ｒｅ、Ｉｒ、Ｃｏ、Ｎｉ、他の適切な金属材料、又はこれらの組み合わせを含み得る。様々な実施形態では、金属層１８０４は、ＡＬＤ、ＰＶＤ、ＣＶＤ、電子ビーム蒸着、又は他の適切なプロセスにより形成され得る。さらに、金属層１８０４は、異なる金属層を使用し得るＮ型及びＰ型トランジスタ（例えば、デバイス３００、３０２）について別々に形成され得る。また、金属層１８０４は、Ｎ型又はＰ型仕事関数を提供し得、トランジスタ（例えば、ＧＡＡトランジスタ）のゲート電極として機能し得、そして少なくともいくつかの実施形態では、金属層１８０４は、ポリシリコン層を含み得る。示され説明されたデバイスに関して、ゲート構造は、ＧＡＡトランジスタのための半導体チャネル層をそれぞれ提供するエピタキシャル層３１０のそれぞれを介在させる部分を含む。
なお、ゲート構造の形成（ブロック２３２）に関して、図１８及び１８Ａ（点線の楕円で示されるように、デバイス３００の一部の拡大図を示す）の例を参照すると、ゲート構造の部分は、以前にＳｉＧｅ層３１２、３１４によって占められた領域内に形成される（例えば、ギャップ１６０２内に形成される）。したがって、層３１２、３１４を置き換えるゲート構造の部分（置換ゲート構造）は、リセスしたＳｉＧｅ層３１２、３１４の組み合わせによって以前に規定された凸状プロファイル４０４（図４Ｃ）をここで規定する。上述したように、凸状プロファイル４０４は、約０～３ｎｍの間の幅「Ｗ」に及ぶ。図１８はまた、ゲート構造が、ゲート構造の対向する側面に沿って内部スペーサ５０２と接する（接触する）ことを示す。なお、ゲート構造は凸状プロファイル４０４をここで規定するが、ゲート構造と接する内部スペーサ５０２は、（例えば、凹面１６０４によって規定される）相補的な凹状プロファイルを規定する。したがって、内部スペーサ５０２と接するゲート構造は、少なくともいくつかの既存の実施形態の金属ゲート構造の尖った先端部分に関連する信頼性の問題を回避するとともに、内部スペーサ／金属ゲート層界面での高Ｋ誘電体層１８０２の堆積を改善する。
ゲート構造を形成した後、方法２００は、コンタクトフィーチャを形成するブロック２３４に進む。図１８及び１９の例を参照すると、ブロック２３４の実施形態では、エッチングプロセスをまず実行してソース／ドレインフィーチャ９０２、１３０２の上方の領域内のＩＬＤ層１５０２及びＣＥＳＬ１５０４を除去して、ソース／ドレインフィーチャ９０２、１３０２を露出させるコンタクト開口部１９０２を形成し得る。いくつかの実施形態では、エッチングプロセスは、ドライエッチングプロセスを含み得、ＣＥＳＬ１５０４の一部はコンタクト開口部１９０２の側壁上に残る。図１９及び２０の例を参照すると、ブロック２３４のさらなる実施形態では、ソース／ドレインコンタクトフィーチャは、コンタクト開口部１９０２内に形成され得る。例えば、シリサイド層２００２とシリサイド層２００２上に形成されたコンタクト金属２００４は、それぞれ、デバイス３００、３０２のソース／ドレインフィーチャ９０２、１３０２への低抵抗コンタクトを提供するように形成され得る。例として、シリサイド層２００２は、ＴｉＳｉ、ＮｉＳｉ、ＴｉＮ、及び／又は他の適切な材料を含み得る。いくつかの実施形態では、コンタクト金属２００４は、タングステン、コバルト、又は他の適切な金属層を含み得る。
一般的に、半導体デバイス３００、３０２は、本分野で公知の様々なフィーチャ及び領域を形成するために、さらなる処理を行い得る。例えば、さらなる処理により、様々なフィーチャを接続して、１つ以上のマルチゲートデバイス（例えば、１つ以上のＧＡＡトランジスタ）を含み得る機能回路を形成するように構成される様々なコンタクト／ビア／配線及び多層配線フィーチャ（例えば、金属層及び層間誘電体）を基板３０４上に形成し得る。更なる例として、多層配線は、ビアやコンタクトなどの縦配線と、金属線などの横配線と、を含んでよい。様々な配線外観は、銅、タングステン及び／又はシリサイドを含む様々な導電性材料を使用してよい。一例では、ダマシン法及び／又はデュアルダマシン法を用いて銅系多層配線構造を形成する。さらに、追加のプロセスステップは、方法２００の前、最中及び後実施することができ、上記いくつかのプロセスステップは、方法２００の様々な実施形態に従って変更されてもよいし、置換されてもよいし、省略されてもよい。
例えば、方法２００では、（ブロック２０４のソース／ドレインエッチングプロセスによって形成される）トレンチ３３０の側壁プロファイルは、図３Ａに示されるように、略垂直な側壁プロファイルとして示される。しかしながら、いくつかの代替実施形態では、トレンチ３３０は、代わりに、テーパ状側壁プロファイルで形成され得る。これは、図２１の例に示され、（ブロック２０４の）ソース／ドレインエッチングリセスプロセスは、テーパ状プロファイル２１０２を有するトレンチ３３０を形成するために用いられ得る。テーパ状プロファイル２１０２を有するトレンチ３３０を形成した結果として、（例えば、コンタクトフィーチャの形成（ブロック２３４）後に図２２に示されるように）その後に形成されるデバイスは、同様に、テーパ状プロファイル２１０２に対応するテーパ状プロファイル２２０２を有し得る。トランジスタの実効ゲート長「Ｌｅｆｆ」は、エピタキシャル層３１０とゲート構造の隣接する部分とが互いに接する領域の長さとして規定され得ると想定する。このように、デバイス３００、３０２のゲート長は、少なくとも部分的には、（ブロック２０４のソース／ドレインエッチングプロセスによって形成される）トレンチ３３０の側壁プロファイル、並びに（ブロック２０６の）ＳｉＧｅリセスプロセスによって決定され得る。したがって、テーパ状プロファイル２２０２を有する図２２のデバイスに示されるように、テーパ状プロファイル２２０２の底部近くのゲート長「Ｌｅｆｆ」は、テーパ状プロファイル２２０２に沿ってより高く配置されたゲート長よりも大きくなる。
別の例として、方法２００では、内部スペーサ５０２の側面（例えば、ソース／ドレインフィーチャ９０２及び／又は１３０２と接する表面）は、例えば図２０に示されるように、内部スペーサ５０２の上方及び／又は下方に配置されたエピタキシャル層３１０の側面と実質的に整列するように示される。しかしながら、いくつかの代替実施形態では、ブロック２１０の内部スペーサのエッチバックプロセスの間、内部スペーサのエッチバックプロセスを用いて内部スペーサ材料５０２をオーバーエッチングすることにより、内部スペーサ５０２の側面（例えば、ソース／ドレインフィーチャ９０２及び／又は１３０２と接する表面）は、例えば、図２３に（又は図２３Ａの拡大図により詳しく）示されるように、内部スペーサ５０２の上方及び／又は下方に配置されたエピタキシャル層３１０の側面に対して距離「Ｒ」だけリセスすることができる。内部スペーサ５０２をオーバーエッチングした結果、その後に形成されるソース／ドレイン領域（例えば、ソース／ドレイン領域９０２及び／又は１３０２など）は、（例えば、図２３Ａに示されるように）リセスした領域内に延在してＴ字形フィーチャを有するソース／ドレイン領域を形成し得る。したがって、このような場合では、ソース／ドレイン領域の一部は、隣接するエピタキシャル層３１０の外側端の上及び／又は下に配置される。
さらに別の例として、方法２００では、図１７に示されるような界面層（ＩＬ）１７０２は、エピタキシャル層３１０の表面を越えて延在ことなく、主にエピタキシャル層３１０の露出面に沿って埋め込まれるように見える。しかしながら、いくつかの実施形態では、図２４に示すように、熱酸化プロセス（ブロック２３２）によるＩＬ １７０２の形成は、ＩＬ １７０２が部分的にエピタキシャル層３１０内に埋め込まれ、部分的にエピタキシャル層３１０の表面を超えて延びることの両方をもたらす可能性がある。この特徴をよりよく説明するために、図２４Ａは、図２４Ａの一部の拡大図を提供する。図２４Ａの拡大図は、エピタキシャル層３１０の表面と実質的に平行である平面２４０２と、エピタキシャル層３１０の表面を超えてギャップ１６０２内に延びるＩＬ １７０２の表面と実質的に平行である平面２４０４とを示す。ＩＬ １７０２の相対位置がエピタキシャル層３１０の表面を超えて延びる図２４および２４Ａに示される実施形態は、縮尺どおりに描かれていない可能性がある図１７～２３にも適用され得ることが理解されたい。
本明細書で提供される説明に関して、開示されるのは、最適化された内部スペーサ／金属ゲート層界面プロファイルを有するマルチゲートデバイス（例えば、ＧＡＡトランジスタなど）を提供するための方法および構造である。例えば、いくつかの実施形態では、隣接する内部スペーサとインタフェースする金属ゲート構造（またはその一部）は、凸状側壁プロファイルを有し、それにより、デバイスの信頼性を改善し、内部スペーサ／金属ゲート構造インタフェースでの改善されたｈｉｇｈ－Ｋ誘電体堆積を提供する。上記のように、少なくともいくつかの実施形態では、凸状側壁プロファイルは、ＳｉＧｅ層のＳｉＧｅ凹みプロセス中に最初に形成され得、ＳｉＧｅ層は、高／低Ｇｅ濃度を有する多層エピタキシャル層を含み、ＳｉＧｅエッチング速度は、Ｇｅ濃度に依存する。当業者は、本明細書に記載の方法および構造を様々な他の半導体デバイスに適用して、本開示の範囲から逸脱することなく、そのような他のデバイスから同様の利益を有利に達成できることを容易に理解するであろう。
したがって、本開示の実施形態の１つは、複数の半導体チャネル層と、複数の半導体チャネル層を介在させる複数の多層エピタキシャル層とを有するフィンを提供するステップを含む方法を説明した。複数の多層エピタキシャル層のそれぞれは、第２のエピタキシャル層と第３のエピタキシャル層との間に挿入された第１のエピタキシャル層を含む。第１のエピタキシャル層は第１のエッチング速度を有し、第２および第３のエピタキシャル層は第１のエッチング速度より大きい第２のエッチング速度を有する。いくつかの実施形態では、方法は、第１、第２および第３のエピタキシャル層を横方向にエッチングして、多層エピタキシャル層の対向する横方向表面に凹状側壁プロファイルを提供するステップをさらに含む。その後、方法は、複数の半導体チャネル層の隣接する層の間に内部スペーサを形成するステップを含む。内部スペーサは、第１の内部スペーサ側壁表面に沿って多層エピタキシャル層の凸状側壁プロファイルとインタフェースする。方法は、多層エピタキシャル層のそれぞれをゲート構造の一部で置き換えるステップをさらに含む。ゲート構造の一部は、横方向にエッチングされた多層エピタキシャル層によって以前に提供された凸状側壁プロファイルを提供する。
別の実施形態では、第１のデバイスタイプ領域に第１のフィンを提供し、第２のデバイスタイプ領域に第２のフィンを提供するステップを含む方法について説明する。第１のフィンおよび第２のフィンはそれぞれ、複数のチャネル層と、複数のチャネル層の間の複数のエピタキシャル層スタックとを含む。複数のエピタキシャル層スタックのそれぞれは、Ｇｅの第１の濃度より大きいＧｅの第２の濃度を有する第２のＳｉＧｅ層と第３のＳｉＧｅ層との間に挿入されたＧｅの第１の濃度を有する第１のＳｉＧｅ層を含む。様々な実施形態では、方法は、ＳｉＧｅ凹みプロセスを実行して、第１、第２および第３のＳｉＧｅ層を横方向にエッチングし、かつ複数のチャネル層の隣接するチャネル層の間に開口部を形成するステップをさらに含み、エッチングされた第１、第２および第３のＳｉＧｅ層は、凹状側壁プロファイルを集合的に画定する。方法は、複数のチャネル層の隣接するチャネル層の間の開口部内に内部スペーサを形成するステップをさらに含む。内部スペーサは、第１の内部スペーサ側壁表面に沿って凸状側壁プロファイルとインタフェースし、第１の内部スペーサ側壁表面は、相補的な凹状プロファイルを画定する。
実施形態のさらに別の実施形態では、基板から延びるフィンを含む半導体デバイスについて説明し、フィンは、複数の半導体チャネル層を含む。いくつかの実施形態では、半導体デバイスは、複数の半導体チャネル層の隣接する半導体チャネル層の間に配置されたゲート構造の一部をさらに含み、ゲート構造の一部の対向する側壁表面が凸状プロファイルを画定する。半導体デバイスは、複数の半導体チャネル層の隣接する半導体チャネル層の間、およびゲート構造の一部のいずれかの側に配置された内部スペーサをさらに含む。内部スペーサは、内部スペーサの第１の表面に沿って凸状プロファイルとインタフェースし、内部スペーサの第１の表面は、凸状プロファイルと接触する凹状プロファイルを画定する。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. 複数の半導体チャネル層と、前記複数の半導体チャネル層を介在させる複数の多層エピタキシャル層とを含むフィンを提供するステップであって、前記複数の多層エピタキシャル層のそれぞれは、第２のエピタキシャル層と第３のエピタキシャル層との間に挿入された第１のエピタキシャル層を含み、前記第１のエピタキシャル層は第１のエッチング速度を有し、前記第２および第３のエピタキシャル層は前記第１のエッチング速度より大きい第２のエッチング速度を有するステップと、
    前記第１、第２および第３のエピタキシャル層を横方向にエッチングして、前記多層エピタキシャル層の対向する横方向表面に凹状側壁プロファイルを提供するステップと、
    前記複数の半導体チャネル層の隣接する層の間に内部スペーサを形成するステップであって、前記内部スペーサは、前記第１の内部スペーサ側壁表面に沿って前記多層エピタキシャル層の前記凸状側壁プロファイルとインタフェースするステップと、
    前記多層エピタキシャル層のそれぞれをゲート構造の一部で置き換えるステップであって、前記ゲート構造の一部は、前記横方向にエッチングされた多層エピタキシャル層によって以前に提供された前記凸状の側壁プロファイルを提供するステップとを備えることを特徴とする、半導体デバイスの製造方法。
  2. 前記複数の半導体チャネル層のそれぞれは、シリコン（Ｓｉ）を含むことを特徴とする、請求項１に記載の方法。
  3. 前記第１、第２および第３のエピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）を含むことを特徴とする、請求項１に記載の方法。
  4. 前記第１のエピタキシャル層は、第１の濃度のＧｅを有し、前記第２および第３のエピタキシャル層は、前記第１の濃度のＧｅよりも高い第２の濃度のＧｅを有する、請求項３に記載の方法。
  5. 前記Ｇｅの第１の濃度は約１５～３５％の範囲にあり、前記Ｇｅの第２の濃度は約２５～４０％の範囲にある、請求項４に記載の方法。
  6. 前記第１、第２および第３のエピタキシャル層の横方向エッチングは、標準洗浄１（ＳＣ－１）溶液、オゾン（Ｏ３）、水酸化アンモニウム溶液（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）および水（Ｈ２Ｏ）、フッ化水素酸（ＨＦ）、緩衝ＨＦおよびフッ素ベースのエッチングの少なくとも１つを使用して実行されることを特徴とする、請求項１に記載の方法。
  7. 前記フィンは、前記フィンのチャネル領域の上方に配置されたダミーゲートスタックをさらに含み、
    横方向エッチングの前に、ソース／ドレインエッチングプロセスを実行して、前記ダミーゲートスタックに隣接するソース／ドレイン領域にトレンチを形成し、かつ前記複数の半導体チャネル層および前記複数の多層エピタキシャル層の横方向表面を露出させるステップと、
    前記複数の多層エピタキシャル層の露出した横方向表面を横方向にエッチングして、前記多層エピタキシャル層の前記対向する横方向表面に前記凹状側壁プロファイルを提供するステップとを備えることを特徴とする、請求項１に記載の方法。
  8. 前記内部スペーサを形成する前記ステップは、前記第１、第２および第３のエピタキシャル層を横方向にエッチングすることによって形成されたトレンチおよび凹み内に内部スペーサ材料を堆積させ、内部スペーサエッチングバックプロセスを実行して前記内部スペーサを提供するステップをさらに含むことを特徴とする、請求項７に記載の方法。
  9. 前記多層エピタキシャル層のそれぞれをゲート構造の一部で置き換える前に、前記トレンチ内にソース／ドレインフィーチャをエピタキシャル成長させるステップであって、前記ソース／ドレインフィーチャは、前記第１の内部スペーサ側壁表面と対向する第２の内部スペーサ側壁表面に沿って前記内部スペーサとインタフェースし、前記ソース／ドレインフィーチャは、前記複数の半導体チャネル層の端部とインタフェースするステップをさらに備えることを特徴とする、請求項７に記載の方法。
  10. 第１のデバイスタイプ領域に第１のフィンを提供し、第２のデバイスタイプ領域に第２のフィンを提供するステップであって、前記第１のフィンおよび前記第２のフィンはそれぞれ、複数のチャネル層と、前記複数のチャネル層の間の複数のエピタキシャル層スタックとを含み、前記複数のエピタキシャル層スタックのそれぞれは、前記Ｇｅの第１の濃度より大きいＧｅの第２の濃度を有する第２のＳｉＧｅ層と第３のＳｉＧｅ層との間に挿入されたＧｅの第１の濃度を有する第１のＳｉＧｅ層を含むステップと、
    ＳｉＧｅ凹みプロセスを実行して、前記第１、第２および第３のＳｉＧｅ層を横方向にエッチングし、かつ前記複数のチャネル層の隣接するチャネル層の間に開口部を形成するステップであって、エッチングされた第１、第２および第３のＳｉＧｅ層は、凹状側壁プロファイルを集合的に画定するステップと、
    前記複数のチャネル層の隣接するチャネル層の間の開口部内に内部スペーサを形成するステップであって、前記内部スペーサは、第１の内部スペーサ側壁表面に沿って前記凸状側壁プロファイルとインタフェースし、前記第１の内部スペーサ側壁表面は、相補的な凹状プロファイルを画定するステップとを備えることを特徴とする、半導体デバイスの製造方法。
  11. 前記ＳｉＧｅ凹みプロセスを実行する前に、ソース／ドレインエッチングプロセスを実行して、ソース／ドレイン領域にトレンチを形成するステップをさらに備えることを特徴とする、請求項１０に記載の方法。
  12. 前記内部スペーサを形成した後、前記トレンチ内にソース／ドレインフィーチャをエピタキシャル成長させるステップであって、前記ソース／ドレインフィーチャは、前記第１の内部スペーサ側壁表面と対向する第２の内部スペーサ側壁表面に沿って前記内部スペーサに接触するステップをさらに備えることを特徴とする、請求項１１に記載の方法。
  13. 前記内部スペーサを形成した後、前記トレンチ内の前記ソース／ドレインフィーチャをエピタキシャル成長させる直前に、洗浄プロセスを実行して、前記半導体デバイスの上面、前記トレンチの側壁および前記トレンチの底面の１つ以上から内部スペーサ材料の残留部分を除去するステップをさらに備えることを特徴とする、請求項１２に記載の方法。
  14. 前記内部スペーサを形成した後、前記第１、第２および第３のＳｉＧｅ層を選択的にエッチングして、前記複数のチャネル層の隣接するチャネル層の間にギャップを形成するステップと、
    前記ギャップのそれぞれ内にゲート構造の一部を形成するステップであって、前記ゲート構造の一部は、前記エッチングされた第１、第２および第３のＳｉＧｅ層によって以前に画定された前記凸状側壁プロファイルを画定するステップとをさらに備えることを特徴とする、請求項１０に記載の方法。
  15. 前記第１のデバイスタイプ領域は、Ｐタイプのデバイス領域を含み、前記第２のデバイスタイプ領域は、Ｎタイプのデバイス領域を含むことを特徴とする、請求項１０に記載の方法。
  16. 前記内部スペーサを形成した後、第１のダミースペーサ層で前記第２のデバイスタイプ領域を保護しながら、前記第１のデバイスタイプ領域内の前記トレンチ内に第１のソース／ドレインフィーチャをエピタキシャル成長させるステップと、
    前記第１のソース／ドレインフィーチャをエピタキシャル成長させた後、第２のダミースペーサ層で前記第１のデバイスタイプ領域を保護しながら、前記第２のデバイスタイプ領域内の前記トレンチ内に第２のソース／ドレインフィーチャをエピタキシャル成長させるステップとをさらに備える、請求項１１に記載の方法。
  17. 前記第１のＳｉＧｅ層は、第１のエッチング速度を有し、前記第２および第３のＳｉＧｅ層は、前記第１のエッチング速度よりも大きい第２のエッチング速度を有することを特徴とする、請求項１０に記載の方法。
  18. 基板から延びるフィンであって、前記フィンが複数の半導体チャネル層を含むフィンと、
    前記複数の半導体チャネル層の隣接する半導体チャネル層の間に配置されたゲート構造の一部であって、前記ゲート構造の一部の対向する側壁表面が凸状プロファイルを画定するゲート構造の一部と、
    前記複数の半導体チャネル層の隣接する半導体チャネル層の間、および前記ゲート構造の一部のいずれかの側に配置された内部スペーサであって、前記内部スペーサが、前記内部スペーサの第１の表面に沿って凸状プロファイルとインタフェースし、前記内部スペーサの前記第１の表面が、前記凸状プロファイルと接触する凹状プロファイルを画定する内部スペーサとを備えることを特徴とする、半導体デバイス。
  19. 前記第１の表面と対向する前記内部スペーサの第２の表面および前記複数の半導体チャネル層の端部と接触するソース／ドレインフィーチャをさらに備えることを特徴とする、請求項１８に記載の半導体デバイス。
  20. 前記複数の半導体チャネル層のそれぞれは、シリコン（Ｓｉ）を含むことを特徴とする、請求項１８に記載の半導体デバイス。
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