DE102017120267A1 - Verfahren zur herstellung von source/drain-kontakt in halbleitervorrichtungen - Google Patents

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Abstract

Ein Verfahren umfasst das Bereitstellen einer Struktur umfassend ein Substrat; eine erste Gatestruktur und eine zweite Gatestruktur über dem Substrat; ein erstes Source/Drain-(S/D) -Merkmal und ein zweites S/D-Merkmal über dem Substrat; eine erste dielektrische Schicht über Seitenwänden der ersten und der zweiten Gatestruktur und über dem ersten und dem zweiten S/D-Merkmal; und eine zweite dielektrische Schicht über der ersten dielektrischen Schicht. Das erste und das zweite S/D-Merkmal sind benachbart zu der ersten bzw. der zweiten Gatestruktur. Das erste und das zweite S/D-Merkmal umfassen unterschiedliche Materialien. Das Verfahren umfasst ferner das Ätzen der ersten und der zweiten dielektrischen Schicht, um das erste und das zweite S/D-Merkmal freizulegen, das Dotieren eines p-Dotierstoffs in das erste und das zweite S/D-Merkmal und das Anwenden eines selektiven Ätzverfahrens auf das erste und das zweite S/D Merkmal nach dem Dotieren des p-Dotierstoffs. Das selektive Ätzverfahren vertieft das erste S/D-Merkmal schneller als das zweite S/D-Merkmal.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs- (IC) -Branche hat ein exponentielles Wachstum erlebt. Technischer Fortschritt bei IC-Materialien und -Design hat Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von miteinander verbundenen Einrichtungen je Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt. Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Fertigung von ICs erhöht und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen in der IC-Verarbeitung und -Fertigung erforderlich.
  • Wenn zum Beispiel Source/Drain- (S/D) -Kontakte für kleine Transistoren ausgebildet werden, wie etwa Feldeffekttransistoren (FETs) mit einem finnenartigen Kanal (sogenannte „FinFETs“), ist es manchmal erwünscht, S/D-Merkmale mit zusätzlichen Dotierstoffen zu dotieren, um die Leistung der Bauteile zu erhöhen. Da n- und p-FETs unterschiedliche Dotierstoffe erfordern können, wird daher eine Dotiermaske hergestellt, um entweder die p-Bauteile oder die n-Bauteile für den Dotierprozess zu maskieren. Das Strukturieren und Entfernen dieser Dotiermaske ist jedoch zu einer Herausforderung für die zunehmend kleineren Bauteile geworden. Zum Beispiel kann, wenn diese Dotiermaske für p-Bauteile erzeugt wird, ein gewisses Überätzen erforderlich sein, um sicherzustellen, dass es keinen Maskenrückstand auf den p-S/D-Merkmalen gibt. Ein solches Überätzen führt oft zu einer verringerten Maskenfläche für die n-Bauteile. Folglich kann das Dotieren der p-S/D-Merkmale unbeabsichtigt p-Dotierstoffe in die n-Bauteile einführen.
  • Einige Verbesserungen bei der S/D-Kontaktbildung sind erwünscht.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1A und 1B sind ein Flussdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung oder eines Halbleierbauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A und 11A sind Querschnittsansichten (entlang einer Finnen-Längsrichtung) eines Teils einer Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß dem Verfahren der 1A und 1B gemäß einer Ausführungsform.
    • Die 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B und 11B sind Querschnittsansichten (entlang einer Finnen-Querrichtung) eines Abschnitts einer Halbleitervorrichtung während verschiedener Herstellungsphasen gemäß dem Verfahren der 1A und 1B gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die vorliegende Offenbarung bezieht sich allgemein auf Halbleitervorrichtungen und Verfahren zur Herstellung derselben. Insbesondere betrifft die vorliegende Offenbarung das Ausbilden von S/D-Kontakten in Halbleitervorrichtungen, insbesondere für FinFETs. Ein Ziel der vorliegenden Offenbarung besteht darin, die Anzahl der Maskenstrukturierungsschritte für die S/D-Kontaktbildung zu reduzieren. Insbesondere dotiert eine Ausführungsform der vorliegenden Offenbarung p-S/D-Merkmale, ohne die n-S/D-Merkmale zu maskieren, und entfernt dann gegendotierte Abschnitte der n-S/D-Merkmale durch ein selektives Ätzverfahren. Bei diesen Dotier- und Ätzverfahren ist keine Maskenstrukturierung beteiligt, wodurch die mit herkömmlichen Ansätzen verbundenen Probleme vermieden und gleichzeitig Herstellungskosten eingespart werden.
  • Die 1A und 1B zeigen ein Flussdiagramm eines Verfahrens 10 zum Ausbilden einer Halbleitervorrichtung 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 10 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht über das hinaus beschränken, was ausdrücklich in den Ansprüchen angegeben ist. Zusätzliche Vorgänge können vor, während und nach dem Verfahren 10 vorgesehen sein und einige der beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Das Verfahren 10 wird nachstehend in Verbindung mit den 2A-11B beschrieben, die Querschnittsansichten der Halbleitervorrichtung 100 in verschiedenen Stadien eines Herstellungsverfahrens sind. Insbesondere sind die 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A und 11A Querschnittsansichten eines Teils der Vorrichtung 100 entlang einer Finnen-Längsrichtung; und die 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B und 11B sind Querschnittsansichten des Abschnitts der Vorrichtung 100 entlang einer Finnen-Querrichtung.
  • Die Halbleitervorrichtung 100 ist zu Beschreibungszwecken angegeben und beschränkt die Ausführungsformen der vorliegenden Offenbarung nicht notwendigerweise auf irgendeine Anzahl von Vorrichtungen, irgendeine Anzahl von Bereichen oder irgendeine Konfiguration von Strukturen oder Bereichen. Ferner kann die Halbleitervorrichtung 100, wie in den 2A-11B gezeigt, eine Zwischenvorrichtung sein, die während der Verarbeitung eines ICs oder eines Teils davon hergestellt wird, der statischen Direktzugriffsspeicher (SRAM) und/oder Logikschaltungen, passive Komponenten wie Widerstände, Kondensatoren und Induktoren und aktive Komponenten wie p-Feldeffekttransistoren (PFETs), n-FETs (NFETs), Multigate-FETs wie FinFETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleiter- (CMOS) -Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Bezugnehmend auf 1A stellt das Verfahren 10 bei Vorgang 12 eine Vorläuferstruktur der Vorrichtung 100 bereit, wie in den 2A und 2B gezeigt ist. Bezugnehmend auf die 2A und 2B umfasst die Vorrichtung 100 ein Substrat 102 und verschiedene darin oder darauf ausgebildete Merkmale. Das Substrat 102 umfasst zwei Substratbereiche 102A und 102B. In der vorliegenden Ausführungsform dient der Substratbereich 102A zum Ausbilden einer oder mehrerer n-FinFET-Vorrichtungen, und der Substratbereich 102B dient zum Ausbilden einer oder mehrerer p-FinFET-Vorrichtungen. Daher wird der Substratbereich 102A auch als der NFET-Bereich 102A und der Substratbereich 102B auch als der PFET-Bereich 102B bezeichnet. Der NFET-Bereich 102A und der PFET-Bereich 102B umfassen jeweils eine oder mehrere Halbleiterfinnen 103, die durch eine Isolationsstruktur 105 getrennt sind (2B). Insbesondere zeigt 2A die Vorrichtung 100 in einer Querschnittsansicht entlang der Länge der Finnen 103 (die „x“-Richtung) und 2B zeigt die Vorrichtung 100 in einer Querschnittsansicht entlang der Breite der Finnen 103 (der „y“-Richtung) in den S/D-Bereichen der Vorrichtung 100. In dem NFET-Bereich 102A umfasst die Vorrichtung 100 ferner S/D-Merkmale 104A über den Finnen 103 und Gatestapel 106A benachbart zu oder angrenzend an Kanalbereichen der Finnen 103, die zwischen benachbarten S/D-Merkmalen 104A angeordnet sind. In dem PFET-Bereich 102B umfasst die Vorrichtung 100 ferner S/D-Merkmale 104B über den Finnen 103 und Gatestapel 106B benachbart zu oder angrenzend an Kanalbereichen der Finnen 103, die zwischen benachbarten S/D-Merkmalen 104B angeordnet sind. Die Vorrichtung 100 umfasst ferner einen Gate-Abstandshalter 108 auf Seitenwänden der Gatestapel 106A und 106B, eine Kontaktätzstoppschicht (CESL) 110 über dem Gate-Abstandshalter 108 und den S/D-Merkmalen 104A und 104B und eine dielektrische Schicht 112 über der CESL 110, die die Lücken zwischen benachbarten Gate-Abstandshaltern 108 ausfüllt. Die verschiedenen Merkmale (oder Komponenten) der Vorrichtung 100 werden nachstehend weiter beschrieben.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. In alternativen Ausführungsformen umfasst das Substrat 102 andere elementare Halbleiter wie Germanium; einen Verbindungshalbleiter wie Siliziumkarbid, Galliumarsenid, Indiumarsenid und Indiumphosphid; oder einen Legierungshalbleiter wie Silizium-Germaniumkarbid, Gallium-Arsenphosphid und Gallium-Indiumphosphid. In bestimmten Ausführungsformen kann das Substrat 102 ein Silizium-auf-Isolator- (SOI) -Substrat umfassen, zur Leistungsverbesserung verspannt und/oder belastet sein und epitaktische Bereiche, dotierte Bereiche und/oder andere geeignete Merkmale und Schichten umfassen.
  • Die Finnen 103 können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 103 unter Verwendung eines oder mehrerer Photolithographieverfahren, einschließlich Doppelstrukturierungs- oder Multistrukturierungsverfahren, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren Photolithographie- und selbstjustierte Verfahren, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner sind als die, die sonst mit einem einzigen, direkten Photolithographieverfahren erhalten werden. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieverfahrens strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Verfahrens ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter, oder Dorne, können dann als ein Maskierungselement zum Strukturieren der Finnen 103 verwendet werden. Zum Beispiel kann das Maskierungselement zum Ätzen von Vertiefungen in das Substrat 102 verwendet werden, wobei die Finnen 103 auf dem Substrat 102 verbleiben. Das Ätzverfahren kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Verfahren umfassen. Zum Beispiel kann ein Trockenätzverfahren ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6) ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen, und/oder Kombinationen davon implementieren. Beispielsweise kann ein Nassätzverfahren das Ätzen in verdünnter Flusssäure (DHF); Kaliumhydroxid- (KOH) -Lösung; Ammoniak; einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder anderen geeigneten Nassätzmitteln umfassen. Zahlreiche andere Ausführungsformen von Verfahren zum Ausbilden der Finnen 103 können geeignet sein.
  • Die S/D-Merkmale 104A und 104B können beispielsweise epitaktische Halbleitermaterialien zum Anlegen einer geeigneten Spannung und zum Verbessern der Leistungsfähigkeit der Vorrichtung 100 umfassen. Zum Beispiel können die S/D-Merkmale 104A epitaktisch gewachsenes Silizium oder Silizium-Kohlenstoff umfassen, und die S/D-Merkmale 104B können epitaktisch gewachsenes Silizium-Germanium umfassen. Ferner können die S/D-Merkmale 104A und 104B mit geeigneten Dotierstoffen dotiert werden, die für die jeweiligen n- und p-Vorrichtungen geeignet sind. Zum Beispiel können die S/D-Merkmale 104A mit einem n-Dotierstoff wie z. B. Phosphor oder Arsen und die S/D-Merkmale 104B mit einem p-Dotierstoff wie z. B. Bor oder Indium dotiert werden. In einer Ausführungsform werden die S/D-Merkmale 104A und 104B (getrennt) durch Ätzen der Finnen 103, epitaktisches Züchten eines geeigneten Halbleitermaterials über den Finnen 103 und Dotieren (in-situ oder ex-situ) geeigneter Dotierstoffe in das epitaktisch gezüchtete Material ausgebildet. Benachbarte S/D-Merkmale 104A können in einigen Ausführungsformen voneinander getrennt sein (nicht gezeigt) oder sich vereinigen (z. B. die beiden Bereiche 104A in 2B). In ähnlicher Weise können benachbarte S/D-Merkmale 104B in einigen Ausführungsformen voneinander getrennt sein (z. B. in 2B) oder können sich vereinigen (nicht gezeigt). Ferner kann jedes der S/D-Merkmale 104A und 104B eine Mehrfach-Facettenform aufweisen.
  • Die Isolationsstruktur 105 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluorid-dotiertes Silikatglas (FSG), ein Low-k-Dielektrikum und/oder ein anderes geeignetes Isoliermaterial umfassen. In einer Ausführungsform wird die Isolationsstruktur 105 durch Ätzen von Gräben in dem Substrat 102 (z. B. als Teil des Verfahrens zum Ausbilden der Finnen 103), Füllen der Gräben mit einem isolierenden Material und Anwenden eines chemisch-mechanischen Planarisierungs-(CMP) -Verfahrens auf das Substrat 102 einschließlich des Isoliermaterials ausgebildet. Andere Arten von Isolationsstrukturen können ebenfalls geeignet sein, wie beispielsweise Feldoxid und lokale Oxidation von Silizium (LOCOS).
  • Jeder der Gatestapel 106A und 106B ist eine Mehrschichtstruktur. Zum Beispiel kann jeder der Gatestapel 106A und 106B eine dielektrische Grenzflächenschicht, eine Gatedielektrikumsschicht über der dielektrischen Grenzflächenschicht und eine Gateelektrodenschicht über der Gatedielektrikumsschicht aufweisen. In einer Ausführungsform sind die Gatestapel 106A und 106B Platzhalter (sogenannte „Dummy-Gates“) für High-k-Metallgates, wobei eine oder mehrere der Schichten in den Gatestapeln 106A und 106B in einem späteren Verfahren ersetzt werden. In einer weiteren Ausführungsform umfassen die Gatestapel 106A und 106B eine High-k-Gatedielektrikumsschicht, eine Austrittsarbeitsschicht über der High-k-Gatedielektrikumsschicht und eine Metallschicht über der Austrittsarbeitsschicht. In verschiedenen Ausführungsformen kann die dielektrische Grenzflächenschicht ein Dielektrikum wie etwa Siliziumoxid (SiO2) oder Siliziumoxynitrid (SiON) umfassen und kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren ausgebildet werden. Die Gatedielektrikumsschicht kann Siliziumoxid (SiO2) umfassen. Die High-k-Gatedielektrikumsschicht kann Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3), andere geeignete Metalloxide oder Kombinationen davon umfassen; und kann durch ALD und/oder andere geeignete Verfahren ausgebildet werden. Die Gateelektrodenschicht kann Polysilizium oder ein Metall wie Aluminium (Al), Wolfram (W), Kobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen. Die Austrittsarbeitsschicht kann vom p-Typ (für die Gatestapel 106B) oder vom n-Typ (für die Gatestapel 106A) sein. Die p-Austrittsarbeitsschicht umfasst ein Metall mit einer ausreichend hohen effektiven Austrittsarbeit, das, ohne Einschränkung, aus der Gruppe von Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon gewählt ist. Die n-Austrittsarbeitsschicht umfasst ein Metall mit einer ausreichend niedrigen effektiven Austrittsarbeit, das, ohne Einschränkung, aus der Gruppe von Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkarbid-Nitrid (TaCN), Tantal-Siliziumnitrid (TaSiN) oder Kombinationen davon gewählt ist. Die p- oder n-Austrittsarbeitsmetallschichten können eine Mehrzahl von Schichten umfassen und können durch CVD, PVD und/oder andere geeignete Verfahren abgeschieden werden.
  • Der Gate-Abstandshalter 108 kann eine Einzelschicht- oder Mehrschichtstruktur sein. In einigen Ausführungsformen umfasst der Gate-Abstandshalter 108 ein Dielektrikum, wie zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), ein anderes Dielektrikum oder eine Kombination davon. In einem Beispiel wird der Gate-Abstandshalter 108 durch deckendes Abscheiden einer ersten dielektrischen Schicht (z. B. einer SiO2-Schicht mit gleichmäßiger Dicke) als Auskleidungsschicht über der Vorrichtung 100 mit den Gatestapeln 106A und 106B und einer zweiten dielektrischen Schicht (z. B. einer SiN-Schicht) als ein im Wesentlichen D-förmiger Abstandshalter über der ersten dielektrischen Schicht und anschließend anisotropes Ätzen ausgebildet, um Abschnitte der dielektrischen Schichten zu entfernen, um den Gate-Abstandshalter 108 auszubilden.
  • Die CESL 110 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumnitrid mit Sauerstoff- (O) oder Kohlenstoff- (C) -Elementen und/oder andere Materialien umfassen. In einem Beispiel umfasst die CESL 110 Siliziumnitrid (Si3N4) mit einer intrinsischen Spannung in einer Größenordnung von 1 GPa oder mehr. Die intrinsische Spannung ist für p-Kanal-Vorrichtungen eine Druckspannung und für n-Kanal-Vorrichtungen eine Zugspannung. Die CESL 110 kann durch einen PECVD-Verfahren und/oder andere geeignete Abscheidungs- oder Oxidationsverfahren ausgebildet werden. Die CESL 110 bedeckt die äußeren Flächen der S/D-Merkmale 104A und 104B, die Seitenwände des Gate-Abstandshalters 108 und die obere Fläche der Isolationsstruktur 105.
  • Die dielektrische Schicht (oder das Zwischenschichtdielektrikum) 112 kann Materialien wie Tetraethylorthosilikat- (TEOS) -oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Bor-Phosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), Bor-dotiertes Silikatglas (BSG) und/oder andere geeignete Dielektrika umfassen. Die dielektrische Schicht 112 kann durch einen PECVD-Verfahren, ein fließfähiges CVD- (FCVD) -Verfahren oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einer Ausführungsform wird die CESL 110 als eine Deckschicht über dem Substrat 102 abgeschieden, die verschiedene Strukturen darauf abdeckt, und die dielektrische Schicht 112 wird über der CESL-Schicht 110 abgeschieden, um Gräben zwischen den Gatestapeln 106A und 106B zu füllen.
  • Bei Vorgang 14 ätzt das Verfahren 10 (1A) die dielektrische Schicht 112 und die CESL 110, um die S/D-Merkmale 104A und 104B in Vorbereitung auf das Ausbilden von S/D-Kontakten über den jeweiligen S/D-Merkmalen freizulegen. Dies kann eine Vielzahl von Verfahren umfassen, einschließlich Abscheidung, Photolithographie und Ätzen. Bezugnehmend auf die 3A und 3B wird eine Ätzmaske 114 über der Vorrichtung 100 ausgebildet, die Öffnungen 116 bereitstellt, die verschiedene Abschnitte der Vorrichtung 100 freilegen. Die Öffnungen 116 entsprechen den Bereichen der Vorrichtung 100, wo S/D-Kontakte ausgebildet werden sollen. In verschiedenen Ausführungsformen kann die Ätzmaske 114 eine Hartmaskenschicht (z. B. mit Siliziumnitrid oder Siliziumoxid), eine Photoresistschicht oder eine Kombination davon umfassen. Bezugnehmend auf die 4A und 4B wird die Vorrichtung 100 durch die Öffnungen 116 geätzt, um die freiliegenden Abschnitte der dielektrischen Schicht 112 zu entfernen, beispielsweise unter Verwendung eines Trockenätzverfahrens, eines Nassätzverfahrens oder eines reaktiven Ionenätzverfahrens. In der vorliegenden Ausführungsform ist das Ätzverfahren selektiv für das Material der dielektrischen Schicht 112 und ätzt nicht oder nur unwesentlich die Gatestapel 106A und 106B, den Gate-Abstandshalter 108 und die CESL 110. Bezug nehmend auf die 5A und 5B wird die Vorrichtung 100 erneut durch die Öffnungen 116 geätzt, um Teile der CESL 110 am Boden der Öffnungen 116 zu entfernen, beispielsweise unter Verwendung eines Trockenätzverfahrens, eines Nassätzverfahrens oder eines reaktiven Ionenätzverfahrens. Insbesondere ist dieses Ätzverfahren anisotrop. Als ein Ergebnis verbleiben Abschnitte der CESL 110 über den Seitenwänden der Gatestapel 106A und 106B, nachdem das Ätzverfahren beendet ist. Ferner ist dieses Ätzverfahren für die CESL 110 selektiv und ätzt die Gatestapel 106A und 106B und den Gate-Abstandshalter 108 nicht (oder unwesentlich). Obwohl in der vorliegenden Ausführungsform zwei separate Ätzverfahren zum Ätzen der dielektrischen Schicht 112 und der CESL 110 verwendet werden, können in verschiedenen Ausführungsformen alternativ ein gemeinsames Ätzverfahren oder mehr als zwei Ätzverfahren verwendet werden.
  • In einigen Ausführungsformen können die Abschnitte der CESL 110 über den Seitenwänden der Gatestapel 106A und 106B (als CESL-Seitenwand 110 bezeichnet) unerwünscht dünn werden, nachdem der Vorgang 14 beendet ist. Zum Beispiel kann die CESL 110 von Anfang an ein dünnes Profil aufweisen und wird teilweise durch das Ätzverfahren verbraucht, das die dielektrische Schicht 112 und die CESL 110 ätzt. Ein Problem mit solch einer dünnen CESL-Seitenwand 110 besteht darin, dass Materialien in den Gatestapeln 106A und 106B und den S/D-Merkmalen 104A und 104B sich eventuell vermischen können, so dass Vorrichtungsdefekte (z. B. Kurzschlüsse) verursacht werden. Ein weiteres Problem ist, dass die dünne CESL-Seitenwand während des elektrischen Vorspannens durchschlägt, was schließlich zu einem Kurzschluss des jeweiligen S/D-Merkmals und des Gatestapels führt. In der vorliegenden Ausführungsform wird eine schützende Seitenwand 118 über der CESL-Seitenwand 110 ausgebildet, um die Dicke der dielektrischen Schicht(en) auf den Gatestapeln 106A und 106B zu erhöhen.
  • Bei Vorgang 16 bildet das Verfahren 10 (1A) eine schützende Seitenwand 118 durch Ausführen eines Abscheidungsverfahrens und eines Ätzverfahrens aus. Bezugnehmend auf die 6A und 6B scheidet das Verfahren 10 eine dielektrische Schicht 118 über der Vorrichtung 100 ab, insbesondere über den Seitenwänden der Öffnungen 116 und oben auf den S/D-Merkmalen 104A und 104B. In einer Ausführungsform umfasst die dielektrische Schicht 118 Siliziumnitrid. Alternativ kann die dielektrische Schicht 118 Siliziumoxynitrid, Siliziumkarbonitrid oder andere geeignete Materialien umfassen. Die dielektrische Schicht 118 kann unter Verwendung eines CVD-, PVD- oder ALD-Verfahrens abgeschieden werden. Bezugnehmend auf die 7A und 7B ätzt das Verfahren 10 die dielektrische Schicht 118 anisotrop, wobei Abschnitte des Dielektrikums 118 über den Seitenwänden der Öffnungen 116, insbesondere über der CESL-Seitenwand 110, als eine Schutzschicht verbleiben. Die schützende Seitenwand 118 erhöht vorteilhafterweise die Dicke der dielektrischen Schicht(en) an den Seitenwänden der Gatestapel 106A und 106B. Das Ätzverfahren ist in einer Ausführungsform Trockenätzen. In einigen Ausführungsformen des Verfahrens 10, bei denen die CESL-Seitenwand 110 eine ausreichende Dicke aufweist, wird der Vorgang 16 nicht durchgeführt, nachdem der Vorgang 14 beendet ist. Nach den Ätzverfahren des Vorgangs 14 und (optional) des Vorgang 16 sind die S/D-Merkmale 104A und 104B (oder Teile davon) durch die Öffnungen 116 freigelegt, wie in den 5A, 5B, 7A und 7B gezeigt ist.
  • In einigen Ausführungsformen können die S/D-Merkmale 104A und 104B während der verschiedenen oben beschriebenen Ätzverfahren, beispielsweise des Ätzens der CESL 110 und des optionalen Ätzens der dielektrischen Schicht 118, geätzt worden sein. Wenn beispielsweise die CESL 110 geätzt wird, um die S/D-Merkmale 104A und 104B freizulegen, kann ein gewisses Überätzen durchgeführt werden, um sicherzustellen, dass kein dielektrischer Rest auf den jeweiligen S/D-Merkmalen vorhanden ist. Ansonsten könnte der S/D-Kontaktwiderstand unerwünscht hoch sein, oder es könnten Schaltungsunterbrechungsfehler auftreten. Ein solches Überätzen kann jedoch unbeabsichtigt die S/D-Merkmale 104A und 104B ätzen. In einigen Ausführungsformen können die S/D-Merkmale 104A und 104B absichtlich geätzt werden, um ihre Grenzflächenoberfläche für die S/D-Kontaktbildung zu erhöhen. Entweder das versehentliche Überätzen oder das absichtliche Ätzen kann die Struktur der S/D-Merkmale verändern und die Leistungsfähigkeit der Vorrichtung beeinträchtigen. In einem besonderen Beispiel umfassen die S/D-Merkmale 104B Silizium-Germanium zum Anlegen einer Spannung (oder Belastung) an die p-FinFETs und das Ätzen der S/D-Merkmale 104B lockert diese Spannung gewöhnlich in unerwünschter Weise. Um die Spannung in den S/D-Merkmalen 104B zu verstärken oder zu erhöhen, dotiert das Verfahren 10 gemäß der vorliegenden Ausführungsform einen p-Dotierstoff in die S/D-Merkmale 104B.
  • Bei Vorgang 18 dotiert das Verfahren 10 (1A) einen p-Dotierstoff in die S/D-Merkmale 104B (8A und 8B). Insbesondere dotiert das Verfahren 10 den p-Dotierstoff sowohl in die S/D-Merkmale 104B als auch in die S/D-Merkmale 104A. Wie in den 8A und 8B gezeigt, wird ein Abschnitt 104A-1 der S/D-Merkmale 104A mit dem p-Dotierstoff dotiert und ein Abschnitt 104B-1 der S/D-Merkmale 104B wird ebenfalls mit dem p-Dotierstoff dotiert. In einer Ausführungsform sind die S/D-Merkmale 104A vor dem Vorgang 18 n-dotiert (z. B. mit phosphordotiertem Silizium oder phosphordotiertem Silizium-Kohlenstoff). Daher wird der Abschnitt 104A-1 durch den Vorgang 18 so gegendotiert, dass er sowohl n- als auch p-Dotierstoffe aufweist. Ein Ansatz zur Vermeidung dieser Gegendotierung besteht darin, eine Dotiermaske auszubilden, die die S/D-Merkmale 104A maskiert, wenn der p-Dotierstoff in die S/D-Merkmale 104B dotiert wird. Die Ausbildung dieser Dotiermaske bringt jedoch nicht nur zusätzliche Materialkosten und Herstellungszeit mit sich, sondern führt auch zu anderen Problemen bei der Herstellung. Zum Beispiel kann das Erzeugen dieser Dotiermaske ein gewisses Überätzen in dem PFET-Bereich 102B erfordern, um sicherzustellen, dass es keinen Maskenrest auf den S/D-Merkmalen 104B gibt. Ein solches Überätzen führt oft zu einer verringerten Maskenfläche über den S/D-Merkmalen 104A. Folglich kann das Dotieren der S/D-Merkmale 104B unerwarteterweise p-Dotierstoffe in die S/D-Merkmale 104A einführen. In der vorliegenden Ausführungsform dotiert das Verfahren 10 den p-Dotierstoff in beide S/D-Merkmale 104A und 104B und ätzt dann selektiv die S/D-Merkmale 104A und 104B, um die gegendotierten Abschnitte 104A-1 zu entfernen. Dies vermeidet die Notwendigkeit, die Dotiermaske zu erzeugen.
  • In einer Ausführungsform umfassen die S/D-Merkmale 104A phosphordotiertes Silizium oder Silizium-Kohlenstoff und die S/D-Merkmale 104B umfassen Silizium-Germanium, das dotiert oder undotiert sein kann. In Weiterführung dieser Ausführungsform dotiert der Vorgang 18 Bor in die S/D-Merkmale 104A und 104B. Der Vorgang 18 steuert den Grad der Dotierenergie, um sicherzustellen, dass die Dotierstoffe bestimmte Tiefen in den jeweiligen S/D-Merkmalen erreichen. In einigen Ausführungsformen liegt die Dotierenergie im Bereich von 1 keV bis 5 keV. Der Vorgang 18 steuert auch die Höhe der Dotierdosis, um eine geeignete Leistung des p-FinFETs sicherzustellen. In einigen Ausführungsformen liegt die Dotierdosis im Bereich von 1E15 cm-2 bis 1E16 cm-2.
  • Bei Vorgang 20 aktiviert das Verfahren 10 (1A) die p-Dotierstoffe in den p-S/D-Merkmalen 104B durch Ausführen eines Temperverfahrens. Da der p-Dotierstoff auch in die n-S/D-Merkmale 104A eingeführt wird, wird dieses Temperverfahren sorgfältig ausgewählt, um die Diffusion des p-Dotierstoffs in den n-S/D-Merkmalen 104A zu minimieren. Zum Beispiel kann der Vorgang 20 ein dynamisches Spike-Tempern (DSA) verwenden, das die Temperatur innerhalb von Millisekunden erhöht und senkt, oder ein Schmelzlaser-Tempern (MLA), das die Temperatur innerhalb von Nanosekunden erhöht und senkt. Andere Arten des Temperns mit sehr schnellen Temperaturanstiegsraten können ebenfalls verwendet werden. In einer Ausführungsform des Verfahrens 10 wird der Vorgang 20 nicht durchgeführt. Stattdessen wird die Aktivierung des p-Dotierstoffs durchgeführt, nachdem die gegendotierten Abschnitte 104A-1 entfernt worden sind (nachstehend beschrieben).
  • Bei Vorgang 22 führt das Verfahren 10 (1B) ein für die S/D-Merkmale 104A und 104B selektives Ätzverfahren durch. In der vorliegenden Ausführungsform ist das selektive Ätzverfahren so abgestimmt, dass es die S/D-Merkmale 104A mit einer schnelleren Rate ätzt, als es die S/D-Merkmale 104B ätzt. Wie in den 9A und 9B gezeigt, entfernt der Vorgang 22, wenn er beendet ist, vollständig die gegendotierten Abschnitte 104A-1 und entfernt nur teilweise die dotierten Abschnitte 104B-1. Ferner führen die unterschiedlichen Ätzraten in dem NFET-Bereich 102A und dem PFET-Bereich 102B zu unterschiedlichen Ätztiefen in den S/D-Merkmalen 104A und 104B. Genauer gesagt werden die S/D-Merkmale 104A um eine Tiefe d1 geätzt (oder teilweise entfernt), die S/D-Merkmale 104B werden um eine Tiefe d2 geätzt (oder teilweise entfernt) und d1 ist größer als d2. In einer Ausführungsform kann d1 von dem tiefsten Punkt der oberen Fläche des geätzten S/D-Merkmals 104A zu einer unteren Fläche eines benachbarten Gate-Abstandshalters 108 gemessen werden, wie in 9A gezeigt ist. Alternativ kann d1 von dem tiefsten Punkt der oberen Fläche des geätzten S/D-Merkmals 104A zu einem entsprechenden Punkt der oberen Fläche eines benachbarten nicht geätzten S/D-Merkmals 104A gemessen werden, wobei die zwei Punkte die gleichen „y“-Koordinaten, aber andere „x“-Koordinaten haben, wie in 9B gezeigt ist. 9B zeigt einen „yz“-Querschnitt des geätzten S/D-Merkmals 104A, der einen anderen „yz“-Querschnitt eines nicht geätzten S/D-Merkmals 104A' (vor ihm) überlappt. Der Abstand zwischen den zwei Punkten entlang der „z“-Richtung repräsentiert die Ätztiefe in das S/D-Merkmal 104A. Die Tiefe d2 kann ähnlich gemessen werden. Insbesondere zeigt 9B einen „yz“-Querschnitt des geätzten S/D-Merkmals 104B, der einen anderen „yz“-Querschnitt eines nicht geätzten S/D-Merkmals 104B' (vor ihm) überlappt. Der Abstand zwischen den zwei Punkten entlang der „z“-Richtung repräsentiert die Ätztiefe in das S/D-Merkmal 104B. In verschiedenen Ausführungsformen ist die Tiefe d1 um mindestens 5 nm größer als die Tiefe d2. In dem NFET-Bereich 102A führt die größere Ätztiefe in die S/D-Merkmale 104A im Allgemeinen zu erhöhten Grenzflächenoberflächen für die S/D-Kontakte und daher zu einem verringerten S/D-Kontaktwiderstand. In dem PFET-Bereich 102B hilft die geringere Ätztiefe in die S/D-Merkmale 104B dabei, die Belastung/Spannung beizubehalten, die in die S/D-Merkmale 104B eingebaut ist. Des Weiteren ist das Ätzverfahren darauf abgestimmt, die Gatestapel 106A und 106B, den Gate-Abstandshalter 108, die CESL 110 und die dielektrische Schicht 118 nicht zu ätzen. Das Ätzverfahren kann Trockenätzen oder Nassätzen umfassen. In einer Ausführungsform ist das Ätzverfahren Trockenätzen unter Verwendung einer Gasmischung aus SF6, H2 und CF4 als Ätzmittel. Die Kombination dieser Gase führt zur Ausbildung einer kohlenstoff- und schwefelhaltigen Passivierungsschicht über den Halbleitermaterialien der S/D-Merkmale 104A und 104B. Diese Passivierungsschicht wird mit höherer Wahrscheinlichkeit über den S/D-Merkmalen 104B mit Silizium-Germanium als über den S/D-Merkmalen 104A mit Silizium erzeugt, was die Ätzrate der S/D-Merkmale 104B in dem Ätzverfahren effektiv reduziert. In einer weiteren Ausführungsform ist das Ätzverfahren ein Nassätzen unter Verwendung eines Ätzmittels mit Ammoniumhydroxid (NH4OH) oder Tetramethylammoniumhydroxid (TMAH), das eine höhere Ätzrate für Silizium als für Silizium-Germanium aufweist.
  • Es ist anzumerken, dass die p-Dotierung (Vorgang 18) und das selektive Ätzverfahren (Vorgang 22) für die S/D-Merkmale 104A und 104B gleichzeitig ausgeführt werden, ohne dass eine der S/D-Merkmalstypen maskiert werden muss. Dies spart vorteilhafterweise Materialkosten und Herstellungszeit.
  • Bei Vorgang 24 aktiviert das Verfahren 10 (1B) die p-Dotierstoffe in den S/D-Merkmalen 104B durch Ausführen eines Temperverfahrens. Da die gegendotierten Abschnitte 104A-1 entfernt worden sind, kann der Vorgang 24 ohne die Schwierigkeiten mit der Minimierung der p-Dotierstoffdiffusion in den S/D-Merkmalen 104A aus einer Vielzahl von Temperverfahren auswählen. Zum Beispiel kann der Vorgang 24 ein oder mehrere Temperverfahren verwenden, wie ein Mikrowellentemper- (MWA) -Verfahren, ein Mikrosekundentemper- (µSSA) -Verfahren, ein schnelles thermisches Temper-(RTA) -Verfahren, ein dynamisches Spike-Temper- (DSA) -Verfahren, ein Schmelzlaser-Temper- (MLA) -Verfahren und/oder andere geeignete Temperverfahren. Das Temperaturbudget des Vorgangs 24 kann jedoch die Materialien der Gatestapel 106A und 106B berücksichtigen, um die Gatestapel nicht zu beschädigen. Es ist anzumerken, dass der Vorgang 24 weggelassen werden kann, wenn der Vorgang 20 durchgeführt wurde.
  • Bei Vorgang 26 reinigt das Verfahren 10 (1B) die Oberflächen der S/D-Merkmale 104A und 104B und bereitet sie für ein nachfolgendes Silizidierungsverfahren vor. Der Vorgang 26 kann einen Trockenreinigungsverfahren oder einen Nassreinigungsverfahren verwenden. Zum Beispiel kann ein Trockenreinigungsverfahren SiConi-Ätzung verwenden, bei der es sich um ein entferntes plasmaunterstütztes Trockenätzverfahren handelt, bei dem ein Objekt gleichzeitig H2, NF3 und NH3-Plasma-Nebenprodukten ausgesetzt wird. Zum Beispiel kann ein Nassreinigungsverfahren verdünnte Fluorwasserstoffsäure- (DHF) -Lösung verwenden, um die Oberflächen der S/D-Merkmale 104A und 104B zu reinigen.
  • Bei Vorgang 28 bildet das Verfahren 10 (1B) Silizidmerkmale 120A und 120B über den S/D-Merkmalen 104A bzw. 104B zum Verringern des S/D-Kontaktwiderstands aus. In einer beispielhaften Ausführungsform scheidet das Verfahren 10 einen Metallfilm über den S/D-Merkmalen 104A und 104B ab, führt ein Temperverfahren durch, um eine Reaktion zwischen dem Metallfilm und dem darunterliegenden Halbleitermaterial zu bewirken, und entfernt überschüssiges nicht umgesetztes Metall. Die verbleibenden Metall-Halbleitermaterialien werden zu den Silizidmerkmalen 120A und 120B, wie in den 10A und 10B gezeigt ist. Zum Beispiel kann der Metallfilm eine Dicke von etwa 10 nm oder weniger aufweisen, beispielsweise 5 nm oder weniger. In bestimmten Ausführungsformen kann der gleiche Metallfilm zur Silizidierung sowohl der n- als auch der p-S/D-Bereiche verwendet werden. Alternativ kann sich der Metallfilm, der für die Silizidierung der n-S/D-Merkmale 104A verwendet wird, von dem Metallfilm, der für die Silizidierung der p-S/D-Merkmale 104B verwendet wird, unterscheiden. In verschiedenen Ausführungsformen kann der Metallfilm Titan (Ti), Nickel (Ni), Kobalt (Co), Tantal (Ta), Erbium (Er), Yttrium (Y), Ytterbium (Yb), Platin (Pt) oder Kombinationen davon aufweisen.
  • Bei Vorgang 30 bildet das Verfahren 10 (1B) S/D-Kontakte 122 über den Silizidmerkmalen 120A und 120B durch Abscheiden eines Metalls in den Öffnungen 116 aus. Bezugnehmend auf die 11A und 11B füllen die S/D-Kontakte 122 die Öffnungen 116 und bedecken die oberen und seitlichen Flächen der S/D-Merkmale 104A und 104B bis zu den Silizidmerkmalen 120A bzw. 120B. In bestimmten Ausführungsformen können die S/D-Kontakte 122 Wolfram (W), Kobalt (Co), Kupfer (Cu), andere elementare Metalle, Metallnitride wie Titannitrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon ausweisen und können durch CVD, PVD, Plattieren und/oder andere geeignete Verfahren ausgebildet werden. In einer Ausführungsform wird das Maskierungselement 114 entfernt, bevor das Metall für die Kontakte 122 abgeschieden wird. Ferner kann ein CMP-Verfahren durchgeführt werden, um eine obere Fläche der Vorrichtung 100 zu planarisieren, um die Struktur zu erhalten, die in den 11A und 11B gezeigt ist.
  • Immer noch bezogen auf die 11A und 11B ist die untere Fläche des S/D-Kontakts 122 in dem NFET-Bereich 102A niedriger als die untere Fläche des S/D-Kontakts 122 in dem PFET-Bereich 102B. Dies resultiert aus dem selektiven Ätzverfahren bei Vorgang 22. In dem PFET-Bereich 102B ist der S/D-Kontakt 122 über einer Mehrschichtstruktur angeordnet, die das p-S/D-Merkmal 104B, den mit zusätzlichem p-Dotierstoff dotierten Abschnitt 104B-1 und das Silizidmerkmal 120B umfasst. Ferner sind die Seitenwände der S/D-Kontakte 122 zwischen der schützenden dielektrischen Schicht 118, der CESL 110, dem Gate-Abstandshalter 108 und den Gatestapeln 106A (in dem NFET-Bereich 102A) und 106B (in dem PFET-Bereich 102B) angeordnet.
  • Bei Vorgang 32 führt das Verfahren 10 (1B) weitere Schritte durch, um die Herstellung der Vorrichtung 100 abzuschließen. Zum Beispiel kann der Vorgang 32 einen Gatekontakt ausbilden, der die Gatestapel 106A und 106B elektrisch verbindet, und kann Metallverbindungen ausbilden, die die FinFETs sowie andere Teile der Vorrichtung 100 verbinden, um einen vollständigen IC auszubilden.
  • Obwohl dies nicht einschränkend sein soll, bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und ein Ausbildungsverfahren derselben. Wenn zum Beispiel S/D-Kontakte für FINFET-Vorrichtungen ausgebildet werden, dotieren Ausführungsformen der vorliegenden Offenbarung zusätzliche p-Dotierstoffe in p-S/D-Merkmale, um den Widerstand darin zu reduzieren. Die Dotierung wird ohne eine Dotiermaske für n-S/D-Merkmale durchgeführt, wodurch das Herstellungsverfahren vereinfacht und die Herstellungskosten verringert werden. Die gegendotierten Abschnitte in den n-S/D-Merkmalen werden anschließend durch ein selektives Ätzverfahren ohne eine Ätzmaske für die p-Vorrichtungen entfernt, was wiederum das Herstellungsverfahren vereinfacht und Herstellungskosten reduziert. Der bereitgestellte Gegenstand kann leicht in einen bestehenden IC-Fertigungsablauf integriert werden und kann auf viele verschiedene Verfahrensknoten angewendet werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Halbleitervorrichtung. Das Verfahren umfasst das Bereitstellen einer Struktur, umfassend: ein Substrat; eine erste Gatestruktur und eine zweite Gatestruktur über dem Substrat; ein erstes Source/Drain- (S/D) -Merkmal und ein zweites S/D-Merkmal über dem Substrat, wobei das erste S/D-Merkmal angrenzend an oder benachbart zu der ersten Gatestruktur ist und das zweite S/D-Merkmal angrenzend an oder benachbart zu der zweiten Gatestruktur ist und das erste und das zweite S/D-Merkmal unterschiedliche Materialien aufweisen; eine erste dielektrische Schicht über Seitenwänden der ersten und der zweiten Gatestruktur und über dem ersten und dem zweiten S/D-Merkmal; und eine zweite dielektrische Schicht über der ersten dielektrischen Schicht. Das Verfahren umfasst ferner das Ätzen der ersten und der zweiten dielektrischen Schicht, um das erste und das zweite S/D-Merkmal freizulegen, das Dotieren eines p-Dotierstoffs in das erste und das zweite S/D-Merkmal und das Anwenden eines selektiven Ätzverfahrens auf das erste und das zweite S/D Merkmal nach dem Dotieren des p-Dotierstoffs. Das selektive Ätzverfahren vertieft das erste S/D-Merkmal schneller als das zweite S/D-Merkmal.
  • In einer Ausführungsform des Verfahrens umfasst das erste S/D-Merkmal Silizium oder Silizium-Kohlenstoff, das mit einem n-Dotierstoff dotiert ist, und das zweite S/D-Merkmal umfasst Silizium-Germanium. In einer weiteren Ausführungsform des Verfahrens ist der n-Dotierstoff Phosphor oder Arsen und der p-Dotierstoff ist Bor. In einer weiteren Ausführungsform des Verfahrens umfasst das selektive Ätzverfahren ein Trockenätzverfahren unter Verwendung eines Gasgemisches aus SF6, H2 und CF4 oder ein Nassätzverfahren unter Verwendung von NH4OH oder TMAH.
  • In einer Ausführungsform des Verfahrens verwendet die Dotierung des p-Dotierstoffs eine Dotierenergie im Bereich von 1 keV bis 5 keV und eine Dotierdosis des p-Dotierstoffs im Bereich von 1E15 cm-2 bis 1E16 cm-2.
  • In einer weiteren Ausführungsform umfasst das Verfahren nach dem Ätzen der ersten und der zweiten dielektrischen Schicht und vor dem Dotieren des p-Dotierstoffs ferner das Abscheiden einer dritten dielektrischen Schicht über der Struktur und das Anwenden eines anisotropen Ätzverfahrens auf die dritte dielektrische Schicht, um das erste und das zweite S/D-Merkmal freizulegen und einen Teil der dritten dielektrischen Schicht über den Seitenwänden der ersten und der zweiten Gatestruktur erhalten.
  • In einer Ausführungsform umfasst das Verfahren nach dem Anwenden des selektiven Ätzverfahrens ferner das Tempern des p-Dotierstoffs in dem zweiten S/D-Merkmal. In einer alternativen Ausführungsform umfasst das Verfahren vor dem Anwenden des selektiven Ätzverfahrens ferner das Tempern des p-Dotierstoffs in mindestens dem zweiten S/D-Merkmal.
  • In einer Ausführungsform umfasst das Verfahren nach dem Anwenden des selektiven Ätzverfahrens ferner das Abscheiden eines Metalls über den verbleibenden Teilen des ersten und des zweiten S/D-Merkmals. In einer weiteren Ausführungsform umfasst das Verfahren nach dem Anwenden des selektiven Ätzverfahrens und vor dem Abscheiden des Metalls ferner das Ausbilden eines ersten Silizidmerkmals über dem verbleibenden Teil des ersten S/D-Merkmals und das Ausbilden eines zweiten Silizidmerkmals über dem verbleibender Teil des zweiten S/D-Merkmals.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Halbleitervorrichtung. Das Verfahren umfasst das Bereitstellen einer Struktur, umfassend: ein Substrat; eine erste Gatestruktur und eine zweite Gatestruktur über dem Substrat; ein erstes Source/Drain- (S/D) -Merkmal, das n-dotiertes Silizium aufweist, angrenzend an oder benachbart zu der ersten Gatestruktur; ein zweites S/D-Merkmal, das Silizium-Germanium aufweist, angrenzend an oder benachbart zu der zweiten Gatestruktur; und eine oder mehrere dielektrische Schichten über Seitenwänden der ersten und der zweiten Gatestruktur und über dem ersten und dem zweiten S/D-Merkmal. Das Verfahren umfasst ferner das Ätzen der einen oder mehreren dielektrischen Schichten, um das erste und das zweite S/D-Merkmal freizulegen, und das Dotieren eines p-Dotierstoffs in das erste und das zweite S/D-Merkmal durch denselben Dotierprozess, was zu einem p-dotierten Abschnitt des ersten S/D-Merkmals und einen p-dotierten Abschnitt des zweiten S/D-Merkmals führt, und das teilweise Ätzen des ersten und des zweiten S/D-Merkmals durch denselben Ätzprozess nach dem Dotieren des p-Dotierstoffs, wobei der Ätzprozess das erste S/D-Merkmal mit einer höheren Geschwindigkeit aus als das zweite S/D-Merkmal vertieft.
  • In einer Ausführungsform des Verfahrens umfasst der p-Dotierstoff Bor und der Dotierprozess verwendet eine Dotierenergie im Bereich von 1 keV bis 5 keV und eine Dotierdosis im Bereich von 1E15 cm-2 bis 1E16 cm-2. In einer weiteren Ausführungsform des Verfahrens entfernt derselbe Ätzprozess den p-dotierten Abschnitt des ersten S/D-Merkmals vollständig und entfernt den p-dotierten Abschnitt des zweiten S/D-Merkmals teilweise. In einer Ausführungsform des Verfahrens umfasst denselben Ätzprozess das Trockenätzen mit einem Gasgemisch aus SF6, H2 und CF4. In einer weiteren Ausführungsform des Verfahrens umfasst derselbe Ätzprozess ein Nassätzen mit NH4OH oder TMAH.
  • In einer Ausführungsform umfasst das Verfahren nach dem teilweisen Ätzen des ersten und des zweiten S/D-Merkmals ferner das Aktivieren des p-Dotierstoffs in dem zweiten S/D-Merkmal. In einer weiteren Ausführungsform umfasst das Verfahren nach dem Aktivieren des p-Dotierstoffs ferner das Reinigen einer oberen Fläche des ersten und des zweiten S/D-Merkmals unter Verwendung eines Trockenreinigungsverfahrens oder eines Nassreinigungsverfahrens, das Ausbilden eines ersten Silizidmerkmals über dem ersten S/D-Merkmal und das Ausbilden eines zweiten Silizidmerkmals über dem zweiten S/D-Merkmal.
  • In noch einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Halbleitervorrichtung. Das Verfahren umfasst das Bereitstellen einer Struktur, umfassend: ein Substrat; eine erste Gatestruktur über dem Substrat; zwei erste Source/Drain- (S/D) -Merkmale, die phosphordotiertes Silizium umfassen, zwischen denen die erste Gatestruktur angeordnet ist; eine zweite Gatestruktur über dem Substrat; zwei zweite S/D-Merkmale, die Silizium-Germanium umfassen, zwischen denen die zweite Gatestruktur angeordnet ist; eine Gate-Abstandsschicht auf Seitenwänden der ersten und der zweiten Gatestruktur; und eine oder mehrere dielektrische Schichten über der Gate-Abstandsschicht und über dem ersten und dem zweiten S/D-Merkmal. Das Verfahren umfasst ferner das Ätzen der einen oder mehreren dielektrischen Schichten, um Öffnungen auszubilden, die das erste und das zweite S/D-Merkmal freilegen; das Ausbilden einer schützenden Seitenwand in den Öffnungen; das Dotieren von Bor in das erste und das zweite S/D-Merkmal durch denselben Dotierprozess, was zu einem bordotierten Abschnitt der ersten S/D-Merkmale und einem bordotierten Abschnitt der zweiten S/D-Merkmale führt; und nach dem Dotieren mit Bor das Ätzen der ersten und der zweiten S/D-Merkmale durch denselben Ätzprozess, wobei der Ätzprozess den bordotierten Abschnitt der ersten S/D-Merkmale vollständig entfernt und den bordotierten Abschnitt der zweiten S/D-Merkmale teileweise entfernt. In einer Ausführungsform umfasst das Verfahren nach dem Ätzen der ersten und der zweiten S/D-Merkmale ferner das Tempern der ersten und der zweiten S/D-Merkmale.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer Struktur, umfassend: ein Substrat; eine erste Gatestruktur und eine zweite Gatestruktur über dem Substrat; eine Abstandsschicht über Seitenwänden der ersten und der zweiten Gatestruktur; ein erstes Source/Drain- (S/D) -Merkmal und ein zweites S/D-Merkmal über dem Substrat, wobei das erste S/D-Merkmal angrenzend an oder benachbart zu der ersten Gatestruktur ist und das zweite S/D-Merkmal angrenzend an oder benachbart zu der zweiten Gatestruktur ist und das erste und das zweite S/D-Merkmal unterschiedliche Materialien aufweisen; eine Ätzstoppschicht über Seitenwänden der Abstandsschicht und über dem ersten und dem zweiten S/D-Merkmal; und eine Oxidschicht über der Ätzstoppschicht. Das Verfahren umfasst ferner das Ausbilden einer Maskierungsschicht über der Struktur, wobei die Maskierungsschicht Öffnungen direkt über dem ersten und dem zweiten S/D-Merkmal aufweist; das Ätzen der Oxidschicht und der Ätzstoppschicht durch die Öffnungen, um das erste und das zweite S/D-Merkmal freizulegen; das Dotieren eines p-Dotierstoffs in das erste und das zweite S/D-Merkmal durch die Öffnungen; und nach dem Dotieren des p-Dotierstoffs das Anwenden eines Ätzverfahrens auf das erste und das zweite S/D-Merkmal, wobei das Ätzverfahren das erste S/D-Merkmal schneller vertieft als das zweite S/D-Merkmal.
  • In einer Ausführungsform umfasst das Verfahren nach dem Ätzen der Oxidschicht und der Ätzstoppschicht und vor dem Dotieren des p-Dotierstoffs ferner das Abscheiden einer Siliziumnitrid umfassenden dielektrischen Schicht über dem ersten und dem zweiten S/D-Merkmal und auf Seitenwänden der Öffnungen; und das Ätzen der dielektrischen Schicht, um das erste und das zweite S/D-Merkmal freizulegen und einen Teil der dielektrischen Schicht auf den Seitenwänden der Öffnungen zu erhalten. In einer weiteren Ausführungsform umfasst das Verfahren nach dem Anwenden des Ätzverfahrens auf das erste und das zweite S/D-Merkmal ferner das Aktivieren des p-Dotierstoffs in dem zweiten S/D-Merkmal. In einer weiteren Ausführungsform umfasst das Verfahren nach dem Aktivieren ferner das Abscheiden eines Metalls über den verbleibenden Teilen des ersten und des zweiten S/D-Merkmals.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer Struktur, umfassend: ein Substrat; ein erstes Epitaxiemerkmal und ein zweites Epitaxiemerkmal über dem Substrat, wobei das erste und das zweite Epitaxiemerkmal unterschiedliche Halbleitermaterialien umfassen; und eine oder mehrere dielektrische Schichten über dem ersten und dem zweiten Epitaxiemerkmal. Das Verfahren umfasst ferner das Ausbilden einer Maskierungsschicht über der Struktur, wobei die Maskierungsschicht Öffnungen direkt über dem ersten und dem zweiten Epitaxiemerkmal aufweist; das Ätzen der einen oder mehreren dielektrischen Schichten durch die Öffnungen, um das erste und das zweite Epitaxiemerkmal freizulegen; das Ausbilden einer schützenden Seitenwand in den Öffnungen; das Dotieren eines p-Dotierstoffs in das erste und das zweite Epitaxiemerkmal durch die Öffnungen, was zu einem ersten dotierten Teil in dem ersten Epitaxiemerkmal und einem zweiten dotierten Teil in dem zweiten Epitaxiemerkmal führt; und das Anwenden eines selektiven Ätzverfahrens auf das erste und das zweite Epitaxiemerkmal, wobei das selektive Ätzverfahren den ersten dotierten Teil vollständig entfernt und den zweiten dotierten Teil teilweise entfernt.
  • In einer Ausführungsform des Verfahrens umfasst das erste Epitaxiemerkmal phosphordotiertes Silizium, das zweite Epitaxiemerkmal Silizium-Germanium und der p-Dotierstoff weist Bor auf. In einer weiteren Ausführungsform umfasst das selektive Ätzverfahren ein Trockenätzverfahren unter Verwendung einer Gasmischung aus SF6, H2 und CF4. In einer weiteren alternativen Ausführungsform umfasst das selektive Ätzverfahren ein Nassätzverfahren unter Verwendung von NH4OH oder TMAH.
  • In noch einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst einen n-FinFET-Bereich, der einen ersten Gatestapel; einen ersten Gate-Abstandshalter über Seitenwänden des ersten Gatestapels; und ein n-Epitaxiemerkmal in einem Source/Drain- (S/D) -Bereich des n-FinFET-Bereichs umfasst. Die Halbleitervorrichtung umfasst ferner einen p-FinFET-Bereich, der einen zweiten Gatestapel; einen zweiten Gate-Abstandshalter über Seitenwänden des zweiten Gatestapels; und ein p-Epitaxiemerkmal in einem S/D-Bereich des p-FinFET-Bereichs umfasst. Ein erster vertikaler Abstand zwischen einer unteren Fläche des ersten Gate-Abstandshalters und einem tiefsten Punkt einer oberen Fläche des n-Epitaxiemerkmals ist größer als ein zweiter vertikaler Abstand zwischen einer unteren Fläche des zweiten Gate-Abstandshalters und einem tiefsten Punkt einer oberen Fläche des p-Epitaxiemerkmals. In einer Ausführungsform der Halbleitervorrichtung ist der erste vertikale Abstand um mindestens 5 Nanometer größer als der zweite vertikale Abstand.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, das Verfahren umfassend: Bereitstellen einer Struktur, umfassend: ein Substrat; eine erste Gatestruktur und eine zweite Gatestruktur über dem Substrat; ein erstes Source/Drain- (S/D) -Merkmal und ein zweites S/D-Merkmal über dem Substrat, wobei das erste S/D-Merkmal benachbart zu der ersten Gatestruktur ist und das zweite S/D-Merkmal benachbart zu der zweiten Gatestruktur ist und das erste und das zweite S/D-Merkmal unterschiedliche Materialien aufweisen; eine erste dielektrische Schicht über Seitenwänden der ersten und der zweiten Gatestruktur und über dem ersten und dem zweiten S/D-Merkmal; und eine zweite dielektrische Schicht über der ersten dielektrischen Schicht; Ätzen der ersten und der zweiten dielektrischen Schicht, um das erste und das zweite S/D-Merkmal freizulegen; Dotieren eines p-Dotierstoffs in das erste und das zweite S/D-Merkmal; und Anwenden, nach dem Dotieren des p-Dotierstoffs, eines selektiven Ätzverfahrens auf das erste und das zweite S/D Merkmal, wobei das selektive Ätzverfahren das erste S/D-Merkmal schneller vertieft als das zweite S/D-Merkmal.
  2. Verfahren nach Anspruch 1, wobei das erste S/D-Merkmal Silizium oder Silizium-Kohlenstoff umfasst, das mit einem n-Dotierstoff dotiert ist, und das zweite S/D-Merkmal Silizium-Germanium umfasst.
  3. Verfahren nach Anspruch 2, wobei der n-Dotierstoff Phosphor oder Arsen ist und der p-Dotierstoff Bor ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das selektive Ätzverfahren ein Trockenätzverfahren unter Verwendung eines Gasgemisches aus SF6, H2 und CF4 umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das selektive Ätzverfahren ein Nassätzverfahren unter Verwendung von NH4OH oder TMAH umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dotierung des p-Dotierstoffs eine Dotierenergie im Bereich von 1 keV bis 5 keV und eine Dotierdosis des p-Dotierstoffs im Bereich von 1E15 cm-2 bis 1E16 cm-2 umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Ätzen der ersten und der zweiten dielektrischen Schicht und vor dem Dotieren des p-Dotierstoffs ferner umfasst: Abscheiden einer dritten dielektrischen Schicht über der Struktur; und Anwenden eines anisotropen Ätzverfahrens auf die dritte dielektrische Schicht, um das erste und das zweite S/D-Merkmal freizulegen und einen Teil der dritten dielektrischen Schicht über den Seitenwänden der ersten und der zweiten Gatestruktur zu erhalten.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Anwenden des selektiven Ätzverfahrens ferner umfasst: Tempern des p-Dotierstoffs in dem zweiten S/D-Merkmal.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Anwenden des selektiven Ätzverfahrens ferner umfasst: Tempern des p-Dotierstoffs in mindestens dem zweiten S/D-Merkmal.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Anwenden des selektiven Ätzverfahrens ferner umfasst: Abscheiden eines Metalls über den verbleibenden Teilen des ersten und des zweiten S/D- Merkmals.
  11. Verfahren nach Anspruch 10, das nach dem Anwenden des selektiven Ätzverfahrens und vor dem Abscheiden des Metalls ferner umfasst: Ausbilden eines ersten Silizidmerkmals über dem verbleibenden Teil des ersten S/D-Merkmals; und Ausbilden eines zweiten Silizidmerkmals über dem verbleibenden Teil des zweiten S/D-Merkmals.
  12. Verfahren zum Ausbilden einer Halbleitervorrichtung, das Verfahren umfassend: Bereitstellen einer Struktur, umfassend: ein Substrat; eine erste Gatestruktur und eine zweite Gatestruktur über dem Substrat; ein erstes Source/Drain- (S/D) -Merkmal, das n-dotiertes Silizium aufweist, benachbart zu der ersten Gatestruktur; ein zweites S/D-Merkmal, das Silizium-Germanium aufweist, benachbart zu der zweiten Gatestruktur; und eine oder mehrere dielektrische Schichten über Seitenwänden der ersten und der zweiten Gatestruktur und über dem ersten und dem zweiten S/D-Merkmal. Ätzen der einen oder mehreren dielektrischen Schichten, um das erste und das zweite S/D-Merkmal freizulegen; Dotieren eines p-Dotierstoffs in das erste und das zweite S/D-Merkmal durch denselben Dotierprozess, was zu einem p-dotierten Abschnitt des ersten S/D-Merkmals und einen p-dotierten Abschnitt des zweiten S/D-Merkmals führt; und teilweises Ätzen des ersten und des zweiten S/D-Merkmals durch denselben Ätzprozess nach dem Dotieren des p-Dotierstoffs, wobei das Ätzverfahren das erste S/D-Merkmal mit einer höheren Geschwindigkeit als das zweite S/D-Merkmal vertieft.
  13. Verfahren nach Anspruch 12, wobei der p-Dotierstoff Bor umfasst und das Dotierverfahren eine Dotierenergie im Bereich von 1 keV bis 5 keV und eine Dotierdosis im Bereich von 1E15 cm-2 bis 1E16 cm-2 verwendet.
  14. Verfahren nach Anspruch 12 oder 13, wobei derselbe Ätzprozess den p-dotierten Abschnitt des ersten S/D-Merkmals vollständig entfernt und den p-dotierten Abschnitt des zweiten S/D-Merkmals teilweise entfernt.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei derselbe Ätzprozess Trockenätzen mit einem Gasgemisch aus SF6, H2 und CF4 umfasst.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei derselbe Ätzprozess Nassätzen mit NH4OH oder TMAH umfasst.
  17. Verfahren nach einem der Ansprüche 12 bis 16, das nach dem teilweisen Ätzen des ersten und des zweiten S/D-Merkmals ferner umfasst: Aktivieren des p-Dotierstoffs in dem zweiten S/D-Merkmal.
  18. Verfahren nach Anspruch 17, das nach dem Aktivieren des p-Dotierstoffs ferner umfasst: Reinigen einer oberen Fläche des ersten und des zweiten S/D-Merkmals unter Verwendung eines Trockenreinigungsverfahrens oder eines Nassreinigungsverfahrens; Ausbilden eines ersten Silizidmerkmals über dem ersten S/D-Merkmal; und Ausbilden eines zweiten Silizidmerkmals über dem zweiten S/D-Merkmal.
  19. Halbleitervorrichtung, umfassend: einen n-FinFET-Bereich, umfassend: einen ersten Gatestapel; einen ersten Gate-Abstandshalter über Seitenwänden des ersten Gatestapels; und ein n-Epitaxiemerkmal in einem Source/Drain- (S/D) -Bereich des n-FinFET-Bereichs; und einen p-FinFET-Bereich, umfassend: einen zweiten Gatestapel; einen zweiten Gate-Abstandshalter über Seitenwänden des zweiten Gatestapels; und ein p-Epitaxiemerkmal in einem S/D-Bereich des p-FinFET-Bereichs, wobei ein erster vertikaler Abstand zwischen einer unteren Fläche des ersten Gate-Abstandshalters und einem tiefsten Punkt einer oberen Fläche des n-Epitaxiemerkmals größer als ein zweiter vertikaler Abstand zwischen einer unteren Fläche des zweiten Gate-Abstandshalters und einem tiefsten Punkt einer oberen Fläche des p-Epitaxiemerkmals ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei der erste vertikale Abstand um mindestens 5 Nanometer größer als der zweite vertikale Abstand ist.
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