CN102044496B - 选择性形成沟槽的方法 - Google Patents

Abstract

本发明公开了一种选择性形成沟槽的方法。首先，提供基材。基材包含第一半导体元件与第二半导体元件。第一半导体元件具有掺杂剂。其次，进行湿蚀刻，以选择性在第二半导体元件周围的基材中形成一组沟槽、选择性对第一半导体元件进行第一源极/漏极离子注入，或是选择性对第二半导体元件进行第二源极/漏极离子注入。

Description

选择性形成沟槽的方法

技术领域

本发明涉及一种选择性形成沟槽的方法。特别是，本发明涉及一种先使用掺杂剂改变基材的蚀刻选择率，进而在无需掩模的条件下，即得以在半导体元件周围选择性形成沟槽的方法。

背景技术

一般而言，在半导体元件的制造过程中，如果想要在基材中某些位置选择性的形成沟槽时，就需要额外使用掩模来保护基材中不能够被蚀刻的位置。图1-3例示传统上在基材中某些位置选择性形成沟槽的方式。如图1所示，先提供基材101。在基材101上，分别预先建立有位于不同区域中的P型半导体元件110与N型半导体元件120。在P型半导体元件110与N型半导体元件120之间，则使用浅沟槽隔离130加以分隔。

此时，如图2所示，如果需要在N型半导体元件120附近的基材101形成沟槽时，如前所述，会以掩模140，例如光致抗蚀剂，来覆盖P型半导体元件110等的相关区域，以保护P型半导体元件110不被即将进行的蚀刻步骤所伤害。接下来，如图3所示，就可以进行预计的蚀刻步骤，例如使用干蚀刻法，在N型半导体元件120附近的基材101中形成所预期的沟槽150。

但是，为了要在P型半导体元件110等的相关区域上建立掩模140来保护P型半导体元件110等的相关区域，就必须要特别再额外设计一只光掩模。但是问题在于，众所周知光掩模设计与制作的成本极为昂贵。因此，额外的光掩模需求会对于半导体的制造厂商产生沉重的成本负担。另外，使用干蚀刻虽然有蚀刻速率较快的优点，却也因此使得蚀刻工艺不容易均匀地受到控制。有鉴于此，可以了解到目前想要在基材中某些位置选择性形成沟槽的已知方式，仍然还有很大的改进空间。

发明内容

本发明于是提出一种选择性形成沟槽的新颖方法。使用本发明方法，一方面可以免除在第一半导体元件的邻近区域上建立另一只掩模的步骤，而是直接进行蚀刻程序，即可在第二半导体元件附近的基材中形成所要的沟槽。另一方面，第一半导体元件还不会实质上受到蚀刻程序伤害。

本发明提出一种选择性形成沟槽的方法。首先，提供基材。基材包含第一半导体元件、第二半导体元件与浅沟槽隔离。第一半导体元件具有掺杂剂。锗化硅结构则可以视情况需要，位于第一半导体元件的附近。其次，进行湿蚀刻，以选择性在第二半导体元件周围的基材中形成一组沟槽、选择性对第一半导体元件进行第一源极/漏极离子注入，或是选择性对第二半导体元件进行第二源极/漏极离子注入。优选者，湿蚀刻实质上不影响第一半导体元件。此组沟槽日后还可以作为提供基材的应变力之用。

在本发明方法中，由于使用掺杂剂来改变基材对于湿蚀刻的选择比，因此可以免除掩模的保护，直接进行蚀刻程序，而在第二半导体元件附近的基材中得到所要的沟槽。省略一个步骤的光掩模设计，意味生产成本可以获得大幅地下降，此为本发明的优点之一。由于本发明方法可以产生极佳的蚀刻的选择比，因此第一半导体元件还不会因为缺乏掩模的保护，而受到实质上的伤害，而又为本发明的另一项优点。

附图说明

图1-3例示，传统上在基材中某些位置选择性形成沟槽的方式。

图4-11例示本发明在基材中选择性形成沟槽的方法。

附图标记说明

101：基材

110：P型半导体元件

120：N型半导体元件

130：浅沟槽隔离

140：掩模

150：沟槽

201：基材

210：第一半导体元件

211：掺杂剂

212：锗化硅结构

220：第二半导体元件

230：浅沟槽隔离

240：沟槽

250：掩模

260：应力层

270：金属硅化物层

具体实施方式

本发明提供一种在基材中选择性形成沟槽的方法。图4-11例示本发明的优选实施例在基材中选择性形成沟槽的方法。请参考图4，首先提供基材201。基材201通常为半导体基材，例如硅基材。基材201至少包含第一半导体元件210、第二半导体元件220以及位于第一半导体元件210与第二半导体元件220之间、用来电绝缘第一半导体元件210与第二半导体元件220的浅沟槽隔离230。在本优选实施例中，第一半导体元件可以为P型半导体元件，例如P型沟道金属氧化物半导体场效晶体管(P-channel MOSFET，PMOS)，第二半导体元件则可以为N型半导体元件，但不以此为限，例如N型沟道金属氧化物半导体场效晶体管(N-channel MOSFET，NMOS)。

第一半导体元件210已经预先经过第一离子注入步骤，而使得位于第一半导体元件210附近的基材201具有掺杂剂211。但是，第二半导体元件220则未曾经历此等离子注入步骤，因故第二半导体元件220附近的基材201没有掺杂剂211。可以选择任何适当的掺杂剂来进行第一离子注入步骤，例如III族或是V族的离子。第一离子注入步骤可以是，例如但不限于，轻漏极掺杂(LDD)离子注入等等。

在本发明优选实施态样中，具有P型导电掺杂剂的第一半导体元件210的附近还存在有锗化硅结构212。锗化硅结构212可用以建立压缩应变沟道(compressive strained channel)，使得位于第一半导体元件210下方的栅极沟道具有压缩应力，以增进载流子迁移率。由于第一半导体元件210已经预先经过第一离子注入步骤，因此锗化硅结构212的顶端亦具有掺杂剂211。

然后，分别进行湿蚀刻、第一源极/漏极离子注入以及第二源极/漏极离子注入。湿蚀刻、第一源极/漏极离子注入以及第二源极/漏极离子注入等三个操作步骤的顺序可以视情况所需而加以调整。以下将例示数种可能的操作顺序，但不以此为限。

在本发明第一实施例中，请参考图5，在无掩模的状态下，先进行湿蚀刻，以选择性在第二半导体元件220周围的基材201中形成一组沟槽240。可以使用蚀刻剂进行湿蚀刻步骤。例如，使用氨水等碱性蚀刻剂或其他化学成分的蚀刻剂，来进行湿蚀刻步骤。使用湿蚀刻法的优点在于，可以更容易均匀地控制蚀刻工艺。此时，第一半导体元件210，例如PMOS元件的掺杂，可以为SiGe外延原位掺杂(in situ doping)或是浅漏极掺杂。

如前所述，由于第一半导体元件210附近的基材201具有掺杂剂211，但是第二半导体元件220附近的基材201则因故没有掺杂剂211，此材料组成上的差异，造成具有掺杂剂211的基材201或是锗化硅结构212极不容易被蚀刻，换言之，可以视为实质上不会被蚀刻，但是第二半导体元件220附近的基材201很容易被蚀刻。表一说明具有掺杂剂的基材与没有掺杂剂的基材的蚀刻速率。

表一

不同基材的蚀刻选择比高达746

总结来说，掺杂剂211会对邻近第一半导体元件210附近的基材201与第二半导体元件220附近的基材201产生够大的蚀刻选择比。如此一来，湿蚀刻就可以在第二半导体元件220周围的基材201中形成一组沟槽240，但是实质上又不影响第一半导体元件210及其周围的基材201。

然后就可以对第一半导体元件210进行第一源极/漏极离子注入，与对第二半导体元件220进行第二源极/漏极离子注入。视情况需要，第一源极/漏极离子注入可以在第二源极/漏极离子注入之前或是之后进行。

例如，若是第一源极/漏极离子注入在第二源极/漏极离子注入之前进行，请参考图6，可先使用掩模250覆盖第二半导体元件220的相关区域，再进行第一源极/漏极离子注入。等第一源极/漏极离子注入完成之后，即可移除掩模250。然后，请参考图7，再使用掩模251覆盖第一半导体元件210的相关区域，再进行第二源极/漏极离子注入。等第二源极/漏极离子注入完成之后，即可移除掩模251。掩模250与掩模251可以分别为经过图案化的光致抗蚀剂材料层。依据不同的曝光条件，光致抗蚀剂材料层可以为正型光致抗蚀剂或是负型光致抗蚀剂。另外，依据不同的曝光波长，光致抗蚀剂材料层则可以包含多种不同的有机材料，例如丙烯酸酯(acrylate)、乙烯酮(vinylketone)、聚乙烯酚(polyhydroxystyrene，PHS)...等等。本领域的技术人员，可以依照不同的需求来选择适当的光致抗蚀剂材料。

另外，若是第一源极/漏极离子注入在第二源极/漏极离子注入之后进行，请参考图7，可先使用掩模251覆盖第一半导体元件210的相关区域，以进行第二源极/漏极离子注入。等第二源极/漏极离子注入完成之后，即可移除掩模251。然后，请参考图6，再使用掩模250覆盖第二半导体元件220的相关区域，来进行第一源极/漏极离子注入。等第一源极/漏极离子注入完成之后，即可移除掩模250。

在本发明第二实施例中，例示先进行第一源极/漏极离子注入与第二源极/漏极离子注入的至少一者，才在无掩模的状态下，进行湿蚀刻，于是可以选择性在第二半导体元件220周围形成一组沟槽240。亦即视情况需要，湿蚀刻步骤可以在第一源极/漏极离子注入与第二源极/漏极离子注入均完成之后才进行。或是，湿蚀刻步骤可以在第一源极/漏极离子注入与第二源极/漏极离子注入之间进行。此时，第一半导体元件210，例如PMOS元件的掺杂，可以为源极/漏极掺杂。

例如，若是湿蚀刻步骤在第一源极/漏极离子注入与第二源极/漏极离子注入之间进行，请参考图8，可先使用掩模250覆盖第二半导体元件220的相关区域，再进行第一源极/漏极离子注入。等第一源极/漏极离子注入完成之后，即可移除掩模250。然后，请参考图9，进行湿蚀刻，以选择性在第二半导体元件220周围形成一组沟槽240。可以使用碱性蚀刻剂进行湿蚀刻步骤。例如，使用氨水为碱性蚀刻剂来进行湿蚀刻步骤。继续，请参考图10，再使用掩模(图未示)覆盖第一半导体元件210的相关区域，再进行第二源极/漏极离子注入。等第二源极/漏极离子注入完成之后，即可移除掩模(图未示)。掩模可以为经过图案化的光致抗蚀剂材料层。

接下来，请参考图11可以形成所需的应力层260。例如，进行应力记忆技术(stress memorization technique，SMT)，以建立应变沟道(strained channel)。或是形成至少一接触蚀刻停止层(contact etch stop layers，CESL)，覆盖基材201，以提供基材201的第一半导体元件210与第二半导体元件220予以相对应的压缩应力或伸张应力。此等技术为本领域的技术人员所详知，故在此不多作赘述。

值得注意的是，由于本发明是利用第一半导体元件210附近的基材201具有掺杂剂211，但是第二半导体元件220附近的基材201则无掺杂剂211，此等材料组成上的差异，并使用湿蚀刻步骤，以无掩模的方式，选择性在第二半导体元件220周围形成一组沟槽240。因此不但无需额外光掩模、简化工艺、蚀刻均匀，而且湿蚀刻步骤也不会造成干蚀刻沟槽破坏晶格结构的问题。如此，本发明覆盖于第二半导体元件220上的应力层，例如具伸张应力的接触蚀刻停止层(CESL)，便得以直接作用于第二半导体元件220的沟道位置，而能更有效提供第二半导体元件220形成伸张应变沟道(tensile strainedchannel)，增进载流子迁移率。

另外，请参考图11，若有需要，还可以在第一半导体元件周围，和/或第二半导体元件周围分别形成金属硅化物层270，来降低接触电阻。此等技术为本领域的技术人员所详知，故在此不多作赘述。

在上述优选实施例中，第一半导体元件以P型半导体元件，而第二半导体元件则以N型半导体元件为例做说明。但不以此为限，本发明亦可应用在相反导电型式的元件上，亦即N型半导体元件具有掺杂剂，再以无掩模湿蚀刻的方式，选择性于P型半导体元件周围形成沟槽，以使后续覆盖于P型半导体元件上的压缩应力层，例如具伸张应力的接触蚀刻停止层(CESL)，得以直接作用于P型半导体元件的沟道位置，形成压缩应变沟道(compressivestrained channel)。而N型半导体元件则可利用碳化硅外延或其他SMT方式来建立伸张应变沟道(tensile strained channel)。

由于本发明方法使用掺杂剂来改变基材对于湿蚀刻的选择比，因此可以在免除掩模保护的条件下，直接进行蚀刻程序，而在第二半导体元件附近的基材中得到所要的沟槽。省略一个步骤的光掩模设计，意味生产成本可以获得大幅地下降。由于本发明方法可以产生极佳的蚀刻的选择比，因此第一半导体元件不会因为缺乏掩模的保护，而受到实质上的伤害。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种选择性形成沟槽的方法，包含：

提供基材，该基材包含第一半导体元件与第二半导体元件，其中该第一半导体元件具有掺杂剂；

进行湿蚀刻，在该第一半导体元件暴露的情况下，以选择性在该第二半导体元件周围的基材中形成一组沟槽；

选择性对该第一半导体元件进行第一源极/漏极离子注入；以及

选择性对该第二半导体元件进行第二源极/漏极离子注入，

其中该基材还包含浅沟槽隔离，位于该基材中，作为该第一半导体元件与该第二半导体元件的电绝缘。

2.如权利要求1的方法，其中该第一半导体元件为P型半导体元件且该第二半导体元件为N型半导体元件。

3.如权利要求1的方法，其中使用碱性蚀刻剂进行该湿蚀刻。

4.如权利要求3的方法，其中该碱性蚀刻剂为氨水。

5.如权利要求1的方法，其中在该湿蚀刻后进行该第一源极/漏极离子注入以及该第二源极/漏极离子注入。

6.如权利要求1的方法，其中在该第一源极/漏极离子注入以及该第二源极/漏极离子注入后进行该湿蚀刻。

7.如权利要求1的方法，其中在该第一源极/漏极离子注入后进行该湿蚀刻，以及在该湿蚀刻后进行该第二源极/漏极离子注入。

8.如权利要求1的方法，还包含：

形成锗化硅层，具有该掺杂剂，并位于该第一半导体元件周围，以建立压缩应变沟道。

9.如权利要求1的方法，还包含：

进行应力记忆技术，以建立应变沟道。

10.如权利要求1的方法，还包含：

形成接触蚀刻停止层，覆盖该基材，以提供该基材应变力。

11.如权利要求1的方法，还包含：

形成金属硅化物层，位于该第一半导体元件周围。

12.如权利要求1的方法，还包含：

形成金属硅化物层，位于该第二半导体元件周围。

13.如权利要求1的方法，其中使用掩模覆盖该第二半导体元件以选择性对该第一半导体元件进行该第一源极/漏极离子注入。

14.如权利要求1的方法，其中使用掩模覆盖该第一半导体元件以选择性对该第二半导体元件进行该第二源极/漏极离子注入。

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