WO2003049191A2 - Bicmos-struktur, verfahren zu ihrer herstellung und bipolartransistor für eine bicmos-struktur - Google Patents

Bicmos-struktur, verfahren zu ihrer herstellung und bipolartransistor für eine bicmos-struktur Download PDF

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Definitions

  • BiCMOS structure process for its production and bipolar transistor for a BiCMOS structure
  • the invention relates to a method for producing a BiCMOS structure and a BiCMOS structure and to a bipolar transistor suitable for integration into a BiCMOS structure.
  • the object of the invention is to provide an improved method for producing a BiCMOS structure. Another object is to provide an improved BiCMOS structure and in particular an improved bipolar transistor suitable for integration into a BiCMOS structure.
  • the first object is achieved by a method according to claim 6 and a method according to claim 24, the second object by a bipolar transistor according to claim 1 and a bipolar transistor according to claim 48.
  • the remaining claims contain further refinements of the invention.
  • the method according to the invention for producing a BiCMOS structure comprises a CMOS standard process which comprises the deposition of a gate insulator layer and a gate layer on a substrate where the CMOS structure is to be produced. It also includes the manufacture of a bipolar transistor.
  • the method according to the invention is characterized in that the gate insulator layer and the gate layer are also deposited on the substrate where the bipolar transistor is to be produced.
  • the gate layer serves as a highly doped or metallically conductive base contact area for bipolar transistors for connecting the base to a conductor track system and also as a gate for MOS transistors. It can be designed as a polycrystalline or amorphous gate layer.
  • At least one auxiliary layer is deposited over the gate layer.
  • the bipolar transistor is then produced with the aid of the at least one auxiliary layer.
  • a plurality of auxiliary layers can also be deposited, which comprise one or more auxiliary insulator layers and whose total thickness corresponds approximately to the thickness of the gate layer.
  • Auxiliary layers are layers that are helpful in the production of the BiCMOS structure, but in the finished BiCMOS structure have no special task or are removed.
  • a first auxiliary insulator layer, a conductive auxiliary layer and a second auxiliary insulator layer can be deposited successively as auxiliary layers, an Si 3 N 4 layer being able to be deposited as the uppermost auxiliary insulator layer.
  • the auxiliary insulator layers serve as etching stop layers to prevent the areas covered by the etching stop layers from being etched.
  • the conductive auxiliary layer, the polycrystalline lines or amorphous silicon can be used in a later etching step to produce spacers to ensure a step height sufficient for producing the spacers.
  • At least one window with almost vertical side walls is etched into the at least one auxiliary layer, the gate layer and the gate insulator layer in order to expose the substrate surface.
  • a base layer is then deposited. Before the base layer is deposited, a buffer layer can be deposited as a seed layer for the base layer.
  • a base layer having a single-crystalline base region and a polycrystalline base region is deposited, the polycrystalline base region being formed at least on the side walls of the window and the single-crystalline base region on the substrate surface.
  • the base can be deposited by means of differential or selective epitaxy.
  • the base layer grows over monocrystalline silicon regions, such as the substrate, monocrystalline and over other regions, for example polycrystalline regions, amorphous regions or insulator regions, polycrystalline or amorphous.
  • the base layer only grows over silicon regions (single-crystal, polycrystalline or amorphous), but not over insulator regions.
  • the base can be doped in situ, i.e. during the deposition, and at the end of the deposition process the base can be deposited, in particular with a lower dopant concentration or without dopant, by a lightly doped layer, also called a cap layer or cap layer, as the uppermost base layer to create.
  • a lightly doped layer also called a cap layer or cap layer
  • a layer stack with a layer sequence of silicon layer, silicon germanium, Layer, silicon layer are deposited.
  • the silicon germanium layer and / or at least one of the silicon layers can also contain carbon.
  • a mask is applied before the etching of the gate layer and the at least one auxiliary layer.
  • the gate layer and the at least one auxiliary layer are etched by means of reactive ion etching, the gate insulator layer being used as an etching stop layer.
  • the gate insulator layer can be wet-chemically etched after the etching of the gate layer and the auxiliary layer in order to expose the substrate surface.
  • the polycrystalline base region has an almost vertical section on which at least one spacer is produced.
  • a layer combination comprising an SiO 2 layer, an Si 3 N 4 layer and a conductive spacer layer can be deposited and the layer combination can then be etched in such a way that the at least one spacer is formed.
  • an emitter layer is deposited, from which at least the emitter of a bipolar transistor is produced.
  • the emitter can be designed polycrystalline, amorphous or partially single crystal.
  • a partially single-crystal emitter is an emitter that has a single-crystal and a polycrystalline or amorphous region. The single-crystalline region is arranged between the polycrystalline or amorphous region.
  • a plurality of auxiliary layers can be present for depositing the emitter, the uppermost auxiliary layer being an auxiliary insulator layer. Sections of po- Lycrystalline base regions are then deposited over the auxiliary insulator layer and the emitter layer as well as those portions of the polycrystalline base region which are over the auxiliary insulator layer are etched away to produce the emitter, the auxiliary insulator layer being used as an etching stop layer.
  • the at least one auxiliary layer is preferably removed. If the at least one auxiliary layer only comprises auxiliary insulator layers, the auxiliary layer is removed in a maskless etching step after the etching of the emitter layer and of those sections of the polycrystalline base region which are located above the uppermost auxiliary insulator layer. If, on the other hand, the at least one auxiliary layer comprises at least two auxiliary insulator layers and a conductive auxiliary layer, then after the emitter has been produced, all the auxiliary insulator layers located above the conductive auxiliary layer are removed in a first maskless etching step. The conductive auxiliary layer is then removed in a masked etching step, the emitter being covered by a mask. All auxiliary insulator layers located under the conductive auxiliary layer are then removed in a second maskless etching step.
  • the bipolar transistor according to claim 48 in particular for use in a BiCMOS structure, comprises an emitter and a base, the base comprising a single-crystalline base region and a polycrystalline base region. It is characterized in that the emitter is laterally at least partially surrounded by a base contact layer, which is laterally separated from the emitter by at least one spacer and the polycrystalline base region is located between the at least one spacer and the base contact region.
  • the at least one spacer can comprise one or more insulator layers.
  • the at least one spacer comprises a conductive spacer layer which is arranged between the emitter and at least one insulator layer of the at least one spacer in such a way that it is electrically conductively connected to the emitter.
  • Bipolar transistor with epitaxially grown base and self-positioned emitter characterized in that the base is formed from a first, in
  • Essentially monocrystalline epitaxial region (1) which is arranged parallel to the surface of the semiconductor substrate (2) and consists of a second, essentially polycrystalline and highly doped region (3) of the same conductivity type, which is arranged perpendicular to the substrate surface and encloses the first region on all sides and that this second area is conductively connected at least on one side, but preferably on all 4 sides, to a third, preferably highly doped or metallically conductive, high-temperature-resistant polycrystalline layer (4), which is arranged parallel to the surface of the semiconductor substrate and the outer bases. forms or includes contact with a metallic interconnect system.
  • Bipolar transistor with an epitaxially grown base and self-positioned emitter according to 1 and 2, characterized in that the “spacer” (3a) consists of a
  • Bipolar transistor with an epitaxially grown base and self-positioned emitter according to 1, characterized in that the single-crystalline epitaxial region (1) of the base is laterally, preferably on at least 3 sides, by an isolation region (7), eg. B. shallow trench or field oxide is limited.
  • a method for producing a bipolar transistor according to one of the features 1-5 characterized in that when the bipolar transistor is integrated in a manufacturing process for CMOS circuits after the production of a thin gate insulator or insulator (4a), the deposition of the polycrystalline layer (4) with the same process with which the polycrystalline gate of MOS transistors is deposited on the same semiconductor substrate at other locations.
  • Method for producing a bipolar transistor according to one of the features 1-5 characterized in that after the deposition of the polycrystalline layer (4) one or more insulator layer (s) are deposited over it, the total thickness of which corresponds to the thickness of the polycrystalline layer ( 4) is comparable and the uppermost of these layers (7b) preferably consists of Si3N4.
  • a method for producing a bipolar transistor according to one of the features 1-5 characterized in that, after the deposition of the polycrystalline layer (4), a thin insulator (7a), a polycrystalline layer (8) and a further insulator (7b) are deposited, the total thickness of the layer stack (7a), (8), (7b) being comparable to the thickness of the polycrystalline layer (4) and the uppermost of these layers (7b) preferably consisting of Si3N4.
  • CMP process chemical mechanical polishing
  • Method for producing a bipolar transistor according to one of the features 1-5 and the features 9 and 18, characterized in that, before the SiGe or SiGeC layer stack is deposited on the almost vertical slopes of the “bipolar window” auxiliary spacer made of a removable material, preferably consisting of an SiO2 or Si3N4 or SiNO layer with a high etching rate, that a preferably anisotropic Si etching is then carried out with an etching depth of preferably 30-150 nm, the auxiliary spacers are removed by wet chemistry and the process is continued in accordance with feature 9 ,
  • the aim of the present invention is to reduce the number of mask levels required for HBT integration to a maximum of 2 and to optimally solve the problem of mutual interference in the thermal budgets of the CMOS and bipolar processes.
  • CMOS process flow preferably with p-substrate and isolated p-well, including the most heat-intensive CMOS processes such as healing of the tub implantations, gate oxidation, gate nitriding and deposition of the gate poly layer carried out unchanged.
  • an auxiliary layer stack consisting of an insulator layer combination such as SiO2 / Si3N4 or a layer sequence including a conductive layer such as SiO2 / polysilicon / Si3N4 is deposited over the gate poly, preferably using a CVD process, the thickness of this auxiliary layer stack being comparable with the thickness of the gate poly layer.
  • windows hereinafter referred to as bipolar windows, are etched into the present layer combination including the gate poly layer with a very steep slope and then the gate insulator, which serves as an etch stop layer in the RIE process, is removed by wet chemical means.
  • Window size and window position are chosen so that the lower edge of the window almost matches the field oxide or Shallow trench boundary of a laterally isolated active area coincides.
  • a subsequent differential epitaxy e.g. Si / SiGeC / Si
  • a single-crystalline epitaxial base zone is formed in the horizontal area of the window, on the almost vertical walls of the gate poly layer and the auxiliary layer stack above, on the other hand, a polycrystalline, vertically arranged base zone of the same conduction type, which is used to manufacture
  • the product forms a highly doped base connection area together with a sub-area of the gate poly layer.
  • spacers preferably consisting of a layer combination of SiO2 Si3N4 / Poly Si, the thickness of which defines the distance between the active emitter region and the vertically arranged polycrystalline part of the base.
  • a CVD process is used to deposit a polyemitter or partially monocrystalline emitter, preferably doped in situ, and the entire arrangement is planarized using CMP (chemical / mechanical polishing) process, the top layer of the auxiliary layer stack (preferably Si3N4) deposited on the gate poly serving as an etch stop.
  • CMP chemical / mechanical polishing
  • the poly Si layer of the spacer-layer combination widens the active emitter on the surface by twice the poly spacer width, which facilitates subsequent contacting of very narrow emitter regions.
  • the auxiliary layer stack is removed; in the case of a pure insulator layer combination, this can be done without a mask by plasma etching or wet etching processes.
  • a second resist mask can be used to protect the poly emitter, with which the double gates (floating gate and control gate) of non-volatile memory cells are defined at the same time.
  • the standard CMOS process flow is continued, with the structuring of the poly gates simultaneously structuring the outer base connection regions and with the doping of the base connection regions and the salification of the emitter and base connection regions together with the p + S / D implantation or with the salation of the gate and S / D areas can take place.
  • the transistor construction described in the foregoing with the manufacturing method described requires, in the simplest case, only an additional resist mask.
  • FIG. 1 shows a bipolar transistor according to the invention, which is part of a BiCMOS structure.
  • FIGS. 2a-2d show the BiCMOS structure according to the invention in various stages of manufacture.
  • FIG. 3 shows a BiCMOS structure produced using the method according to the invention.
  • the manufacture of the bipolar transistor is based on a silicon substrate in which isolation areas (shallow trench, field oxide) (7), n- and p-type well areas for MOS transistors (not shown here) produced on the same substrate and in the areas outside the Isolation areas that have been generated MOS gate oxide.
  • the n-well of the MOS transistors is used as a conductive layer for connecting the collector to the interconnect system (2a).
  • a layer stack consisting of an initially undoped polycrystalline or amorphous silicon layer (poly-Si) (4), typically 100 nm to 500 nm, preferably 200 nm to 300 nm and in particular 225 nm, an insulator layer (7a ), typically SiO2, 10 nm to 50 nm, preferably 15 nm to 25 nm and in particular 20 nm, a further polycrystalline or amorphous silicon layer (8), typically 50 to 300 nm, preferably 100 nm to 200 nm and in particular 120 nm and another isolator layer (7b), typically Si3N4, 20 to 200 nm, preferably 40 nm to 100 nm and in particular 60 nm, applied.
  • poly-Si polycrystalline or amorphous silicon layer
  • the layers (7a) and 8 could be replaced at this point by a single insulator layer of the same layer thickness as the entire thickness of (7a) and (8), this insulator layer, preferably SiO2, being selectively wet-chemically related to the "spacers" that will be produced later should be removed.
  • the layer stack is expanded by a further insulator layer (11), preferably SiO2, between (8) and (7b).
  • the first poly-Si layer (4) serves as a later highly doped or metallically conductive connection of the base to the interconnect system and elsewhere as a gate for MOS transistors.
  • the first insulator layer (7a) serves as an etching stop layer when the poly-Si (4) above is subsequently removed in an RIE etching process.
  • the second poly-Si (8) is used to achieve a sufficient step height for the later "spacer" generation.
  • the second insulator layer (7b) serves as a stop layer of a later CMP process step, in which poly-Si layers still lying above are planarized and removed.
  • a window (hereinafter referred to as bipolar window) with the steepest possible slope is etched using a paint mask using an anisotropic RIE process, the gate oxide, which is on the substrate areas outside the insulation areas.
  • che (7) is present as the lowest layer, can be used as a stop layer.
  • the single-crystal base (1) of the transistor and the polycrystalline base connection (3) are subjected to a deposition process (differential or selective epitaxy) generated. Conductive connections to the collector (2a) and to the first poly-Si layer (4) are created.
  • a buffer layer (1b) can be deposited as a seed layer.
  • TEOS lowest insulator layer
  • the collector area can be carried out. It is then deposited over the entire surface doped polycrystalline or amorphous silicon, which later forms the emitter (5), typically 160 nm.
  • CMP chemical-mechanical polishing process
  • the insulator layer (7b) can now be removed in a wet chemical etching.
  • the emitter is now covered by a second resist mask and the poly-Si layer (8) is removed in an RIE process (except at those points where a “floating gate” memory cell is to be produced, if appropriate).
  • the outer base connection (4) is structured at the same time with the resist mask that is used to structure the MOS gates. This is done in an RIE process. In this process step, the collector connection area (13) is exposed at the same time.
  • the polycrystalline silicon of the base connection (areas 3 and 4) is doped by means of ion implantation via a further resist mask, which is used in the MOS transistors to define the p-type source and drain connection areas.
  • This implantation is healed and activated by tempering. This takes place in the same process step as the healing and activation of the MOS source and drain implantations.
  • a silicide (12), typically CoSi2 is reduced on the emitter, the collector connection region and the base connection region (4) together with the source and drain regions and the poly-Si gate of the MOS transistors, in order to reduce the electrical Resistance formed. Finally, the contact is made through the interconnect system.

Abstract

Diese Erfindung betrifft einen Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter, wodurch die Basis gebildet wird aus einem ersten, im Wesentlichen einkristallinen epitaktischen Bereich (1), welcher parallel zur Oberfläche des Halbleitersubstrates (2) angeordnet ist und aus einem zweiten, im Wesentlichen polykristallinen und hochdotierten Bereich (3) gleichen Leitungstyps, welcher senkrecht zur Substratoberfläche angeordnet ist und den ersten Bereich an allen Seiten umschliesst und dass dieser zweite Bereich mindestens an einer Seite, vorzugsweise aber an allen 4 Seiten, mit einer dritten, vorzugsweise hochdotierten oder metallisch leitenden, hochtemperaturbeständigen polykristallinen Schicht (4) leitend verbunden ist, welche parallel zur Oberfläche des halbleitersubstrates angeordnet ist und den äusseren Basiskontakt zu einem metallischen Leitbahnsystem bildet bzw. einschliesst. Eine weitere Aufgabe ist es, eine verbesserte BiCMos-Struktur zur verfügung zu stellen.

Description

BiCMOS-Struktur, Verfahren zu ihrer Herstellung und Bipolartransistor für eine BiCMOS-Struktur
Die Erfindung betrifft ein Verfahren zum Herstellen einer BiCMOS-Struktur und eine BiCMOS-Struktur sowie einen für die Integration in eine BiCMOS-Struktur geeigneten Bipolartransistor.
Aufgabe der Erfindung ist es, ein verbessertes Verfahren zum Herstellen einer BiCMOS-Struktur zur Verfügung zu stellen. Eine weitere Aufgabe ist es, eine verbesserte BiCMOS-Struktur und insbesondere einen verbesserten für die Integration in eine BiCMOS-Struktur geeigneten Bipolartransistor zur Verfügung zu stellen. Die erste Aufgabe wird durch ein Verfahren nach Anspruch 6 sowie ein Verfahren nach Anspruch 24 gelöst, die zweite Aufgabe durch einen Bipolartransistor nach Anspruch 1 sowie einen Bipolartransistor nach Anspruch 48. Die übrigen Ansprüche enthalten weitere Ausgestaltungen der Erfindung.
Das erfindungsgemäße Verfahren zum Herstellen einer BiCMOS-Struktur um- fasst einen CMOS-Standardprozess, der das Abscheiden einer Gate- Isolatorschicht und einer Gate-Schicht auf ein Substrat dort, wo die CMOS- Struktur entstehen soll, umfasst. Außerdem umfasst es die Herstellung eines Bipolartransisors. Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass die Gate-Isolatorschicht und die Gate-Schicht auch dort auf das Substrat abgeschieden werden, wo der Bipolartransistor entstehen soll.
Die Gate-Schicht dient in der fertigen BiCMOS-Struktiur als hochdotierter oder metallisch leitender Basiskontaktbereich für Bipolartransistoren zum An- schluss der Basis an ein Leiterbahnsystem und daneben als Gate für MOS- Transitoren. Sie kann als polykristalline oder amorphe Gate-Schicht ausgestaltet sein.
Gemäß einer Ausgestaltung der Erfindung wird mindestens eine Hilfsschicht über der Gate-Schicht abgeschieden. Das Herstellen des Bipolartransistors erfolgt dann unter Zuhilfenahme der mindestens einen Hilfsschicht. Es können auch mehrere Hilfsschichten abgeschieden werden, die eine oder mehrere Hilfsisolatorschichten umfassen und deren Gesamtdicke etwa der Dicke der Gate-Schicht entspricht. Als Hilfsschichten werden Schichten bezeichnet, die bei der Herstellung der BiCMOS-Struktur hilfreich sind, in der fertigen BiCMOS-Struktur jedoch keine besondere Aufgabe haben bzw. entfernt sind. Ins- besondere können als Hilfsschichten nacheinander eine erste Hilfsisolator- schicht, eine ieitfähige Hilfsschicht und eine zweite Hilfsisolatorschicht abgeschieden werden, wobei als oberste Hilfsisolatorschicht eine Si3N4-Schicht abgeschieden werden kann. Die Hilfsisolatorschichten dienen in späteren Ätzschritten als Ätzstopschichten, zum Verhindern einer Ätzung der von den Ätz- stopschichten bedeckten Bereichen. Die leitfähige Hilfsschicht, die polykristal- lines oder amorphes Silizium umfassen kann, dient in einem späteren Ätzschritt zum Herstellen von Spacern dazu, eine für das Erzeugen der Spacer ausreichende Stufenhöhe zu gewährleisten.
In die mindestens eine Hilfsschicht, die Gate-Schicht und die Gate- Isolatorschicht wird gemäß einer weiteren Ausgestaltung mindestens ein Fenster mit nahezu vertikalen Seitenwänden geätzt, um die Substratoberfläche freizulegen. Anschließend wird eine Basisschicht abgeschieden. Vor dem Abscheiden der Basisschicht kann eine Pufferschicht als Keimschicht für die Basisschicht abgeschieden werden.
In einer weiteren Ausgestaltung wird eine Basisschicht mit einem einkristallinen Basisbereich und einem polykristallinen Basisbereich abgeschieden, wobei der polykristalline Basisbereich mindestens an den Seitenwänden des Fensters und der einkristalline Basisbereich auf der Substratoberfläche gebildet wird.
Das Abscheiden der Basis kann mittels differentieller oder selektiver Epitaxie erfolgen. Bei differentieller Epitaxie wächst die Basisschicht über einkristallinen Siliziumbereichen, wie etwa dem Substrat, einkristallin und über anderen Bereichen, beispielsweise polykristallinen Bereichen, amorphen Bereichen oder Isolatorbereichen, polykristallin oder amorph. Bei selektiver Epitaxie wächst die Basisschicht hingegen nur über Siliziumbereichen (einkristallin, polykristallin oder amorph), nicht aber über Isolatorbereichen.
Die Basis kann in situ, also während des Abscheidens, dotiert werden, wobei am Ende des Abscheidungsprozesses das Abscheiden der Basis insbesondere mit geringerer Dotierstoffkonzentration oder ohne Dotierstoff erfolgen kann, um eine gering dotierte Schicht, auch Cap-Schicht oder Caplayer genannt, als oberste Basisschicht zu erzeugen.
Als Basis kann gemäß einer weiteren Ausgestaltung insbesondere ein Schichtstapel mit einer Schichtfolge Siliziumschicht, Silizium-Germanium- Schicht, Siliziumschicht abgeschieden werden. Die Silizium-Germanium- Schicht und/oder mindestens eine der Siliziumschichten können auch Kohlenstoff enthalten.
Gemäß noch einer weiteren Ausgestaltung des erfindungsgemäßen Verfarens wird vor dem Ätzen der Gate-Schicht und der mindestens einen Hilfsschicht eine Maske aufgebracht. Das Ätzen der Gate-Schicht und der mindestens einen Hilfsschicht erfolgt mittels Reaktive-Ionen-Ätzens, wobei die Gate- Isolatorschicht als eine Ätzstopschicht verwendet wird.
Insbesondere kann die Gate-Isolatorschicht nach dem Ätzen der Gate-Schicht und der Hilfsschicht nasschemisch geätzt werden, um die Substratoberfläche freizulegen.
Gemäß noch einer weiteren Ausgestaltung der Erfindung weist der polykristalline Basisbereich einen nahezu senkrechten Abschnitt auf, an dem mindestens ein Spacer erzeugt wird. Zum Herstellen des mindestens einen Spacers kann eine Schichtkombination umfassend eine SiO2-Schicht, eine Si3N4- Schicht sowie eine leitfähige Spacerschicht abgeschieden werden und die Schichtkombination anschließend derart geätzt werden, dass der mindestens eine Spacer entsteht.
In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens wird nach dem Erzeugen des mindestens einen Spacers eine Emitterschicht abgeschieden, aus der mindestens der Emitter eines Bipolartransistors erzeugt wird. Insbesondere kann der Emitter polykristallin, amorph oder partiell einkristallin ausgestaltet werden. Bei einem partiell einkristallinen Emitter handelt es sich um einen Emitter, der einen einkristallinen sowie einen polykristallinen oder amorphen Bereich aufweist. Der einkristalline Bereich ist zwischen dem polykristallinen oder amorphen Bereich angeordnet.
Zum Abscheiden des Emitters können mehrere Hilfsschichten vorhanden sein, wobei die oberste Hilfsschicht eine Hilfsisolatorschicht ist. Abschnitte des po- lykristallinen Basisbereichs werden dann über der Hilfsisolatorschicht abgeschieden und die Emitterschicht sowie diejenigen Abschnitte des polykristallinen Basisbereichs, die sich über der Hilfsisolatorschicht befinden, werden weggeätzt, um den Emitter zu erzeugen, wobei die Hilfsisolatorschicht als Ätz- stopschicht Verwendung findet.
Nach dem Erzeugen des Emitters wird die mindestens eine Hilfsschicht vorzugsweise entfernt. Falls die mindestens eine Hilfsschicht nur Hilfsisolatorschichten umfasst, wird nach dem Ätzen der Emitterschicht sowie derjenigen Abschnitte des polykristallinen Basisbereichs, die sich über der obersten Hilfs- isolatorschicht befinden, die Hilfsschicht in einem maskenlosen Ätzschritt entfernt. Umfasst die mindestens eine Hilfsschicht dagegen mindestens zwei Hilfsisolatorschichten und eine leitfähige Hilfsschicht, so werden nach dem Erzeugen des Emitters alle über der leitfähigen Hilfsschicht befindlichen Hilfsisolatorschichten, in einem ersten maskenlosen Ätzschritt entfernt. Dann wird die leitfähige Hilfsschicht in einem maskierten Ätzschritt entfernt, wobei der Emitter, durch eine Maske abgedeckt ist. Danach werden alle unter der leitfähigen Hilfsschicht befindlichen Hilfsisolatorschichten in einem zweiten maskenlosen Ätzschritt entfernt.
Gemäß einer weiteren Ausgestaltung sind alle weiter folgenden Prozessschrit- te mit CMOS-Prozessen zur alleinigen Herstellung von CMOS-Strukturen i- dentisch.
Der Bipolartransistor nach Anspruch 48, insbesondere zur Verwendung in einer BiCMOS-Struktur, umfasst einen Emitter und eine Basis, wobei die Basis einen einkristallinen Basisbereich und einen polykristallinen Basisbereich um- fasst. Er zeichnet sich dadurch aus, dass der Emitter lateral mindestens teilweise von einer Basiskontaktschicht umgeben ist, die vom Emitter lateral durch mindestens einen Spacer getrennt ist und sich der polykristalline Basisbereich zwischen dem mindestens einen Spacer und dem Basiskontaktbereich befindet. Dabei kann der mindestens eine Spacer eine oder mehrere Isolatorschichten umfassen. Gemäß einer Ausgestaltung der Erfindung umfasst der mindestens eine Spacer eine leitfähige Spacerschicht, die zwischen dem Emitter und mindestens einer Isolatorschicht des mindestens einen Spacers derart angeordnet ist, dass sie mit dem Emitter elektrisch leitend verbunden ist.
Eine alternative Ausgestaltung der Erfindung ist für das Verfahren in den Ansprüchen 6 bis 23 und für den Bipolartransistor in den Ansprüchen 1 bis 5 angegeben. Sie zeichnet sich durch die folgenden Merkmale, die einzeln oder in Kombination beansprucht werden, aus:
1. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositionier- tem Emitter, dadurch gek., dass die Basis gebildet wird aus einem ersten, im
Wesentlichen einkristallinen epitaktischen Bereich (1), welcher parallel zur Oberfläche des Halbleitersubstrates (2) angeordnet ist und aus einem zweiten, im Wesentlichen polykristallinen und hochdotierten Bereich (3) gleichen Leitungstyps, welcher senkrecht zur Substratoberfläche angeordnet ist und den ersten Bereich an allen Seiten umschließt und dass dieser zweite Bereich mindestens an einer Seite, vorzugsweise aber an allen 4 Seiten, mit einer dritten, vorzugsweise hochdotierten oder metallisch leitenden, hochtemperaturbeständigen polykristallinen Schicht (4) leitend verbunden ist, welche parallel zur Oberfläche des Halbleitersubstrates angeordnet ist und den äußeren Ba- siskontakt zu einem metallischen Leitbahnsytem bildet bzw. einschließt.
2. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter nach 1 , dadurch gek., dass der Abstand zwischen dem selbstpositionierten aktiven Emitter (5) und dem senkrecht zur Oberfläche des Halbleitersubstrates (2) angeordneten hochdotierten polykristallinen Bereich (3) durch an dem senkrechten Bereich angeordnete „Spacer" (3a), bestehend aus einer oder mehreren mit CVD-Verfahren abgeschiedenenSchicht(en), definiert ist. 3. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter nach 1 und 2, dadurch gek., dass der „Spacer" (3a) aus einer oder mehreren Isolatorschicht(en) besteht.
4. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositionier- tem Emitter nach 1 und 2, dadurch gek., dass der „Spacer" (3a) aus einer
Kombination von einer oder mehreren Isolatorschicht(en) und mindestens einer hochtemperaturbeständigen, gut leitenden polykristallinen Schicht (6) besteht, wobei letztere mit dem aktiven Emitter (5) leitend verbunden ist.
5. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositionier- tem Emitter nach 1 , dadurch gek., dass der einkristalline epitaktische Bereich (1) der Basis seitlich, vorzugsweise an mindestens 3 Seiten, durch einen Isolationsbereich (7), z. B. Shallow Trench oder Feldoxid, begrenzt wird.
6. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5, dadurch gek., dass bei der Integration des Bipolartransistors in einem Herstellungsprozess für CMOS Schaltungen nach der Erzeugung eines dünnen Gateisolators oder Isolators (4a) die Abscheidung der polykristallinen Schicht (4) mit dem selben Prozess erfolgt, mit welchem auf dem gleichen Halbleitersubstrat an anderen Stellen das polykristalline Gate von MOS Transistoren abgeschieden wird.
7. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5, dadurch gek., dass nach der Abscheidung der polykristallinen Schicht (4) eine oder mehrere Isolatorschicht(en) über derselben abgeschieden werden, deren Gesamtdicke mit der Dicke der polykristallinen Schicht (4) vergleichbar ist und wobei die oberste dieser Schichten (7b) vorzugsweise aus Si3N4 besteht.
8. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5, dadurch gek., dass nach der Abscheidung der polykristallinen Schicht (4) nacheinander ein dünner Isolator (7a), eine polykristalline Schicht (8) und eine weiterer Isolator (7b) abgeschieden werden, wobei die Gesamtdicke des Schichtstapels (7a), (8), (7b) mit der Dicke der polykristallinen Schicht (4) vergleichbar ist und wobei die oberste dieser Schichten (7b) vorzugsweise aus Si3N4 besteht.
9. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 7 oder einem der Merkmale 1-5 und Merkmal 8, dadurch gek., dass nach der Abscheidung einer Schicht oder Schichtfolge über der polykristallinen Schicht (4) gemäß Merkmal 7 oder 8 eine Lackmaske erzeugt wird und anschließend mittels RIE (Reaktives Ionen Ätzen) Fenster (im weite- ren Bipolar Window genannt) mit einer nahezu vertikalen Böschung in die ü- ber der polykristallinen Schicht (4) abgeschiedene Schicht oder Schichtfolge und danach in die polykristalline Schicht (4) selbst geätzt werden, anschließend der dünne Gateisolator oder Isolator (4a) vorzugsweise durch nasschemische Ätzung entfernt wird und danach, vorzugsweise nach Abscheidung einer Bufferlayer (1b) als Keimschicht und Teil des Kollektors, der einkristalline Bereich (1) und der senkrecht zur Substratoberfläche angeordnete polykristalline Bereich (3) einer in Situ dotierten Basis mit differentieller oder selektiver Epitaxie abgeschieden wird, wobei vorzugsweise der letzte Teil des Ab- scheidungsprozesses ohne oder mit stark verringerter Dotierungskonzentrati- on erfolgt (Abscheidung einer sogenannten „Caplayer").
10. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 9, dadurch gek., dass nach Abscheidung des einkristallinen und polykristallinen Bereiche der Basis (3) und (4) nacheinander, vorzugsweise mittels CVD-Verfahren, eine SiO2-Schicht, vorzugsweise aber eine Schichtkombination aus SiO2 (9) und Si3N4 (10) und einer leitfähigen polykristallinen Schicht (6), vorzugsweise aus in Situ dotiertem Polysilizium, mittels CVD Verfahren abgeschieden werden und anschließend mittels RIE oder einer Kombination aus RIE und nasschemischer Ätzung diese Schichten mit Ausnahme des Bereiches der „Spacer" (3a) wieder entfernt werden. 11. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 10, dadurch gek., dass nach Herstellung der „Spacer" (3a) ein polykristalliner oder partiell einkristalliner Emitter (5) abgeschieden wird, beispielsweise bestehend aus in Situ dotiertem Polysilizium, und dass danach mittels CMP Verfahren (Chemisch-Mechanisches Polieren) die polykristalline Emitterschicht (5) und die über der Isolatorschicht (7b) abgeschiedenen Teile des polykristallinen Bereiches (3) der Basis entfernt werden, wobei die Isolatorschicht (7b) als Ätzstopschicht dient.
12. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merk- male 1-5 und den Merkmalen 7 und 11 , dadurch gek., dass die Ätzstopschicht
(7b) und gegebenenfalls weitere, über der polykristaliinen Schicht (4) abgeschiedene Isolatorschichten durch einen maskenlosen Ätzprozess entfernt werden.
13. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merk- male 1-5 und den Merkmalen 8 und 11 , dadurch gek., dass nach Entfernung der Ätzstopschicht (7b) die polykristalline Schicht (8) durch einen mit einer Lackmaske durchgeführten Ätzprozess entfernt wird, wobei die Lackmaske den polykristallinen oder partiell einkristallinen Emitter (5) abdeckt und dass danach die Isolatorschicht (7a) ebenfalls entfernt wird.
14. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 12 oder 13, dadurch gek., dass im weiteren Herstel- lungsprozess im Wesentlichen die standardmäßige Teilschrittfolge zur Fertigung von CMOS Schaltkreisen angewendet wird, wobei mit der Strukturierung der polykristallinen Schicht (4) sowohl der äußere Basisanschluss, als auch die polykristallinen Gates der MOS Transistoren und gegebenenfalls die polykristallinen Schaltungswiderstände definiert werden und wobei die Dotierung der polykristallinen Schichten (4) und (3) zur Sicherung eines niederohmigen Basisanschlusses gemeinsam mit der entsprechenden Hochdosis-S/D Implantation erfolgt (für einen npn Bipolartransistor gemeinsam mit der p+S/D Im- plantation) und wobei die Silizierung des Emitters (5) und der polykristallinen Schichten (3) und (4) gemeinsam mit der Silicierung der S/D Gebiete der MOS Transistoren erfolgt.
15. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 13, dadurch gek., dass die Lackmaske zur Abdeckung des Emitters (5) auch zur Abdeckung derjenigen Bereiche der polykristallinen Schicht (8) benutzt wird, in welchen dieselbe als „Control Gate" einer „Floating Gate" Speicherzelle verwendet werden soll und dass vor der Erzeugung der besagten Lackmaske eine zusätzliche Isolatorschicht (11), vorzugsweise eine SiO2 Schicht, über der polykristallinen Schicht (8) abgeschieden wird, entwe- der nach Entfernung der Ätzstopschicht (7b) oder vor der Abscheidung derselben und dass nach RIE Prozessen zur Strukturierung der Isolatorschicht (11 ), der polykristallinen Schicht (8) und zur Entfernung der Isolatorschicht (7a) besagte Lackmaske entfernt wird, wonach, beginnend mit der Abscheidung einer geeigneten Antireflektionsschicht und der Strukturierung der poly- kristallinen Schicht (4) sich die standardmäßige Teilschrittfolge zur Fertigung von CMOS Schaltkreisen anschließt, wie in Merkmal 14 beschrieben, und wobei im Bereich der „Control Gates" der „Floating Gate"-Speicherzellen während des RIE-Prozesses zur Strukturierung der polykristallinen Schicht (4) die strukturierte zusätzliche Isolatorschicht (11) als Hartmaske dient, mit deren Hilfe eine Selbstpositionierung des „Floating Gate" zu dem vorher strukturierten „Control Gate" ermöglicht wird.
16. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 13, dadurch gek., dass vor Entfernung der Ätzstopschicht (7b) die Emitterschicht (5) und der polykristalline Bereich (3) der Basis selektiv oxidiert werden, anschließend die Ätzstopschicht (7b), die polykristalline Schicht (8) und der dünne Isolator (7a) durch selektive Ätzprozesse entfernt werden und danach im Wesentlichen die standardmäßige Teilschrittfolge zur Fertigung von CMOS Schaltkreisen angewendet wird, wobei mit der Strukturierung der polykristallinen Schicht (4) sowohl der äußere Basisanschluss, als auch die polykristallinen Gates der MOS Transistoren und gegebenenfalls die polykristallinen Schaltungswiderstände definiert werden. 17. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und den Merkmalen 7 und 9, dadurch gek., dass nach der Ätzung von Fenstern mit nahezu vertikaler Böschung in die polykristalline Schicht (4) vor Entfernung des Isolators (4a) an den nahezu vertikalen Böschungen Poly- siliciumspacer erzeugt werden, danach der Isolator (4a) entfernt wird und anschließend entsprechend den Merkmalen 9-11 verfahren wird.
18. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und Merkmal 9, dadurch gek., dass als Halbleitersubstrat Si verwendet wird und zur Erzeugung der einkristallinen Basis (1) und des polykristalli- nen Bereiches (3) eine Schichtkombination aus Si/SiGe/Si oder Si/SiGeC/Si abgeschieden wird, wobei in einem Teil der SiGe oder SiGeC Schicht eine in Situ Dotierung mit hoher Bor Konzentration erfolgt.
19. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und den Merkmalen 9 und 18, dadurch gek., dass vor Abscheidung des SiGe oder SiGeC Schichtstapels an den nahezu vertikalen Böschungen des „Bipolar Window" Hilfsspacer aus einem wieder entfernbarem Material, vorzugsweise bestehend aus einer SiO2-oder Si3N4-oder SiNO-Schicht hoher Ätzrate, abgeschieden werden, dass danach eine vorzugsweise anisotrope Si-Ätzung mit einer Ätztiefe von vorzugsweise 30-150nm durchgeführt wird, die Hilfsspacer nasschemisch entfernt werden und weiter nach Merkmal 9 verfahren wird.
20. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und den Merkmalen 9 und 18, dadurch gek., dass vor Abscheidung des SiGe oder SiGeC Schichtstapels (1 ) und (3) eine oder mehrere lone- nimplantation(en) zur Einstellung des gewünschten Kollektorprofils durchgeführt werden.
21. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und den Merkmalen 9 und20, dadurch gek., dass 2 oder mehrere lonenimplantationszyklen erfolgen, wobei mindestens eine dieser Implantati- onszyklen ohne Lackmaske durchgeführt wird und zwischen jeder dieser Zyklen ein Hochtemperaturschritt zur Ausheilung und Dotandenaktivierung erfolgt.
22. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und den Merkmalen 10 und 18, dadurch gek., dass vor Abscheidung des polykristallinen oder partiell einkristallinen Emitters (5) eine oder mehrere Ionenimplantationen ohne Lackmaske zur Einstellung des gewünschten Kollektorprofils unterhalb des aktiven Emitters durchgeführt werden.
23. Verfahren zur Herstellung eines Bipolartransistors nach einem der Merkmale 1-5 und den Merkamlen 10 und 22, dadurch gek., dass 2 oder mehrere lonenimplantationszyklen erfolgen und zwischen jeder dieser Zyklen ein Hochtemperaturschritt zur Ausheilung und Dotandenaktivierung erfolgt.
Die Erfindung gemäß den Ansprüchen 1 bis 23 beruht auf den Folgenden Ü- berlegungen:
Zur Integration sehr schneller Bipolartransistoren, insbesondere von SiGe- oder SiGeC-HBT's mit epitaktisch abgeschiedener Basis, in eine vorhandene CMOS Platform sind nach dem gegenwärtigen Stand der Technik typischerweise 4-5 zusätzliche Maskenebenen erforderlich, welche zudem zur Erreichung hoher Grenzfrequenzen oft eine extrem genaue gegenseitige Justage erfordern IM. Es sind zwar verschiedene Transistorkonstruktionen bekannt 121, 131, jedoch handelt es sich meist um technologisch aufwendige Prozesse und die Integration in eine vorhandene CMOS Platform ist infolge des erheblichen Wärmebudgets des Bipolarprozesses meist nur vor den temperatursensitiven CMOS-Prozessen (z.B. „Drain Extension"-und S/D-Implantationen) möglich. Andererseits kann auch die Wärmebelastung der HBT's durch bestimmte für die CMOS Technologie erforderliche Wärmezyklen problematisch werden, z. B. Gateoxidation und Nitridierung bei Temperaturen über 900°C.
Das Anliegen der vorliegenden Erfindung ist es, die Anzahl der für die HBT- Integration erforderlichen Maskenebenen auf maximal 2 zu reduzieren und das Problem der gegenseitigen Störung der Wärmebudgets des CMOS-und Bipolarprozesses optimal zu lösen.
Dieses Ziel wird durch die nachfolgend an Hand der Beschreibung, der Ansprüche, eines Ausführungsbeispiels und einer Zeichnung charakterisierte neuartige Bauelementekonstruktion und die beschriebenen Herstellungsverfahren erreicht.
Das Wesen der Erfindung gemäß den Ansprüchen 1 bis 23 kann folgendermaßen beschrieben werden: Erfindungsgemäß wird zunächst ein normaler CMOS Prozessablauf, vorzugsweise mit p-Substrat und isoliertem p-Well ein- schließlich der wärmeintensivsten CMOS Prozesse wie Ausheilung der Wannenimplantationen, Gate Oxidation, Gate Nitridierung und Abscheidung der Gate Poly Schicht unverändert durchgeführt. Danach wird zusätzlich zum CMOS Standardablauf ein Hilfsschichtstapel bestehend aus einer Isolatorschichtkombination wie z.B.SiO2/Si3N4 oder aus einer eine leitfähige Schicht einschließenden Schichtfolge wie z.B. SiO2/Polysilizium/Si3N4 über dem Gate Poly, vorzugsweise mit CVD-Verfahren, abgeschieden, wobei die Dicke dieses Hilfsschichtstapels vergleichbar mit der Dicke der Gate Poly Schicht ist. Mittels einer Lackmaske und RIE Verfahren werden Fenster, im weiteren Bipolar Windows genannt, mit sehr steiler Böschung in die vorliegende Schicht- kombination einschließlich der Gate Poly Schicht geätzt und anschließend der beim RIE Prozess als Ätzstopschicht dienende Gateisolator nasschemisch entfernt. Fenstergröße und Fensterposition werden dabei so gewählt, dass der untere Fensterrand nahezu mit der darunterliegenden Feldoxid-bzw. Shallow Trench-Begrenzung eines lateral isolierten aktiven Gebietes zusammenfällt. Bei einer nachfolgen durchgeführten differentiellen Epitaxie (z.B. Si/SiGeC/Si) entsteht im horizontalen Bereich des Fensters eine einkristalline epitaxiale Basiszone, an den nahezu senkrechten Wänden der Gate Poly Schicht und des darüberliegenden Hilfsschichtstapels dagegen eine polykristalline senkrecht angeordnete Basiszone gleichen Leitungstyps, welche am fertigen Pro- dukt am Ende des Gesamtprozesses zusammen mit einem Teilgebiet der Gate Poly Schicht ein hochdotiertes Basisanschlussgebiet bildet. Im weiteren Prozessablauf werden an dem senkrecht angeordneten polykristallinen Bereich der Basis sogenannte Spacer erzeugt, vorzugsweise bestehend aus einer Schichtkombination aus SiO2 Si3N4/Poly Si, deren Dicke den Abstand des aktiven Emittergebietes vom vertikal angeordneten, polykristallinen Teils der Basis definiert. Anschließend wird mittels CVD Verfahren ein vorzugsweise in Situ dotierter Polyemitter oder partiell einkristalliner Emitter abgeschieden und die gesamte Anordnung mittels CMP Verfahren (Chemisch/Mechanisches Polieren) planarisiert, wobei die oberste Schicht des auf dem Gate Poly abgeschiedenen Hilfsschichtstapels (vorzugsweise Si3N4) als Ätzstop dient. Hierbei ist es vorteilhaft, dass durch die Poly Si Schicht der Spacer- Schichtkombination der aktive Emitter an der Oberfläche um die doppelte Poly Spacerweite verbreitert wird, was die spätere Kontaktierung sehr schmaler Emittergebiete erleichtert. Im weiteren Prozessablauf wird der Hilfs- schichtstapel entfernt, im Falle einer reinen Isolatorschichtkombination kann das maskenlos durch Plasmaätz- oder Nassätzverfahren erfolgen. Im Falle eines SiO2/Poly Si/Si3N4 Hilfsschichtstapels kann in einer Ausgestaltung der Erfindung hierbei eine 2. Lackmaske zum Schütze des Poly Emitters angewendet werden, mit welcher gleichzeitig die Doppelgates (Floating Gate und Control Gate) nichtflüchtiger Speicherzellen definiert werden. Nach Entfernung des Hilfsschichtstapels wird der standardmäßige CMOS Prozessablauf fortgesetzt, wobei mit der Strukturierung der Poly Gates gleichzeitig die äußeren Basisanschlussgebiete strukturiert werden und wobei die Dotierung der Basisanschlussgebiete und die Salizierung der Emitter- und Basisanschlussgebiete gemeinsam mit der p+S/D Implantation bzw. mit der Salizierung der Ga- te- und S/D Gebiete erfolgen kann. Die im Vorstehenden beschriebene Transistorkonstruktion mit dem beschriebenen Herstellungsverfahren benötigt im Vergleich zur reinen CMOS Technologie im einfachsten Falle nur eine zusätzliche Lackmaske. lm Folgenden wir die Erfindung anhand eines Ausführungsbeispieles unter Bezugnahme auf die beiliegenden Zeichnungen näher beschrieben.
Figur 1 zeigt einen erfindungsgemäßen Bipolartransistor, der Teil einer BiCMOS-Struktur ist.
Figuren 2a - 2d zeigen die erfindungsgemäße BiCMOS-Struktur in verschiedenen Stadien der Herstellung.
Figur 3 zeigt eine mit dem erfindungsgemäßen Verfahren hergestellte BiCMOS-Strukrur.
Verfahren zur Herstellung eines Bipolartransistors:
Die Herstellung des Bipolartransistors geht aus von einem Siliziumsubstrat, in welchem Isolationsbereiche (Shallow Trench, Feldoxid) (7), n- und p- leitende Wannenbereiche für auf dem selben Substrat hergestellte MOS-Transistoren (hier nicht dargestellt) und in den Bereichen ausserhalb der Isolationsbereiche das MOS-Gateoxid erzeugt worden sind. Die n-Wanne der MOS-Transistoren wird im vorliegenden Fall als leitende Schicht zur Verbindung des Kollektors mit dem Leitbahnsystem verwendet (2a).
Die wärmeintensiven Prozessschritte eines typischen CMOS-Prozesses , nämlich die Wannenausheilung und die Gate-Oxidation sind an dieser Stelle bereits abgeschlossen.
Auf das Substrat wir zunächst ganzflächig ein Schichtstapel bestehend aus einer zunächst undotierten polykristallinen oder amorphen Siliziumschicht (Po- ly-Si) (4), typ. 100 nm bis 500 nm, vorzugsweise 200 nm bis 300 nm und insbesondere 225nm, einer Isolatorschicht (7a), typ. SiO2, 10 nm bis 50 nm, vorzugsweise 15 nm bis 25 nm und insbesondere 20nm, einer weiteren polykri- stallinen oder amorphen Siliziumschicht (8), typ. 50 bis 300 nm, vorzugsweise 100 nm bis 200 nm und insbesondere 120nm und einer weiteren Isolator- schicht (7b), typ. Si3N4, 20 bis 200 nm, vorzugsweise 40 nm bis 100 nm und insbesondere 60nm, aufgebracht.
Alternativ könnten die Schichten (7a) und 8 an dieser Stelle durch eine einzige Isolatorschicht der gleichen Schichtdicke wie die gesamte Dicke von (7a) und (8) ersetzt werden, wobei diese Isolatorschicht, vorzugsweise SiO2, selektiv zu den später erzeugten „Spacern" nasschemisch zu entfernen sein soll.
Bei der Herstellung einer „Floating Gate" Speicherzelle wird der Schichtstapel um eine weitere Isolatorschicht (11), vorzugsweise SiO2, zwischen (8) und (7b) erweitert.
An dieser Stelle ist der Zustand wie in Fig2, a) dargestellt erreicht.
Die erste Poly-Si Schicht (4) dient als späterer hochdotierter oder metallisch leitender Anschluss der Basis an das Leitbahnsystem und an anderer Stelle als Gate für MOS Transistoren.
Die erste Isolatorschicht (7a) dient als Ätzstopschicht bei der späteren Entfer- nung des darüberliegenden Poly-Si (4) in einem RIE-Ätzprozess.
Das zweite Poly-Si (8) dient zum Erreichen einer ausreichenden Stufenhöhe für die spätere „Spacer"-erzeugung.
Die zweite Isolatorschicht (7b) dient als Stopschicht eines späteren CMP Prozessschrittes, bei welchem noch darüberliegende Poly-Si Schichten planari- siert und abgetragen werden.
In den Schichtstapel wird im Bereich des späteren Emitters durch eine Lackmaske definiert mittels eins anisotropen RIE-Verfahrens ein Fenster (im Folgenden Bipolar Window genannt) mit möglichst steiler Böschung geätzt, wobei das Gateoxid, das auf den Substratbereichen ausserhalb der Isolationsberei- che (7) als unterste Schicht vorhanden ist, als Stopschicht verwendet werden kann.
Durch das Bipolar Window maskiert kann nun eine Implantation zur Dotierung des Kollektorbereiches erfolgen.
Nach der Befreiung des Bodens des Bipolar Windows von der isolierenden Gate-Oxid-Schicht durch nasschemische Ätzung, typ. in HF, wird die einkristalline Basis (1 ) des Transistor und der polykristalline Basisanschluss (3) in einem Abscheideprozess (differentielle oder selektive Epitaxie) erzeugt. Es entstehen leitende Verbindungen zum Kollektor (2a) und zur ersten Poly-Si Schicht (4).
Vor der eigentlichen Abscheidung der Basis kann eine Pufferschicht (1b) als Keimschicht abgeschieden werden.
An dieser Stelle ist der Zustand wie in Fig2, b) dargestellt erreicht.
Zur Erzeugung der „Spacer" zur Einstellung des lateralen Abstandes des späteren Emitters (5) zum Basiskontaktbereich (3) wird zunächst ganzflächig ein Schichtstapel aus einer oder mehreren Isolatorschichten (9+10), im vorliegenden Fall eine TEOS Schicht (9), typ.30nm, und eine Siliziumnitridschicht (10), typ. 140nm, und einer leitenden polykristallinen oder amorphen Siliziumschicht (6), typ.120nm, im CVD Verfahren abgeschieden.
Diese Schichten werden ohne Maskierung in einem anisotropen Plasmaätzverfahren zurückgeätzt, so dass nur an den senkrechten Flanken des Bipolar Windows die „Spacer" (3a) zurückbleiben. Im vorliegenden Fall wird bis auf die unterste Isolatorschicht (9) (TEOS) trockenchemisch geätzt. Die TEOS- Schicht (9) wir dann nasschemisch, typ. In HF, geätzt.
An dieser Stelle kann eine weitere Implantation zur Dotierung des Kollektorbereiches durchgeführt werden. Es wird nun ganzflächig dotiertes polykristallines oder amorphes Silizium abgeschieden, das später den Emitter (5) bildet, typ. 160nm.
Dieser Zustand ist in Fig2, c) dargestellt.
Mithilfe eines chemisch-mechanischen Polierverfahrens (CMP) werden die Schichten außerhalb des Emitterbereiches bis auf die zweite Isolatorschicht (7b) abgetragen, so dass das dotierte Poly-Si (5) nur im Bipolar Window übrig bleibt.
Dieser Zustand ist in Fig2, d) dargestellt.
Die Isolatorschicht (7b) kann nun in einer nasschemischen Ätzung entfernt werden.
Durch eine zweite Lackmaske wird nun der Emitter abgedeckt und die Poly-Si- Schicht (8) in einem RIE-Verfahren entfernt (ausser an den Stellen, an denen ggf. eine „Floating Gate" Speicherzelle erzeugt werden soll).
In dem Fall, dass statt den Schichten 7a und 8 eine einzige Isolatorschicht verwendet wurde, die in einem nasschemischen Ätzprozess selektiv zu den „Spacern" und dem freiliegenden Poly-Si entfernt werden kann, ist an dieser Stelle keine zweite Lackmaske erforderlich.
Die folgenden Prozessschritte sind nun identisch mit denen, die bei einem typischen CMOS Prozess zur alleinigen Herstellung von MOS Transistoren notwendig sind.
Mit der Lackmaske, die zur Strukturierung der MOS-Gates verwendet wird, wird gleichzeitig der äussere Basisanschluss (4) strukturiert. Dies geschieht in einem RIE-Verfahren. In diesem Prozessschritt wird gleichzeitig der Kollektoranschlussbereich (13) freigelegt. Über eine weitere Lackmaske, die im bei den MOS-Transistoren zur Definition der p-leitenden Source- und Drain-Anschlussgebiete verwendet wird, wird das polykristalline Silizium des Basisanschlusses (Bereiche 3 und 4) mittels Ionenimplantation dotiert.
Diese Implantation wird durch Temperung ausgeheilt und aktiviert. Dies geschieht im gleichen Prozessschritt wie die Ausheilung und Aktivierung der MOS Source- und Drain-Implantationen.
Dieser Zustand ist in Fig.1 dargestellt.
In einem Silizierungsverfahren wird auf dem Emitter, dem Kollektoranschlussbereich und dem Basisanschlussbereich (4) zusammen mit den Source- und Drain-Bereichen und dem Poly-Si-Gate der MOS- Transistoren ein Silizid (12), typ. CoSi2, zur Verringerung des elektrischen Widerstandes gebildet. Schließlich erfolgt die Kontaktierung durch das Leitbahnsystem.
Dieser Zustand ist in Fig.3 dargestellt.

Claims

Patentansprüche
1. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter, dadurch gek., dass die Basis gebildet wird aus einem ersten, im Wesentlichen einkristallinen epitaktischen Bereich (1), wel- eher parallel zur Oberfläche des Halbleitersubstrates (2) angeordnet ist und aus einem zweiten, im Wesentlichen polykristallinen und hochdotierten Bereich (3) gleichen Leitungstyps, welcher senkrecht zur Substratoberfläche angeordnet ist und den ersten Bereich an allen Seiten umschließt und dass dieser zweite Bereich mindestens an einer Seite, vor- zugsweise aber an allen 4 Seiten, mit einer dritten, vorzugsweise hochdotierten oder metallisch leitenden, hochtemperaturbeständigen polykristallinen Schicht (4) leitend verbunden ist, welche parallel zur Oberfläche des Halbleitersubstrates angeordnet ist und den äußeren Basiskontakt zu einem metallischen Leitbahnsystem bildet bzw. einschließt.
2. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter nach Anspruch 1 , dadurch gekennzeichnet, dass der Abstand zwischen dem selbstpositionierten aktiven Emitter (5) und dem senkrecht zur Oberfläche des Halbleitersubstrates (2) angeordneten hochdotierten polykristallinen Bereich (3) durch an dem senkrechten Be- reich angeordnete „Spacer" (3a), bestehend aus einer oder mehreren mit CVD-Verfahren abgeschiedenen Schicht(en), definiert ist.
3. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, dass der „Spacer" (3a) aus einer oder mehreren Isolatorschicht(en) be- steht.
4. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, dass der „Spacer" (3a) aus einer Kombination von einer oder mehreren Isolatorschicht(en) und mindestens einer hochtemperaturbeständigen, gut leitenden polykristallinen Schicht (6) besteht, wobei letztere mit dem aktiven Emitter (5) leitend verbunden ist.
5. Bipolartransistor mit epitaktisch gewachsener Basis und selbstpositioniertem Emitter nach Anspruch 1 , dadurch gekennzeichnet, dass der einkristalline epitaktische Bereich (1 ) der Basis seitlich, vorzugsweise an mindestens 3 Seiten, durch einen Isolationsbereich (7), z. B. Shallow Trench oder Feldoxid, begrenzt wird.
6. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass bei der Integration des Bipolartransistors in einem Herstellungsprozess für CMOS Schaltungen nach der Erzeugung eines dünnen Gateisolators oder Isolators (4a) die Abscheidung der polykristallinen Schicht (4) mit dem selben Prozess erfolgt, mit welchem auf dem gleichen Halbleitersubstrat an anderen Stellen das polykristalline Gate von MOS Transistoren abgeschieden wird.
7. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass nach der Abscheidung der polykristallinen Schicht (4) eine oder mehrere Isolatorschicht(en) über derselben abgeschieden werden, deren Gesamtdicke mit der Dicke der polykristallinen Schicht (4) vergleichbar ist und wobei die oberste dieser Schichten (7b) vorzugsweise aus Si3N4 besteht.
8. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass nach der Abscheidung der polykristallinen Schicht (4) nacheinander ein dünner Isolator (7a), eine polykristalline Schicht (8) und eine weiterer Isolator (7b) abgeschieden werden, wobei die Gesamtdicke des Schichtstapels (7a), (8), (7b) mit der Dicke der polykristallinen Schicht (4) vergleichbar ist und wobei die oberste dieser Schichten (7b) vorzugsweise aus Si3N4 besteht.
. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und Anspruch 7 oder einem der Ansprüche 1-5 und Anspuch 8, dadurch gekennzeichnet, dass nach der Abscheidung einer Schicht oder Schichtfolge über der polykristallinen Schicht (4) gemäß Anspruch 7 oder 8 eine Lackmaske erzeugt wird und anschließend mittels RIE (Reaktives Ionen Ätzen) Fenster (im weiteren Bipolar Window genannt) mit einer nahezu vertikalen Böschung in die über der polykristallinen Schicht (4) abgeschiedene Schicht oder Schichtfolge und danach in die polykristalline Schicht (4) selbst geätzt werden, anschlie- ßend der dünne Gate-Isolator oder Isolator (4a) vorzugsweise durch nasschemische Ätzung entfernt wird und danach, vorzugsweise nach Abscheidung einer Bufferlayer (1b) als Keimschicht und Teil des Kollektors, der einkristalline Bereich (1 ) und der senkrecht zur Substratoberfläche angeordnete polykristalline Bereich (3) einer in Situ dotierten Basis mit differentieller oder selektiver Epitaxie abgeschieden wird, wobei vorzugsweise der letzte Teil des Abscheidungsprozesses ohne oder mit stark verringerter Dotierungskonzentration erfolgt (Abscheidung einer sogenannten „Caplayer").
10. Verfahren zur Herstellung eines Bipolartransistors nach einem der An- sprüche 1-5 und Anspruch 9, dadurch gekennzeichnet, dass nach Abscheidung des einkristaliinen und polykristallinen Bereiche der Basis (3) und (4) nacheinander, vorzugsweise mittels CVD-Verfahren, eine SiO2- Schicht, vorzugsweise aber eine Schichtkombination aus SiO2 (9) und Si3N4 (10) und einer leitfähigen polykristallinen Schicht (6), vorzugsweise aus in Situ dotiertem Polysilizium, mittels CVD Verfahren abgeschieden werden und anschließend mittels RIE oder einer Kombination aus RIE und nasschemischer Ätzung diese Schichten mit Ausnahme des Bereiches der „Spacer" (3a) wieder entfernt werden.
1 1. Verfahren zur Herstellung eines Bipolartransistors nach einem der An- sprüche 1-5 und Anspruch 10, dadurch gekennzeichnet, dass nach
Herstellung der „Spacer" (3a) ein polykristalliner oder partiell einkristalli- ner Emitter (5) abgeschieden wird, beispielsweise bestehend aus in Situ dotiertem Polysilizium, und dass danach mittels CMP Verfahren (Chemisch-Mechanisches Polieren) die polykristalline Emitterschicht (5) und die über der Isolatorschicht (7b) abgeschiedenen Teile des polykristalli- nen Bereiches (3) der Basis entfernt werden, wobei die Isolatorschicht
(7b) als Ätzstopschicht dient.
12. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und den Ansprüchen 7 und 11, dadurch gekennzeichnet, dass die Ätzstopschicht (7b) und gegebenenfalls weitere, über der poly- kristallinen Schicht (4) abgeschiedene Isolatorschichten durch einen maskenlosen Ätzprozess entfernt werden.
13. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und den Ansprüchen 8 und 11, dadurch gekennzeichnet, dass nach Entfernung der Ätzstopschicht (7b) die polykristalline Schicht (8) durch einen mit einer Lackmaske durchgeführten Ätzprozess entfernt wird, wobei die Lackmaske den polykristallinen oder partiell einkristallinen Emitter (5) abdeckt und dass danach die Isolatorschicht (7a) ebenfalls entfernt wird.
14. Verfahren zur Herstellung eines Bipolartransistors nach einem der An- sprüche 1-5 und Anspruch 12 oder 13, dadurch gekennzeichnet, dass im weiteren Herstellungsprozess im Wesentlichen die standardmäßige Teilschrittfolge zur Fertigung von CMOS Schaltkreisen angewendet wird, wobei mit der Strukturierung der polykristallinen Schicht (4) sowohl der äußere Basisanschluss, als auch die polykristallinen Gates der MOS Transistoren und gegebenenfalls die polykristallinen Schaltungswiderstände definiert werden und wobei die Dotierung der polykristallinen Schichten (4) und (3) zur Sicherung eines niederohmigen Basisanschlusses gemeinsam mit der entsprechenden Hochdosis-S/D Implantation erfolgt (für einen npn Bipolartransistor gemeinsam mit der p+S/D Implantation) und wobei die Silizierung des Emitters (5) und der polykri- stallinen Schichten (3) und (4) gemeinsam mit der Silicierung der S/D Gebiete der MOS Transistoren erfolgt.
15. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1 -5 und Anspruch 13, dadurch gekennzeichnet, dass die Lack- maske zur Abdeckung des Emitters (5) auch zur Abdeckung derjenigen
Bereiche der polykristallinen Schicht (8) benutzt wird, in welchen dieselbe als „Control Gate" einer „Floating Gate" Speicherzelle verwendet werden soll und dass vor der Erzeugung der besagten Lackmaske eine zusätzliche Isolatorschicht (1 1 ), vorzugsweise eine SiO2 Schicht, über der polykristallinen Schicht (8) abgeschieden wird, entweder nach Entfernung der Ätzstopschicht (7b) oder vor der Abscheidung derselben und dass nach RIE Prozessen zur Strukturierung der Isolatorschicht (11), der polykristallinen Schicht (8) und zur Entfernung der Isolatorschicht (7a) besagte Lackmaske entfernt wird, wonach, beginnend mit der Abscheidung einer geeigneten Antireflektionsschicht und der Strukturierung der polykristallinen Schicht (4) sich die standardmäßige Teilschrittfolge zur Fertigung von CMOS Schaltkreisen anschließt, wie in Anspruch 14 beschrieben, und wobei im Bereich der „Control Gates" der „Floating Gate"-Speicherzellen während des RIE-Prozesses zur Struktu- rierung der polykristallinen Schicht (4) die strukturierte zusätzliche Isolatorschicht (11) als Hartmaske dient, mit deren Hilfe eine Selbstpositionierung des „Floating Gate" zu dem vorher strukturierten „Control Gate" ermöglicht wird.
16. Verfahren zur Herstellung eines Bipolartransistors nach einem der An- sprüche 1-5 und Anspruch 13, dadurch gekennzeichnet, dass vor Entfernung der Ätzstopschicht (7b) die Emitterschicht (5) und der polykristalline Bereich (3) der Basis selektiv oxidiert werden, anschließend die Ätzstopschicht (7b), die polykhstalline Schicht (8) und der dünne Isolator (7a) durch selektive Ätzprozesse entfernt werden und danach im We- sentlichen die standardmäßige Teilschrittfolge zur Fertigung von CMOS
Schaltkreisen angewendet wird, wobei mit der Strukturierung der poly- kristallinen Schicht (4) sowohl der äußere Basisanschluss, als auch die polykristallinen Gates der MOS Transistoren und gegebenenfalls die polykristallinen Schaltungswiderstände definiert werden.
17. Verfahren zur Herstellung eines Bipolartransistors nach einem der An- sprüche 1-5 und den Ansprüchen 7 und 9, dadurch gekennzeichnet, dass nach der Ätzung von Fenstern mit nahezu vertikaler Böschung in die polykristalline Schicht (4) vor Entfernung des Isolators (4a) an den nahezu vertikalen Böschungen Polysiliciumspacer erzeugt werden, danach der Isolator (4a) entfernt wird und anschließend entsprechend den Ansprüchen 9-11 verfahren wird.
18. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und Anspruch 9, dadurch gekennzeichnet, dass als Halbleitersubstrat Si verwendet wird und zur Erzeugung der einkristallinen Basis (1) und des polykristallinen Bereiches (3) eine Schichtkombination aus Si/SiGe/Si oder Si/SiGeC/Si abgeschieden wird, wobei in einem Teil der SiGe oder SiGeC Schicht eine in Situ Dotierung mit hoher Bor Konzentration erfolgt.
19. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und den Ansprüchen 9 und 18, dadurch gekennzeichnet, dass vor Abscheidung des SiGe oder SiGeC Schichtstapels an den nahezu vertikalen Böschungen des „Bipolar Window" Hilfsspacer aus einem wieder entfernbarem Material, vorzugsweise bestehend aus einer SiO2-oder Si3N4-oder SiNO-Schicht hoher Ätzrate, abgeschieden werden, dass danach eine vorzugsweise anisotrope Si-Ätzung mit einer Ätztiefe von vorzugsweise 30-150 nm durchgeführt wird, die Hilfsspacer nasschemisch entfernt werden und weiter nach Anspruch (9) verfahren wird.
20. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und den Ansprüchen 9 und 18, dadurch gekennzeichnet, dass vor Abscheidung des SiGe oder SiGeC Schichtstapels (1) und (3) eine oder mehrere lonenimplantation(en) zur Einstellung des gewünschten Kollektorprofils durchgeführt werden.
21. Verfahren zur Herstellung eines Bipolartransistors nach einem der An- sprüche 1-5 und den Ansprüchen 9 und20, dadurch gekennzeichnet, dass 2 oder mehrere lonenimplantationszyklen erfolgen, wobei mindestens eine dieser Implantationszyklen ohne Lackmaske durchgeführt wird und zwischen jeder dieser Zyklen ein Hochtemperaturschritt zur Ausheilung und Dotandenaktivierung erfolgt.
22. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und den Ansprüchen 10 und 18, dadurch gekennzeichnet, dass vor Abscheidung des polykristallinen oder partiell einkristallinen Emitters (5) eine oder mehrere Ionenimplantationen ohne Lackmaske zur Einstellung des gewünschten Kollektorprofils unterhalb des aktiven Emitters durchgeführt werden.
23. Verfahren zur Herstellung eines Bipolartransistors nach einem der Ansprüche 1-5 und den Ansprüchen 10 und 22, dadurch gekennzeichnet, dass 2 oder mehrere lonenimplantationszyklen erfolgen und zwischen jeder dieser Zyklen ein Hochtemperaturschritt zur Ausheilung und Do- tandenaktivierung erfolgt.
24. Verfahren zum Herstellen einer BiCMOS-Struktur, bei dem ein CMOS- Standardprozess durchgeführt wird, der das Abscheiden einer Gate- Isolatorschicht (4a) und einer Gate-Schicht (4) auf ein Substrat dort, wo die CMOS-Struktur entstehen soll, umfasst, und in dem außerdem ein Bipolartransisor hergestellt wird, dadurch gekennzeichnet, dass die Gate-Isolatorschicht (4a) und die Gate-Schicht (4) auch dort auf das Substrat abgeschieden werden, wo der Bipolartransistor entstehen soll.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass mindestens eine Hilfsschicht (7a, 7b, 8) über der Gate-Schicht (4) abgeschieden wird und das Herstellen des Bipolartransistors unter Zuhilfenahme der mindestens einen Hilfsschicht (7a, 7b, 8) erfolgt.
26. Verfahren nach Anspruch 25, bei dem mehrere Hilfsschichten (7a, 7b, 8) abgeschieden werden, die eine oder mehrere Hilfsisolatorschichten (7a, 7b) umfassen und deren Gesamtdicke etwa der Dicke der Gate-Schicht (4) entspricht.
27. Verfahren nach Anspruch 26, bei dem als Hilfsschichten nacheinander eine erste Hilfsisolatorschicht (7a), eine leitfähige Hilfsschicht (8) und eine zweite Hilfsisolatorschicht (7b) abgeschieden werden.
28. Verfahren nach Anspruch 26 oder 27, bei dem als oberste Hilfsisolatorschicht (7b) eine Si3N4-Schicht abgeschieden wird.
29. Verfahren nach einem der Ansprüche 25 bis 28, dadurch gekenn- zeichnet, dass beim Herstellen des Bipolartransistors mindestens ein
Fenster mit nahezu vertikalen Seitenwänden in die mindestens eine Hilfsschicht (7a, 7b, 8), die Gate-Schicht (4) und die Gate-Isolatorschicht (4a) geätzt wird, um die Substratoberfläche freizulegen, und anschließend eine Basisschicht (1 , 3) abgeschieden wird.
30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass vor dem Abscheiden der Basisschicht (1 , 3) eine Pufferschicht (1 b) als Keimschicht abgeschieden wird.
31. Verfahren nach Anspruch 29 oder 30, dadurch gekennzeichnet, dass eine Basisschicht (1 , 3) mit einem einkristallinen Basisbereich (1 ) und einem polykristallinen Basisbereich (3) abgeschieden wird, wobei der polykhstalline Basisbereich (3) mindestens an den Seitenwänden des Fensters und der einkristalline Basisbereich (1) auf der Substratoberfläche gebildet wird.
32. Verfahren nach Anspruch 31 , dadurch gekennzeichnet, dass das Abscheiden der Basis mittels differentieller Epitaxie erfolgt.
33. Verfahren nach Anspruch 31 , dadurch gekennzeichnet, dass das Abscheiden der Basis mittels selektiver Epitaxie erfolgt.
34. Verfahren nach einem der Ansprüche 29 bis 33, dadurch gekennzeichnet, dass die Basis (1 , 3) in situ dotiert wird.
35. Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass das Ab- scheiden der Basis (1 , 3) am Ende des Abscheidungsprozesses mit geringerer Dotierstoffkonzentration oder ohne Dotierstoff erfolgt.
36. Verfahren nach einem der Ansprüche 29 bis 35, dadurch gekennzeichnet, dass als Basis (1 , 3) ein Schichtstapel mit einer Schichtfolge Siliziumschicht, Silizium-Germanium-Schicht, Siliziumschicht abgeschieden wird.
37. Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die Silizium-Germanium-Schicht und/oder mindestens eine der Siliziumschichten Kohlenstoff enthält.
38. Verfahren nach einem der Ansprüche 29 bis 37, dadurch gekennzeich- net, dass vor dem Ätzen der Gate-Schicht (4) und der mindestens einen
Hilfsschicht (7a, 7b, 8) eine Maske aufgebracht wird und das Ätzen der Gate-Schicht (4) und der Hilfsschicht (7a, 7b, 8) mittels eines Reaktiven- lonen-Ätzens durchgeführt wird, wobei die Gate-Isolatorschicht (4a) als eine Ätzstopschicht verwendet wird.
39. Verfahren nach Anspruch 38, bei dem die Gate-Isolatorschicht (4a) nach dem Ätzen der Gate-Schicht (4) und der Hilfsschicht (7a, 7b, 8) nasschemisch geätzt wird, um die Substratoberfläche freizulegen.
40. Verfahren nach einem der Ansprüche 29 bis 39, dadurch gekennzeich- net, dass der polykristalline Basisbereich einen nahezu senkrechten Abschnitt (3) aufweist und an dem nahezu senkrechten Abschnitt (3) mindestens ein Spacer (3a) erzeugt wird.
41. Verfahren nach Anspruch 40, dadurch gekennzeichnet, dass zum Herstellen des mindestens eine Spacers (3a) eine Schichtkombination um- fassend eine SiO2-Schicht (9), eine Si3N -Schicht (10) sowie eine leitfähige Spacerschicht (6) abgeschieden wird und die Schichtkombination anschließend derart geätzt wird, dass der mindestens eine Spacer (3a) entsteht.
42. Verfahren nach Anspruch 40 oder 41 , dadurch gekennzeichnet, dass nach dem Erzeugen des mindestens einen Spacers (3a) eine Emitterschicht (5) abgeschieden wird, und dass aus der Emitterschicht (5) der Emitter erzeugt wird
43. Verfahren nach Anspruch 42, dadurch gekennzeichnet, dass mehrere Hilfsschichten (7a, 7b, 8) vorhanden sind, wobei die oberste Hilfsschicht eine Hilfsisolatorschicht (7b) ist, dass Abschnitte des polykristallinen Basisbereichs (3) über der Hilfsisolatorschicht (7b) abgeschieden werden und dass beim Erzeugen des Emitters die Emitterschicht (5) sowie diejenigen Abschnitte des polykristallinen Basisbereichs (3), die sich über der Hilfsisolatorschicht (7b) befinden, weggeätzt werden, wobei die Hilfs- isolatorschicht (7b) als Ätzstopschicht Verwendung findet.
44. Verfahren nach Anspruch 43, dadurch gekennzeichnet, dass nach dem Erzeugen des Emitters die mindestens eine Hilfsschicht (7a, 7b, 8) entfernt wird.
45. Verfahren nach Anspruch 44, dadurch gekennzeichnet, dass die mindestens eine Hilfsschicht nur Hilfsisolatorschichten umfasst und dass nach dem Ätzen der Emitterschicht (5) sowie derjenigen Abschnitte des polykristallinen Basisbereichs (3), die sich über der obersten Hilfsisola- torschicht (7b) befinden, die Hilfsschicht in einem maskenlosen Ätzschritt entfernt wird.
46. Verfahren nach Anspruch 44, dadurch gekennzeichnet, dass die mindestens eine Hilfsschicht (7a, 7b, 8) mindestens zwei Hilfsisolatorschichten (7a, 7b) und eine leitfähige Hilfsschicht (8) umfasst und dass nach dem Ätzen der Emitterschicht (5) sowie derjenigen Abschnitte des polykristallinen Basisbereichs (3), die sich über der obersten Hilfsisolatorschicht (7b) befinden, alle über der leitfähigen Hilfsschicht (8) befindlichen Hilfsisolatorschichten (7b) in einem ersten maskenlosen Ätzschritt entfernt werden, dass die leitfähige Hilfsschicht (8) in einem maskierten Ätzschritt entfernt wird, wobei die Emitterschicht (5) dort, wo der Emitter entstehen soll, durch eine Maske abgedeckt ist, und dass danach alle unter der leitfähigen Hilfsschicht (8) befindlichen Hilfsisolatorschichten (7a) der mindestens einen Hilfsschicht in einem zweiten maskenlosen Ätzschritt geätzt werden.
47. Verfahren nach Anspruch 43 bis 46, dadurch gekennzeichnet, dass alle folgenden Prozessschritte mit CMOS-Prozessen zur alleinigen Herstellung von CMOS-Strukturen identisch sind.
48. Bipolartransistor, insbesondere zur Verwendung in einer BiCMOS- Struktur, der einen Emitter (5) und eine Basis (1 , 3) umfasst, wobei die Basis einen einkristallinen Basisbereich (1 ) und einen polykristallinen
Basisbereich (3) umfasst, dadurch gekennzeichnet, dass der Emitter (5) latertal mindestens teilweise von einer Basiskontaktschicht (4) umgeben ist, die vom Emitter (5) lateral durch mindestens einen Spacer (3a) getrennt ist und dass sich der polykristalline Basisbereich (3) zwischen dem mindestens einen Spacer (3a) und dem Basiskontaktbereich (4) befindet.
49. Bipolartransistor nach Anspruch 48, dadurch gekennzeichnet, dass der mindestens eine Spacer (3a) eine oder mehrere Isolatorschichten (9, 10) umfasst.
50. Bipolartransistor nach Anspruch 49, dadurch gekennzeichnet, dass der mindestens eine Spacer (3a) eine leitfähige Spacerschicht (6) umfasst, die zwischen dem Emitter und den Isolatorschichten (9, 10) derart angeordnet ist, dass sie mit dem Emitter (5) elektrisch leitend verbunden ist.
51. BiCMOS-Struktur umfassend einen Bipolartransistor nach einem der Ansprüche 48 bis 50.
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