JPS63194353A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63194353A JPS63194353A JP62026750A JP2675087A JPS63194353A JP S63194353 A JPS63194353 A JP S63194353A JP 62026750 A JP62026750 A JP 62026750A JP 2675087 A JP2675087 A JP 2675087A JP S63194353 A JPS63194353 A JP S63194353A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 21
- 238000005530 etching Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101000600488 Pinus strobus Putative phosphoglycerate kinase Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000002842 otolith Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、相補形ＭＩＳ集積回路のような半導体装置に
関するものである。
関するものである。
［背景技術］
従来、相補形ＭＩＳ集積回路のような半導体装置は、第
１１図に示すように、所定導電形の半導体基板（ｎ形シ
リコン基板）１の表面に、半導体基板１とは逆導電形の
導電領域（ｐ形導電領域）よりなるウェル２を形成し、
半導体基板１およびウェル２内に各々ｐチャンネルＭｒ
ＳＦＥＴ、ｎチャンネルＭＩＳＦＥＴのソース、ドレイ
ン６．７を形成するのが一般的である。なお、上記例で
は半導体基＠１の導電形をｎ形としているが、半導体基
板１の導電形をｐ形とすれば、各部の導電形は逆になる
ことは言うまでもない。
１１図に示すように、所定導電形の半導体基板（ｎ形シ
リコン基板）１の表面に、半導体基板１とは逆導電形の
導電領域（ｐ形導電領域）よりなるウェル２を形成し、
半導体基板１およびウェル２内に各々ｐチャンネルＭｒ
ＳＦＥＴ、ｎチャンネルＭＩＳＦＥＴのソース、ドレイ
ン６．７を形成するのが一般的である。なお、上記例で
は半導体基＠１の導電形をｎ形としているが、半導体基
板１の導電形をｐ形とすれば、各部の導電形は逆になる
ことは言うまでもない。
ところで、この上うな相補形ＭＩＳ！％積回路の集積度
を高くする場合には、従来、第１２図に示すように、ｎ
チャンネルＭＩＳＦＥＴが形成される第１エピタキシャ
ル層１２と、ｎチャンネルＭＩＳＦＥＴが形成される第
２エピタキシャル層１３との境界部分にトレンチ溝９を
形成し、トレンチ溝９にて分離された各エピタキシャル
Ｍ１２に縦形ＭＩＳＦＥＴと横形のＭＩＳＦＥＴをそれ
ぞれ形成して高集積化を図っていた。しかしながら、こ
のようなトレンチ溝９を用いて高集積化を図るようにし
た従来例にあっては、トレンチ溝９の溝底の酸化膜１０
の下のシリコン表面が反転（寄生ＭＯ９のしきい値が低
い）して寄生チャンネルが形成されることにより、トレ
ンチ溝９の両側壁部にそれぞれ形成される縦形ＭＩＳＦ
ＥＴのｐチャンネル部とｎチャンネル部との間にリーク
電流が生じ易く、ｐチャンネル部とｎチャンネル部に定
常的に電流が流れて素子特性に悪影響を与えるという問
題があった。なお、第１２図従来例の構成は後述する実
施例の構成と略同−であるので詳細な説明は省略する。
を高くする場合には、従来、第１２図に示すように、ｎ
チャンネルＭＩＳＦＥＴが形成される第１エピタキシャ
ル層１２と、ｎチャンネルＭＩＳＦＥＴが形成される第
２エピタキシャル層１３との境界部分にトレンチ溝９を
形成し、トレンチ溝９にて分離された各エピタキシャル
Ｍ１２に縦形ＭＩＳＦＥＴと横形のＭＩＳＦＥＴをそれ
ぞれ形成して高集積化を図っていた。しかしながら、こ
のようなトレンチ溝９を用いて高集積化を図るようにし
た従来例にあっては、トレンチ溝９の溝底の酸化膜１０
の下のシリコン表面が反転（寄生ＭＯ９のしきい値が低
い）して寄生チャンネルが形成されることにより、トレ
ンチ溝９の両側壁部にそれぞれ形成される縦形ＭＩＳＦ
ＥＴのｐチャンネル部とｎチャンネル部との間にリーク
電流が生じ易く、ｐチャンネル部とｎチャンネル部に定
常的に電流が流れて素子特性に悪影響を与えるという問
題があった。なお、第１２図従来例の構成は後述する実
施例の構成と略同−であるので詳細な説明は省略する。
［発明の目的］
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、トレンチ溝の両側壁部に形成される
縦形ＭＩＳＦＥＴのｐチャ、ンネル部とｎチャンネル部
との間に流れるリーク電流による素子特性の低下を防止
できる半導体装置を提供することにある。
的とするところは、トレンチ溝の両側壁部に形成される
縦形ＭＩＳＦＥＴのｐチャ、ンネル部とｎチャンネル部
との間に流れるリーク電流による素子特性の低下を防止
できる半導体装置を提供することにある。
［発明の開示］
（ｍ 成）
本発明は、所定導電形の半導体基板の表面に、半導体基
板と逆導電形の導電Ｗ４域よりなるウェルを形成し、半
導体基板に所定導電形とは逆導電形の１１厘込み層を設
けるとともにウェル上に所定導電形の第２埋込み層を設
け、半導体基板上に所定導電形の第１エピタキシャル層
を成長させるとともに、ウェル上に逆導電形の第２エピ
タキシャル層を成長させ、両エピタキシャル層の境界部
に反応性イオンエツチングを施すことにより形成したト
レンチ溝の側壁部にｐチャンネルおよびｎチャンネルの
縦形ＭＩＳＦＥＴをそれぞれ形成して成る半導体装置に
おいて、上記トレンチ溝の溝底に、ｐチャンネル部とｎ
チャンネル部との間に流れる電流を低減するための厚い
酸化膜を選択成長させたものであり、トレンチ溝の両側
壁部にそれぞれ形成される縦形ＭＩＳＦＥＴのｐチャン
ネル部とｎチャンネル部との間に流れるリーク電流によ
る素子特性の低下を防止できるようにするものである。
板と逆導電形の導電Ｗ４域よりなるウェルを形成し、半
導体基板に所定導電形とは逆導電形の１１厘込み層を設
けるとともにウェル上に所定導電形の第２埋込み層を設
け、半導体基板上に所定導電形の第１エピタキシャル層
を成長させるとともに、ウェル上に逆導電形の第２エピ
タキシャル層を成長させ、両エピタキシャル層の境界部
に反応性イオンエツチングを施すことにより形成したト
レンチ溝の側壁部にｐチャンネルおよびｎチャンネルの
縦形ＭＩＳＦＥＴをそれぞれ形成して成る半導体装置に
おいて、上記トレンチ溝の溝底に、ｐチャンネル部とｎ
チャンネル部との間に流れる電流を低減するための厚い
酸化膜を選択成長させたものであり、トレンチ溝の両側
壁部にそれぞれ形成される縦形ＭＩＳＦＥＴのｐチャン
ネル部とｎチャンネル部との間に流れるリーク電流によ
る素子特性の低下を防止できるようにするものである。
（実施例）
第１図乃至第１０図は本発明一実施例の製造手順を示す
もので、以下：図を用いて製造手順について説明する。
もので、以下：図を用いて製造手順について説明する。
まず、第１図に示すように、ｎ形゛・シリコン基板より
なる半導体基板１の表面に薄い（約１０１００ｎ酸化膜
１１を成長させた後、イオン打ち込み用マスクとなる７
オトレノストパターンを形成し、ｐ形導電領域であるウ
ェル２をイオン打ち込みによって形成して、所定の拡散
を行う。
なる半導体基板１の表面に薄い（約１０１００ｎ酸化膜
１１を成長させた後、イオン打ち込み用マスクとなる７
オトレノストパターンを形成し、ｐ形導電領域であるウ
ェル２をイオン打ち込みによって形成して、所定の拡散
を行う。
次に、７すトレシストパターン形成によりｎ形導電頒域
よりなる第１埋込みＭ！１１２と、ｐ形導電領域よりな
る＃２埋込み［１３と、ｐ形拡散屑よりなるチャンネル
ストッパ頭載１４とをイオン打ち込みによって形成する
。
よりなる第１埋込みＭ！１１２と、ｐ形導電領域よりな
る＃２埋込み［１３と、ｐ形拡散屑よりなるチャンネル
ストッパ頭載１４とをイオン打ち込みによって形成する
。
次に、半導体基板１上の酸化膜１１を７オトエツチング
により除去した後、第２図に示すように、選択エピタキ
シャル成長によってｎ形成氏層よりなる第１エピタキシ
ヤルｐｓ１５を選択的に成長させる。このとき、酸化膜
１１上には多結晶シリコン層１６が成長する。
により除去した後、第２図に示すように、選択エピタキ
シャル成長によってｎ形成氏層よりなる第１エピタキシ
ヤルｐｓ１５を選択的に成長させる。このとき、酸化膜
１１上には多結晶シリコン層１６が成長する。
次に、多結晶シリコン層１６、酸化ｍ１１をエツチング
によって除去し、続いて表面に１１００ｎ程度の酸化膜
１８を成長させ、ウェル部分をフォトエツチングによっ
て除去した後、ｍ３図に示すように、ｐ形成長層よりな
る第２エピタキシャル層１７を選択的に成長させる。こ
のとき酸化膜１８上には多結晶シリコン／［１９が成長
する。
によって除去し、続いて表面に１１００ｎ程度の酸化膜
１８を成長させ、ウェル部分をフォトエツチングによっ
て除去した後、ｍ３図に示すように、ｐ形成長層よりな
る第２エピタキシャル層１７を選択的に成長させる。こ
のとき酸化膜１８上には多結晶シリコン／［１９が成長
する。
次に、第４図に示すように、多結晶シリコン層１９お上
り酸化膜１８をエツチングによって除去し、エピタキシ
ャル層表面に５０ｎｍ程度の酸化膜２０を成長させた後
、窒化膜２１をＣＶＤ法によって１００ｎ＋ｓ程度堆積
させる６次に７オトレジスト２２によるトレンチ溝用の
パターンを形成し、反応性イオンエツチングをｉうこと
によりＰｔ５５図に示すようなトレンチ溝９を形成する
。
り酸化膜１８をエツチングによって除去し、エピタキシ
ャル層表面に５０ｎｍ程度の酸化膜２０を成長させた後
、窒化膜２１をＣＶＤ法によって１００ｎ＋ｓ程度堆積
させる６次に７オトレジスト２２によるトレンチ溝用の
パターンを形成し、反応性イオンエツチングをｉうこと
によりＰｔ５５図に示すようなトレンチ溝９を形成する
。
次に、７オトレジス２２を除去した後、トレンチｒＲｅ
内に第６図に示すように、酸化膜２３を成長させ、続い
て第２の窒化膜２４をＣＶＤ法によって堆積させる。
内に第６図に示すように、酸化膜２３を成長させ、続い
て第２の窒化膜２４をＣＶＤ法によって堆積させる。
次に、反応性イオンエツチングにより第２の窒化ｗＸ２
４のエツチングを行うことに上り、第７図に示すように
、基板表面およびトレンチ溝９の溝底の第２の窒化膜２
４を除去し、トレンチ溝９の側壁に第２の窒化ｇ！２４
によるサイドウオールを形成する。
４のエツチングを行うことに上り、第７図に示すように
、基板表面およびトレンチ溝９の溝底の第２の窒化膜２
４を除去し、トレンチ溝９の側壁に第２の窒化ｇ！２４
によるサイドウオールを形成する。
次に、基板表面のフィールド酸化膜形成領域の窒化膜２
１の７オトエツチングによる除去を行った後、この７オ
トレノストを除去し、第８図に示すように、第１の窒化
１１ｉ２１をマスクとしてフィールド酸化膜たる厚い酸
化膜２５を選択酸化法に上って形成する。
１の７オトエツチングによる除去を行った後、この７オ
トレノストを除去し、第８図に示すように、第１の窒化
１１ｉ２１をマスクとしてフィールド酸化膜たる厚い酸
化膜２５を選択酸化法に上って形成する。
次に、窒化膜２１．２４および酸化Ｉｇｇ２０．２３を
ウェットエツチング処理によって除去した後、７オトレ
ジストパターンを形成することにより、１ｊＳ９図に示
すように、ｎチャンネルＭＩＳＦＥＴのソース、ドレイ
ン領域の深い拡散部となるｐ形拡散ｆｆ１２６、ｎチャ
ンネルＭＩＳＦＥＴのソース、ドレイン領域の深い拡散
部となるｎ形拡散／１１２７をイオン打ち込みによって
形成し、７オトレシストを除去した後、窒素雰囲気中で
熱処理することにより埋込み層１２．１３とフンタクト
させる。
ウェットエツチング処理によって除去した後、７オトレ
ジストパターンを形成することにより、１ｊＳ９図に示
すように、ｎチャンネルＭＩＳＦＥＴのソース、ドレイ
ン領域の深い拡散部となるｐ形拡散ｆｆ１２６、ｎチャ
ンネルＭＩＳＦＥＴのソース、ドレイン領域の深い拡散
部となるｎ形拡散／１１２７をイオン打ち込みによって
形成し、７オトレシストを除去した後、窒素雰囲気中で
熱処理することにより埋込み層１２．１３とフンタクト
させる。
続いて、デート酸化膜３０を形成し、デート電極用の多
結晶シリコン屑３をＣＶＤ法で堆積させた後、フォトレ
フストによりパターンを形成し、エツチングを実施する
０次に、ｎチャンネルＭＩＳＦＥＴのソース、ドレイン
領域の浅い拡散部であるｐ膨拡散層２８、ｎチャンネル
ＭＩＳＦＥＴのソース、ドレインの浅い拡散部であるｎ
形拡散屑２９を７オトレシストパターンをマスクとして
イオン打ち込みによって形成する。
結晶シリコン屑３をＣＶＤ法で堆積させた後、フォトレ
フストによりパターンを形成し、エツチングを実施する
０次に、ｎチャンネルＭＩＳＦＥＴのソース、ドレイン
領域の浅い拡散部であるｐ膨拡散層２８、ｎチャンネル
ＭＩＳＦＥＴのソース、ドレインの浅い拡散部であるｎ
形拡散屑２９を７オトレシストパターンをマスクとして
イオン打ち込みによって形成する。
次に、第１０図に示すように、ＣＶＤ法により中間絶縁
膜となるシリコン酸化膜３１を堆積し、続いてアルミ配
線用のコンタクト孔を７オトエツチングにて形成した後
、アルミ薄膜を蒸着して７オトエツチングによってパタ
ーンニングを行って所定のアルミ配＃ｉ３２を形成する
。なお、実施例では半導体基板１の導電形をｎ形としで
いるが、半導体基板１の導電形をｐ形にすれば、各部の
導電形を総て逆導電形にする必要がある。
膜となるシリコン酸化膜３１を堆積し、続いてアルミ配
線用のコンタクト孔を７オトエツチングにて形成した後
、アルミ薄膜を蒸着して７オトエツチングによってパタ
ーンニングを行って所定のアルミ配＃ｉ３２を形成する
。なお、実施例では半導体基板１の導電形をｎ形としで
いるが、半導体基板１の導電形をｐ形にすれば、各部の
導電形を総て逆導電形にする必要がある。
以上のようにして形成された半導体装置は、トレンチ溝
９の両側壁部にそれぞれｎチャンネルＭＩＳＦＥＴおよ
ＶｎチャンネルＭＩＳＦＥＴが縦方向に形成されており
、このトレンチ溝９の溝底には、厚い酸化膜２５が形成
されているので、溝底部の寄生ＭＯ８のしきい値が高く
なって寄生チャンネルの形成が抑制でき、トレンチ溝９
の両側壁部に形成される両ＭＩＳＦＥＴのチャンネル間
に流れるリーク電流が低減され、素子特性の低下が防止
できるようになっている。なお、実施例では、トレンチ
１１９の底部に対応してチャンネルストッパ領域１４が
設けられているので、両ＭｒＳＦＥＴのチャンネル間の
リーク電流をより確実に低減して素子特性を向上できる
ようになっている。
９の両側壁部にそれぞれｎチャンネルＭＩＳＦＥＴおよ
ＶｎチャンネルＭＩＳＦＥＴが縦方向に形成されており
、このトレンチ溝９の溝底には、厚い酸化膜２５が形成
されているので、溝底部の寄生ＭＯ８のしきい値が高く
なって寄生チャンネルの形成が抑制でき、トレンチ溝９
の両側壁部に形成される両ＭＩＳＦＥＴのチャンネル間
に流れるリーク電流が低減され、素子特性の低下が防止
できるようになっている。なお、実施例では、トレンチ
１１９の底部に対応してチャンネルストッパ領域１４が
設けられているので、両ＭｒＳＦＥＴのチャンネル間の
リーク電流をより確実に低減して素子特性を向上できる
ようになっている。
［発明の効果１
本発明は上述のように、所定導電形の半導体基板の表面
に、半導体基板と逆導電形の導電領域よりなるウェルを
形成し、半導体基板に所定導電形とは逆導電形のｔｊＳ
１埋込み層を設けるとともにウェル上に所定導電形のｔ
Ｊ＆２埋込み層を設け、半導体基板上に所定導電形の第
１エピタキシャル層を成長させるとともに、ウェル上に
逆導電形の第２エピタキシャル層を成長させ、両エピタ
キシャル層の境界部に反応性イオンエツチングを施すこ
とにより形成したトレンチ溝の側壁部にｎチャンネルお
よびｎチャンネルの縦形ＭＩＳＦＥＴをそれぞれ形成し
て成る半導体装置において、上記トレンチ溝の溝底にｎ
チャンネル部とｎチャンネル部との間に流れる電流を低
減するための厚い酸化膜を選択成長させたものであるの
で、寄生ＭＯ８のしきい値が高くなってト・レンチ溝の
底部における寄生チャンネルの形成が抑制され、トレン
チ溝の両側のｎチャンネル部とｎチャンネル部との間に
流れるリーク電流による素子特性の低下を防止できると
いう効果がある。
に、半導体基板と逆導電形の導電領域よりなるウェルを
形成し、半導体基板に所定導電形とは逆導電形のｔｊＳ
１埋込み層を設けるとともにウェル上に所定導電形のｔ
Ｊ＆２埋込み層を設け、半導体基板上に所定導電形の第
１エピタキシャル層を成長させるとともに、ウェル上に
逆導電形の第２エピタキシャル層を成長させ、両エピタ
キシャル層の境界部に反応性イオンエツチングを施すこ
とにより形成したトレンチ溝の側壁部にｎチャンネルお
よびｎチャンネルの縦形ＭＩＳＦＥＴをそれぞれ形成し
て成る半導体装置において、上記トレンチ溝の溝底にｎ
チャンネル部とｎチャンネル部との間に流れる電流を低
減するための厚い酸化膜を選択成長させたものであるの
で、寄生ＭＯ８のしきい値が高くなってト・レンチ溝の
底部における寄生チャンネルの形成が抑制され、トレン
チ溝の両側のｎチャンネル部とｎチャンネル部との間に
流れるリーク電流による素子特性の低下を防止できると
いう効果がある。
第１図乃至第１０図は本発明一実施例の製造工程を示す
断面図、第１１図は従来例の断面図、第１２図は他の従
来例の断面図である。 １は半導体基板、２はウェル、９はトレンチ溝、１２は
第１浬込み屑、１３は第２埋込み屑、１５は第１エピタ
キシャル層、１７は第２エピタキシャル層、２５は酸化
膜である。
断面図、第１１図は従来例の断面図、第１２図は他の従
来例の断面図である。 １は半導体基板、２はウェル、９はトレンチ溝、１２は
第１浬込み屑、１３は第２埋込み屑、１５は第１エピタ
キシャル層、１７は第２エピタキシャル層、２５は酸化
膜である。
Claims (1)
- （１）所定導電形の半導体基板の表面に、半導体基板と
逆導電形の導電領域よりなるウェルを形成し、半導体基
板に所定導電形とは逆導電形の第１埋込み層を設けると
ともにウェル上に所定導電形の第２埋込み層を設け、半
導体基板上に所定導電形の第１エピタキシャル層を成長
させるとともに、ウェル上に逆導電形の第２エピタキシ
ャル層を成長させ、両エピタキシャル層の境界部に反応
性イオンエッチングを施すことにより形成したトレンチ
溝の側壁部にｐチャンネルおよびｎチャンネルの縦形Ｍ
ＩＳＦＥＴをそれぞれ形成して成る半導体装置において
、上記トレンチ溝の溝底に、ｐチャンネル部とｎチャン
ネル部との間に流れる電流を低減するための厚い酸化膜
を選択成長させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026750A JPS63194353A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026750A JPS63194353A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194353A true JPS63194353A (ja) | 1988-08-11 |
Family
ID=12201966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026750A Pending JPS63194353A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271556A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | 半導体装置 |
| JPH0529560A (ja) * | 1991-07-23 | 1993-02-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5463241A (en) * | 1993-09-01 | 1995-10-31 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device with a buried insulation layer |
| JP2003249650A (ja) * | 2001-12-18 | 2003-09-05 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
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| JPS562257A (en) * | 1979-06-18 | 1981-01-10 | Daifuku Machinery Works | Direction switch for transportation truck |
| JPS61263257A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1987
- 1987-02-06 JP JP62026750A patent/JPS63194353A/ja active Pending
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