CN108886055A - 半导体装置及其制造方法、电力变换装置 - Google Patents

半导体装置及其制造方法、电力变换装置 Download PDF

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Abstract

本发明涉及半导体装置，具备：半导体层，配置于半导体基板上；第1半导体区域，设置于半导体层的上层部；第2半导体区域，设置于第1半导体区域的上层部；栅极绝缘膜；栅电极；第1主电极，设置于覆盖栅电极的层间绝缘膜上，经由接触孔而与第2半导体区域电连接；以及第2主电极，配置于半导体基板的第2主面上，第1主电极具有：基底电极膜，经由接触孔而与第2半导体区域连接；以及铜膜，设置于基底电极膜上，铜膜在至少一部分中包括其晶体粒径比铜膜的其它部分小的应力缓和层。

Description

半导体装置及其制造方法、电力变换装置
技术领域
本发明涉及半导体装置，特别是涉及提高短路耐受量的半导体装置。
背景技术
在功率电子仪器中，作为切换用于对电动马达等负载进行驱动的电力供给的执行和停止的部件，使用硅IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)以及MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等开关器件。另外，作为额定电压从1kV左右成为其以上的高电压器件，还研究碳化硅MOSFET以及碳化硅IGBT的应用。这些开关器件都是绝缘栅型半导体装置。
碳化硅(SiC)半导体具有比硅(Si)半导体宽的宽带隙，使用SiC半导体的SiC半导体装置相比于使用Si半导体的Si半导体装置，耐压性更优良，容许电流密度也更高，并且耐热性也更高所以还能够进行高温动作。因此，作为下一代的功率用半导体装置，正在开发SiC半导体装置。
作为在被用作功率用半导体装置的MOSFET中特别重要的器件，可以列举纵型MOSFET。纵型MOSFET具备：层叠有N型半导体层、漂移层及形成沟道的P型半导体层等的半导体层；以及源电极、栅电极及漏电极等电极。
在纵型MOSFET中，源电极以及栅电极形成于半导体层的前表面侧，漏电极形成于半导体层的背面侧。另外，在纵型MOSFET中，由于栅极构造的差异，存在平面型以及沟槽型等种类。
被用作功率用半导体装置的IGBT构成为如下：将成为上述纵型MOSFET的漏极的N型半导体层置换为P型半导体层而设为集电极。IGBT能够流过比纵型MOSFET大的电流，所以被用作更高电压的开关器件。
在例如使用SiC的SiC-MOSFET中，采用依照使用Si的Si-MOSFET的器件构造的构造。SiC由于带隙比Si大，所以利用SiC-MOSFET，相比于在小于200℃的温度下动作的Si-MOSFET而能够在更高的温度下动作。
在功率用半导体装置(功率器件)中采用如下结构：利用引线搭接(wire bonding)对形成于器件表面的铝(Al)电极(源电极)接合Al引线来取出电流。在专利文献1中公开了如下结构：在芯片(功率器件)中设置AlCu(在Al中混入少量的铜(Cu)而成的合金)电极，对该AlCu电极接合AlCu引线。但是，在超过200℃的高温下的动作中，利用Al引线的引线搭接来进行的接合的可靠性低，在高温动作时变为故障。因此，代替Al引线的引线搭接，研究高温下的可靠性高的铜(Cu)引线的引线搭接。Cu引线的引线搭接相比于Al引线的引线搭接，在接合时对器件造成的冲击更强，存在由此发生器件不良的问题。特别是，功率器件由于取出的电流大，所以需要使引线直径变粗，冲击变强。因此，在Cu引线的引线搭接时，在接合Cu引线的器件表面的电极构造不合适的情况下，存在发生器件不良的可能性。
在专利文献2中，公开了在SiC半导体装置上具有用于利用搭接(bonding)来接合Cu引线的电极的结构，并公开了如下电极构造：该电极的最上层由Cu层构成，在其之下至少具有1层具有与Ta(钽)的硬度相等或者其以上的硬度的保护层。Cu层的厚度是10μm，由此能够防止在正下方的半导体器件区域中发生裂纹。
另外，在专利文献3中公开了如下电极构造：在半导体器件上具有包括Cu层以及聚酰亚胺层的有机绝缘层，用势垒层来覆盖Cu层的表面。Cu层的厚度为10μm。
现有技术文献
专利文献1：日本特开2008-311383号公报
专利文献2：日本特开2014-082367号公报
专利文献3：日本再表WO00-44043号
发明内容
如上所述，在使用Cu引线时，需要加厚表面的Cu电极的膜厚以使得引线搭接时的冲击不会损坏半导体器件。
另外，在功率用开关器件中，有时由于短路等而在短路状态、即未连接负载(电感等)的状态下动作，如果在该状态下半导体器件导通(ON)，则在开关器件中流过大的电流。如果持续流过该电流，则在器件自身中引起急剧的温度上升，器件受到损伤。从开始流过该过电流起至导致损伤为止的时间被称为短路耐受量，是开关器件的重要的指标之一。在短路状态下动作而流过电流的情况下，由于流过电流而发生的热扩散到半导体器件的前表面侧以及背面侧。为了提高短路耐受量，考虑使Cu电极变厚，利用厚的Cu电极来吸收由短路电流所致的发热。
然而，如果使作为半导体器件的前表面主电极的Cu电极比10μm厚，则产生如下新的问题：在进行引线搭接之前，由于厚的Cu电极的应力，在与Cu电极相接的SiC基板以及绝缘膜中发生裂纹。
本发明是为了解决如上所述的问题而完成的，其目的在于提供一种不会产生由前表面主电极的厚度所引起的问题而提高了短路耐受量的半导体装置。
本发明的半导体装置具备：半导体基板；第1导电类型的半导体层，配置于所述半导体基板的第1主面上；第2导电类型的第1半导体区域，选择性地设置于所述半导体层的上层部；第1导电类型的第2半导体区域，选择性地设置于所述第1半导体区域的上层部；栅极绝缘膜，设置成与所述第1半导体区域及所述第2半导体区域和所述半导体层的表面接触；比所述栅极绝缘膜厚的绝缘膜，设置于所述半导体层的未设置有所述栅极绝缘膜的区域；栅电极，至少设置于所述栅极绝缘膜上；层间绝缘膜，设置成覆盖所述栅电极；接触孔，贯通所述栅极绝缘膜及所述层间绝缘膜，在其底部至少露出所述第2半导体区域；第1主电极，设置于所述层间绝缘膜上，经由所述接触孔而与所述第2半导体区域电连接；以及第2主电极，配置于所述半导体基板的第2主面上，所述第1主电极具有：基底电极膜，经由所述接触孔而与所述第2半导体区域连接；以及铜膜，设置于所述基底电极膜上，所述铜膜在至少一部分中包括其晶体粒径比所述铜膜的其它部分小的应力缓和层。
根据本发明所涉及的半导体装置，在构成第1主电极的铜膜中设置有应力缓和层，所以铜膜的应力被缓和，能够避免应力集中到包括第1主电极下部的所述栅极绝缘膜和所述绝缘膜的接合部的区域，防止在该区域的栅极绝缘膜以及绝缘膜中发生裂纹，得到可靠性高的半导体装置。
附图说明
图1是本发明所涉及的半导体装置的上表面图。
图2是示意地示出在本发明所涉及的实施方式1的碳化硅半导体装置的主面内形成的各杂质区域的俯视图。
图3是本发明所涉及的实施方式1的碳化硅半导体装置的剖面图。
图4是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图5是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图6是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图7是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图8是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图9是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图10是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图11是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图12是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图13是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图14是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图15是说明本发明所涉及的实施方式1的碳化硅半导体装置的制造工序的剖面图。
图16是示意地示出在本发明所涉及的实施方式2的碳化硅半导体装置的主面内形成的各杂质区域的俯视图。
图17是本发明所涉及的实施方式2的碳化硅半导体装置的剖面图。
图18是说明本发明所涉及的实施方式2的碳化硅半导体装置的制造工序的剖面图。
图19是说明本发明所涉及的实施方式2的碳化硅半导体装置的制造工序的剖面图。
图20是说明本发明所涉及的实施方式2的碳化硅半导体装置的制造工序的剖面图。
图21是本发明所涉及的实施方式3的碳化硅半导体装置的剖面图。
图22是示出本发明的变形例中的应力缓和层的形状以及配置的俯视图。
图23是示出本发明的变形例中的应力缓和层的形状以及配置的俯视图。
图24是示出本发明的变形例中的应力缓和层的形状以及配置的俯视图。
图25是本发明所涉及的实施方式4的碳化硅半导体装置的上表面图。
图26是本发明所涉及的实施方式4的碳化硅半导体装置的上表面图。
图27是本发明所涉及的实施方式4的碳化硅半导体装置的剖面图。
图28是示出本发明所涉及的实施方式5的电力变换系统的结构的框图。
具体实施方式
<介绍>
“MOS”这样的用词以往用于金属/氧化物/半导体的接合构造，采用Metal-Oxide-Semiconductor(金属-氧化物-半导体)的首字母。然而，特别是在具有MOS构造的场效应晶体管(以下简称为“MOS晶体管”)中，根据近年来的集成化、制造工艺的改善等观点，栅极绝缘膜、栅电极的材料得到改善。
例如在MOS晶体管中，根据主要自对准地形成源极·漏极的观点，代替金属而采用多晶硅作为栅电极的材料。另外，根据改善电气特性的观点，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料未必限定于氧化物。
因此，“MOS”这样的用词未必仅限定于金属/氧化物/半导体的层叠构造来采用，在本说明书中也不将这样的限定作为前提。即，鉴于技术常识，在此“MOS”不仅具有作为由来于其词源的缩写的含义，而且具有广泛地还包括导电体/绝缘体/半导体的层叠构造的含义。
另外，在以下的记载中，关于杂质的导电类型，一般将n型定义为“第1导电类型”，并将p型定义为“第2导电类型”，但也可以是其相反的定义。
<实施方式1>
<装置结构>
图1是示意地示出本发明所涉及的实施方式1的碳化硅半导体装置、更具体而言在SiC基板(碳化硅半导体基板)上形成的具有MOS构造的场效应晶体管(碳化硅MOSFET)100的上表面结构的俯视图。此外，将碳化硅MOSFET 100设为平面栅极型而进行说明，但本发明的应用不限定于平面栅极型，另外作为半导体不限定于碳化硅。
如图1所示，碳化硅MOSFET 100具有四边形形状的外形，以包围其外缘的方式设置有栅极布线71。另外，在碳化硅MOSFET 100的主面(前表面侧主面)的中央部，设置有将被称为“部件单元(unit cell)”的MOS的最小单位构造配置多个的单元配置区域20，由基底电极膜52a规定单元配置区域20的外缘。
单元配置区域20的俯视时形状形成一边的中央部向内侧凹陷的四边形，以进入到向单元配置区域20的内侧凹陷的部分的方式设置有栅极焊盘21。由四边形形状的基底电极膜51b规定栅极焊盘21的外缘，在俯视时在基底电极膜51b的中央部设置有外部输出栅电极15。另外，单元配置区域20与栅极焊盘21以及栅极布线71是分离的。
从外部的控制电路(未图示)对栅极焊盘21的外部输出栅电极15施加栅极电压，在此施加的栅极电压经由栅极布线71被供给到部件单元的栅电极(未图示)。
另外，在单元配置区域20中，形成有将各部件单元的源电极(未图示)并联地连接的外部输出源电极10(第1主电极)。
此外，在图1中，在外部输出源电极10的最外表面设置有Cu膜53a，在外部输出栅电极15的最外表面设置有Cu膜53b。另外，设置有Cu膜53a以及53b的区域以外的区域被树脂膜覆盖，但树脂膜由于透明而未被图示，以可辨认其下方的基底电极膜52a等的方式示出。
此外，在通常的产品中，将温度传感器以及电流传感器用的电极一并地形成的情况多，但这些电极的形成的有无与本发明的结构以及效果的相关性弱，所以省略说明以及图示。
另外，栅极焊盘21的位置、个数、栅极布线71的形状以及单元配置区域20的形状、个数等也根据MOSFET而多种多样，但它们与本发明的结构以及效果的相关性也弱，所以省略说明以及图示。
图2是示意地示出图1所示的区域PR1的结构的俯视图。区域PR1规定了横跨单元配置区域20的栅极焊盘21侧的端缘部的一部分以及与其相向的栅极焊盘21的端缘部的一部分的区域。
在此，在单元配置区域20中，矩阵状地配置有多个部件单元UC(在此是纵型MOSFET的部件单元)，但在栅极焊盘21中未配置部件单元，而配置有多个栅极接触孔13。
此外，在图2中，示出在单元配置区域20中上下左右以3×3矩阵排列有部件单元UC的例子，但这只是表示单元配置区域20的一部分，在单元配置区域20整体中排列更多的部件单元。
如图2所示，关于部件单元UC的俯视时形状，源极区域3包围外形为大致四边形的接触区域5的周围，进而其外周被阱区域4包围。此外，以与接触区域5及其周围的源极区域3的一部分接触的方式设置有源极接触孔12，在源极接触孔12的底部设置有由镍硅化物(NiSi2)构成的硅化物膜17，接触区域5被硅化物膜17覆盖。此外，在源极接触孔12内埋入有外部输出源电极10(附加有阴影线)。关于外部输出源电极10的结构，在后面详述。
另外，栅极焊盘21设置于在硅氧化膜14(绝缘膜)上设置的栅电极7的上方，栅电极7经由栅极接触孔13而与上方的外部输出栅电极15(附加有阴影线)电连接。关于外部输出栅电极15的结构，在后面详述。
接下来，使用图3所示的剖面图，说明图2所示的A-A线处的剖面结构。如图3所示，碳化硅MOSFET 100形成于较高浓度(n+)地含有n型(第1导电类型)杂质的SiC基板1上。
在SiC基板1的前表面侧主面(第1主面)上，形成有作为较低浓度(n-)地含有n型杂质的半导体层的漂移层2(半导体层)。漂移层2是例如通过外延生长而形成的外延生长层。
在漂移层2的上层部，选择性地形成有多个含有p型(第2导电类型)杂质的阱区域4(第1半导体区域)，在各个阱区域4的上层部，选择性地形成有较高浓度(p+)地含有p型杂质的接触区域5。另外，以包围接触区域5的方式形成有n+的源极区域3(第2半导体区域)。此外，源极区域3还被称为电流输出区域。
此外，源极区域3以及阱区域4被形成为如使用图2进行说明那样在俯视时同心状地包围接触区域5，阱区域4的从漂移层2的最外表面起的深度被形成为比源极区域3以及接触区域5的从漂移层2的最外表面起的深度更深。
在单元配置区域20中，在漂移层2上形成有栅极氧化膜6(栅极绝缘膜)，在栅极氧化膜6上形成有栅电极7。另外，在栅极焊盘21的形成区域中，在漂移层2上形成有比栅极氧化膜6厚的、厚度为1μm左右的硅氧化膜14，从栅极氧化膜6上到硅氧化膜14上，由含磷(P)的多晶硅膜形成有栅电极7。即，相互相邻的阱区域4的上表面侧端缘部之间为JFET(JunctionField Effect Transistor，结场效应晶体管)区域16，栅电极7设置于从JFET区域16上到阱区域4的端缘部上的栅极氧化膜6上，但从栅极焊盘21到单元配置区域20，从硅氧化膜14上到栅极氧化膜6上形成有栅电极7。此外，在栅极布线71(图1)的形成区域中也设置有硅氧化膜14，所有栅电极7经由栅极布线71相互电连接。
栅极氧化膜6被形成为覆盖单元配置区域20的漂移层2的主面上的大致整个面，但在接触区域5的上部和其周围的源极区域3的一部分上部形成有硅化物膜17，未设置栅极氧化膜6。另外，在栅极焊盘21的形成区域中，代替栅极氧化膜6而设置有硅氧化膜14，还有时将栅极氧化膜6和硅氧化膜14总称为“绝缘膜”。此外，接触区域5是为了降低接触电阻而设置的区域，但并非是必须的结构。
另外，以覆盖所有栅电极7的方式形成有层间绝缘膜8，在单元配置区域20中，以贯通层间绝缘膜8而到达硅化物膜17的方式设置有源极接触孔12，另外在栅极焊盘21的形成区域中，以贯通层间绝缘膜8而到达栅电极7的方式设置有栅极接触孔13。
另外，在单元配置区域20中，以埋入源极接触孔12的方式在层间绝缘膜8上形成有外部输出源电极10，另外在栅极焊盘21的形成区域中，在层间绝缘膜8上形成有外部输出栅电极15，在栅极接触孔13内埋入有外部输出栅电极15。
另外，在与外部输出源电极10以及外部输出栅电极15之间设置有树脂膜70，外部输出源电极10和外部输出栅电极15电气地分离。
另外，在SiC基板1的背面侧主面(与设置有漂移层2的一侧相反的第2主面)上，形成有金属膜和金属硅化物膜的层叠构造的漏电极9(第2主电极)。此外，在图3中，为便于说明，示出为单层构造。在本实施方式1中，漏电极9的金属膜是镍(Ni)膜，漏电极9的金属硅化物膜是NiSi2膜。另外，在漏电极9上形成有例如Ni膜和金(Au)膜的层叠构造的外部输出漏电极11。此外，在图3中，为便于说明，示出为单层构造。
在此，外部输出源电极10包括基底电极膜51a、52a、Cu膜53a以及应力缓和层54。即，以沿着单元配置区域20的端缘部的方式在层间绝缘膜8上设置有基底电极膜52a，在由基底电极膜52a包围的单元配置区域20的剩余的部分的层间绝缘膜8上设置有基底电极膜51a，源极接触孔12的内壁被基底电极膜51a覆盖。另外，在基底电极膜52a上设置有应力缓和层54，以覆盖包括应力缓和层54上在内的单元配置区域20的全域的方式设置有Cu膜53a。
应力缓和层54是为了缓和施加到Cu膜53a的应力而设置的，能够防止由于该应力而在硅氧化膜14中发生裂纹。此外，在未设置应力缓和层54的以往构造的情况下，在图3所示的区域“C”中发生裂纹。
相对于此，外部输出栅电极15包括基底电极膜51b以及Cu膜53b。即，以遍布栅极焊盘21的形成区域的全域的方式在层间绝缘膜8上设置有基底电极膜51b，栅极接触孔13的内壁被基底电极膜51b覆盖。另外，在基底电极膜51b上以覆盖栅极焊盘21的形成区域的全域的方式设置有Cu膜53b。此外，在本实施方式1中，Cu膜53a以及53b的膜厚是20μm。
在此，即使对外部输出源电极10与外部输出漏电极11之间施加高电压，在未对栅电极7施加电压的情况下，在栅电极7正下方的阱区域4中不会形成沟道。即，在该电压施加状况下，碳化硅MOSFET100成为电子不会流动的截止(OFF)状态。相对于此，对外部输出源电极10与外部输出漏电极11之间施加高电压，进而对栅电极7施加正电压。于是，在阱区域4上侧形成沟道，在从源极区域3经由沟道区域(阱区域4的栅电极7正下方的区域)、JFET区域16、漂移层2、SiC基板1、漏电极9的路径中流过电子。即，在该电压施加状况下，碳化硅MOSFET 100成为从外部输出源电极10朝向漏电极9流过电子的导通状态。这样，能够通过施加到栅电极7的栅极电压来控制电流的导通/截止。
<制造方法>
接下来，使用作为依次示出制造工序的剖面图的图4～图15，说明碳化硅MOSFET100的制造方法。
首先，如图4所示，在SiC基板1的一方的主面(前表面侧主面)上，使用CVD(chemical vapor deposition，化学气相沉积)法使n型的漂移层2进行外延生长。此外，漂移层2是碳化硅半导体层。
SiC基板1的厚度是50～500μm，在1×1019～1×1021cm-3的范围中含有n型杂质。另外，漂移层2的厚度是1～60μm，在1×1015～1×1017cm-3的范围中含有n型杂质。此外，由碳化硅MOSFET 100所需的耐压来决定漂移层2的厚度。
在这样的漂移层2上，使用照相制版(光刻)技术来形成以使之后成为阱区域4的区域露出的方式具有开口部的抗蚀剂掩模(未图示)。该抗蚀剂掩模被用作杂质注入阻止掩模。
在形成抗蚀剂掩模之后，从该抗蚀剂掩模的上方离子注入p型的杂质，在单元配置区域20中的漂移层2的上层部选择性地形成阱区域4。在此，阱区域4的厚度是0.5～2.0μm，例如使用Al作为p型杂质，其杂质浓度被设定为1×1017～5×1017cm-3的范围。
接下来，在去除抗蚀剂掩模之后，使用照相制版技术来形成以使之后成为源极区域3的区域露出的方式具有开口部的新的抗蚀剂掩模(未图示)。该抗蚀剂掩模也被用作杂质注入阻止掩模。
在形成抗蚀剂掩模之后，从该抗蚀剂掩模的上方离子注入n型杂质，在阱区域4的上层部形成源极区域3。在此，源极区域3的厚度是0.5～2.0μm，例如使用氮(N)作为n型杂质，其杂质浓度被设定为1×1018～1×1021cm-3的范围。
接下来，在去除抗蚀剂掩模之后，使用照相制版技术来形成以使之后成为接触区域5的区域露出的方式具有开口部的新的抗蚀剂掩模(未图示)。该抗蚀剂掩模也被用作杂质注入阻止掩模。
在形成抗蚀剂掩模之后，从该抗蚀剂掩模的上方离子注入p型杂质，在源极区域3的中央部形成接触区域5。在此，接触区域5的厚度是0.2～0.5μm，例如使用Al作为p型杂质，其杂质浓度被设定为1×1018～1×1021cm-3的范围内。
接下来，在去除抗蚀剂掩模之后，为了将所注入的n型以及p型的杂质活性化，实施1500℃以上的高温退火处理。
接下来，例如通过CVD法，在漂移层2上形成氧化膜(SiO2)。之后，在使用照相制版技术来形成以使单元配置区域20露出的方式具有开口部的蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻来去除单元配置区域20侧的氧化膜。由此，如图4所示，在栅极焊盘21的形成区域的漂移层2上形成硅氧化膜14。此外，硅氧化膜14的厚度被设定为0.5～2μm，但在本实施方式1中设为1μm。
之后，在图5所示的工序中，通过使SiC基板1(包括上部结构)暴露在含有氧、水蒸气的1000℃左右的环境中，从而对单元配置区域20的表面进行热氧化，形成热氧化膜(SiO2)的栅极氧化膜6。栅极氧化膜6的厚度是例如50nm。
将该栅极氧化膜6以及硅氧化膜14的形成工序称为在单元配置区域20以及栅极焊盘21的形成区域的上表面形成“绝缘膜”的工序。
此外，在上述中，设为栅极氧化膜6是热氧化膜而进行了说明，但栅极氧化膜6也可以是用CVD法来形成的氧化膜，还可以是热氧化膜和用CVD法来形成的氧化膜的层叠膜。而且，也可以对栅极氧化膜6的表面进行氮化。通过在形成栅极氧化膜6之后在1000℃以上的高温下在一氧化氮(NO)或者二氧化氮(N2O)气体中进行退火，能够进行氮化。
接下来，通过CVD法，在绝缘膜上形成以1×1019～1×1021cm-3的范围含有磷(P)的多晶硅膜而作为栅电极7。栅电极7的厚度被设定为300～600nm的范围，但在本实施方式1中设为500nm。此外，栅电极7也可以由含有硼(B)的p型的多晶硅形成。
接下来，在使用照相制版技术来形成以使源极区域3的上方以及接触区域5的上方的栅电极7露出的方式具有开口部的蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻来去除在开口部中露出的栅电极7。由此，如图6所示，在源极区域3的上方以及接触区域5的上方存在的栅电极7被去除，在阱区域4、JFET区域16以及栅极焊盘21的形成区域的上方隔着绝缘膜而残留栅电极7。
接下来，在SiC基板1(包括上部结构)的整个面，例如通过CVD法来形成厚度为1μm的硅氧化膜而作为层间绝缘膜8。接下来，在使用照相制版技术来形成以使单元配置区域20的接触区域5的上方及其周围的源极区域3的上方的层间绝缘膜8露出的方式具有开口部的蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻来去除在开口部中露出的层间绝缘膜8，并且将其下方的栅极氧化膜6也去除，从而形成图7所示的源极接触孔12。
能够在该蚀刻中使用湿蚀刻或干蚀刻、或者其两方。在湿蚀刻中，使用混合HF和NH4F而得到的缓冲氢氟酸溶液(BHF：Buffered Hydrogen Fluoride)。另外，干蚀刻使用反应性离子蚀刻(RIE：Reactive Ion Etching)。在该情况下，作为蚀刻气体而使用三氟甲烷(CHF3：Trifluoromethane)和氧(O2)。该干蚀刻是各向异性蚀刻(Anisotropic Etching)。此外，蚀刻气体不限于CHF3，还能够使用全氟丙烷(C3F8：Perfluoropropane)。
通过该蚀刻，在源极接触孔12的底面露出源极区域3的一部分以及接触区域5。
接下来，在去除蚀刻掩模之后，在图8所示的工序中，在SiC基板1(包括上部结构)的整个面，例如通过溅射法来形成厚度为50nm左右的Ni膜ML之后，实施退火处理(第1退火处理)。由此，在源极接触孔12的底面露出的源极区域3以及接触区域5的上部，形成金属硅化物膜(在此是NiSi2膜)。
在此，在退火处理中，例如通过RTA(Rapid Thermal Annealing，快速热退火)法，在温度300～800℃下进行1～3分钟的加热。通过该温度下的加热，Ni膜的Ni和与其相接的构成接触区域5以及源极区域3的SiC进行反应，形成硅化物膜17。此外，不与SiC相接的Ni膜不反应，所以以Ni的状态原样地残留。
在形成硅化物膜17之后，例如用含有硫酸或者盐酸的酸溶液对SiC基板1进行洗净。通过该洗净，在硅化物化反应中未反应的Ni膜被去除。通过去除该未反应的Ni膜，得到图9所示的结构。
接下来，在使用照相制版技术来形成以使栅极焊盘21的形成区域的栅电极7的上方的层间绝缘膜8露出的方式具有多个开口部的蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻来去除在多个开口部中露出的层间绝缘膜8，从而形成栅极接触孔13。在该蚀刻中，能够使用与源极接触孔12的蚀刻相同的方法。
通过该蚀刻，如图10所示，在栅极接触孔13的底面露出栅电极7。
之后，在图10所示的工序中，在SiC基板1的背面形成漏电极9。以下，说明该漏电极9的形成方法。
首先，针对SiC基板1的背面，通过溅射法来形成厚度为300nm的Ni膜。接下来，对该Ni膜实施热处理而形成硅化物。例如，用RTA法来实施1000℃左右的退火处理(第2退火处理)。第2退火处理的温度比第1退火处理的温度(300～800℃)高，进行30秒的加热。由此，能够使源极接触孔12内的硅化物膜17的接触电阻进一步降低。而且，形成于SiC基板1的背面的Ni膜与SiC基板1的背面进行反应而同时还形成NiSi2膜，在NiSi2膜与SiC基板1之间也实现低电阻的欧姆接触。此外，Ni膜的厚度厚至300nm，所以并非厚度方向的全部都成为NiSi2膜。这样，在SiC基板1的背面，如图10所示形成Ni膜和NiSi2膜的层叠构造的漏电极9。
接下来，在图11所示的工序中，在源极接触孔12、栅极接触孔13以及层间绝缘膜8上形成基底电极膜51。基底电极膜51成为与硅化物膜17相接的一侧为Ti膜、且在其上层叠有Cu膜的层叠构造。
Ti膜的膜厚是30～100nm，例如通过溅射法来形成。Cu膜的膜厚是100～500nm，例如通过溅射法来形成。构成基底电极膜51的Cu膜成为后述的Cu膜的种膜(seed film)。此外，基底电极膜51不限定于Ti和Cu的层叠膜。也可以从与硅化物膜17相接的一侧起依次是成为Ti/TiN/Cu的层叠膜、成为TiN/Cu的层叠膜、成为Ti/Al/Cu的层叠膜、成为Ti/TiN/Al/Cu的层叠膜、成为Ti/Al/Ni/Cu的层叠膜、成为Ti/TiN/Al/Ni/Cu的层叠膜。TiN作为势垒金属发挥作用。Ta、W、WN、TiW等也能够用作势垒金属。另外，基底电极膜51的形成方法不限于溅射法。还能够使用蒸镀法、CVD法。
接下来，利用照相制版和蚀刻处理对基底电极膜51进行构图，从而如图12所示，在单元配置区域20中形成基底电极膜51a，在栅极焊盘21的形成区域中形成基底电极膜51b。
之后，在图13所示的工序中，进行照相制版处理，形成具有沿着基底电极膜51a的端缘部的开口部OP1的抗蚀剂75。在抗蚀剂75的开口部OP1的底部露出基底电极膜51a，其宽度能够通过开口部OP1的设定而在0.1～1.0mm的范围中进行设定。
接下来，在开口部OP1的底部露出的基底电极膜51a的表面形成凹凸。凹凸被形成为平面方向的宽度是1μm以下、且高度为10～100nm。通过在露出的基底电极膜51a的表面形成凹凸，如图13所示成为基底电极膜52a。此外，凹凸由于微小而在图13中未明示。
在本实施方式1中，通过对基底电极膜52a的表面照射氩(Ar)离子而形成凹凸。更具体而言，向收纳有形成有抗蚀剂75的阶段的SiC基板1的真空容器中导入Ar气体，对SiC基板1与预定的电极之间施加高电压而产生高电场，从而产生Ar离子，通过高电场对SiC基板1照射Ar离子，从而在露出的基底电极膜51a的表面形成凹凸，成为基底电极膜52a。此外，Ar气体的压力是10Pa，施加电压是1kV，投入功率是800W。
接下来，在去除抗蚀剂75之后，进行照相制版处理，如图14所示，在基底电极膜52a与基底电极膜51b之间形成抗蚀剂76。抗蚀剂76被形成为覆盖基底电极膜52a和基底电极膜51b的一部分，但由于沿着基底电极膜52a的端缘部形成，所以在基底电极膜52a与栅极布线71(图1)相向的区域中也形成抗蚀剂76。
接下来，在图15所示的工序中，进行Cu膜的形成。在Cu膜的形成中能够使用通常的电解镀覆法。镀覆液使用硫酸铜，在正电极中使用铜，电流密度设为0.03～0.06A/cm2。通过电解镀覆法，在单元配置区域20以及栅极焊盘21的形成区域中分别形成厚度为20μm的Cu膜53a以及53b。此时，在表面没有凹凸的基底电极膜51a以及51b上，分别形成晶体粒径为10μm左右的Cu膜53a以及53b。另一方面，在表面有凹凸的基底电极膜52a上，形成晶体粒径为1μm以下的Cu膜54。Cu膜54的膜厚是5μm左右。该晶体粒径小的Cu膜54作为应力缓和层发挥功能，所以能够称为应力缓和层54。
此外，利用电解镀覆法的Cu膜53a、53b以及54仅在基底电极膜51a、51b以及52a上生长。
在形成Cu膜53a、53b、54之后，在去除抗蚀剂76后的阶段的SiC基板1上形成树脂膜，通过照相制版和蚀刻处理对树脂膜进行构图，向去除抗蚀剂76之后的开口部埋入树脂膜70。树脂膜使用作为有机树脂的聚酰亚胺(polyimde)。另外，树脂膜的膜厚被设定为比Cu膜53a、53b的膜厚稍微厚，在栅极布线71的形成区域中，树脂膜70覆盖栅极布线71。经由以上的工序，SiC基板1的前表面侧主面的制造工序完成。
之后，通过溅射法等，在漏电极9上形成外部输出漏电极11。外部输出漏电极11例如能够使用膜厚为150nm的金(Au)膜、或者膜厚为500nm的Ni膜和膜厚为150nm的Au膜的层叠膜。经由以上的工序，图3所示的碳化硅MOSFET 100完成。
此外，在Cu膜53a以及53b上利用引线搭接来接合Cu引线(未图示)之后，利用树脂等进行密封，从而完成平面栅极型MOSFET的模块。
如以上说明那样，在碳化硅MOSFET 100中，以沿着单元配置区域20的端缘部的方式在层间绝缘膜8上设置有基底电极膜52a，在其上设置有应力缓和层54，所以即使在使Cu膜53a的厚度厚至20μm的情况下，Cu膜53a的应力也被缓和，能够防止在硅氧化膜14和栅极氧化膜6的接合部附近发生裂纹。此外，在Cu膜53a的厚度超过10μm时开始发生裂纹，所以本发明对具备厚度超过10μm的Cu膜的半导体装置有效，更为现实地是对具备厚度为15～30μm的Cu膜的半导体装置有效。
此外，通过使Cu膜53a的厚度成为15μm以上，能够提高短路耐受量。
另外，应力缓和层54由晶体粒径小的Cu膜构成，所以外部输出源电极10的电阻不会增大。
而且，在由于Ar离子的照射而在表面具有凹凸的基底电极膜52a上利用通常的电解镀覆法来形成Cu膜时，自对准地形成晶体粒径小的Cu膜54(应力缓和层54)，所以能够抑制为了形成应力缓和层54而导致制造工序增加，能够抑制制造成本的增加。
<能够抑制氧化膜发生裂纹的理由>
以下，说明在表面有凹凸的基底电极膜52a上形成晶体粒径小(晶体粒径为1μm以下)的Cu膜54的理由。另外，说明晶体粒径小的Cu膜54(应力缓和层54)防止硅氧化膜14发生裂纹的理由。
利用电解镀覆法的Cu膜仅在Cu膜上生长。作为层叠膜的基底电极膜51a、51b以及52a的最上层是Cu膜，作为种膜发挥功能。
在此，基底电极膜51a的最上层的Cu膜虽然表面平坦，但在基底电极膜52a的最上层的Cu膜中，存在平面方向的宽度为1μm以下、高度为10～100nm的凹凸。如果在其上通过电解镀覆法进行Cu膜的生长，则能够在各个凹凸中使具有不同的晶粒的Cu膜生长。
凹凸的平面方向的宽度是1μm以下，所以在基底电极膜52a的上部生长的Cu膜的晶体粒径不会成为1μm以上。其结果，在有表面凹凸的基底电极膜52a上，自对准地形成晶体粒径为1μm以下的Cu膜54。另外，生长的晶粒成为柱状，其高度为5μm左右。即，横宽为1μm以下、且高度为5μm左右的柱状晶体生长而构成Cu膜54。
此外，如果降低电解镀覆法中的Cu膜的生长速度，则柱状晶体的高度增大。其原因为，在生长中为了继承下面的晶粒的结晶性而花费时间。在电解镀覆法中，通过降低电流密度或者降低镀覆液的温度而能够降低Cu膜的生长速度，通过调整Cu膜的生长速度而能够调整柱状晶体的高度。
此外，Cu膜54的晶体粒径是0.1～1μm左右，Cu膜53a以及53b的晶体粒径是3～15μm左右。
在此，晶体粒径小的Cu膜54在其内部包含许多晶界。晶界使在厚的Cu膜53a的内部发生的应力分散。因此，防止应力集中到外部输出源电极10的端缘部，能够防止在外部输出源电极10的端缘部所设置的硅氧化膜14和栅极氧化膜6的接合部附近发生裂纹。
此外，根据发明人的实验，确认了在晶体粒径为0.1～1μm且厚度为5μm的铜膜和晶体粒径为10μm左右且厚度分别为15μm、20μm、30μm的铜膜的组合中裂纹的发生被防止。
<实施方式2>
<装置结构>
在以上说明的实施方式1的碳化硅MOSFET 100中，示出了将应力缓和层54设置于外部输出源电极10的端缘部的结构，但应力缓和层54的配置位置不限定于该端缘部。
图16是本发明所涉及的实施方式2中的平面栅极型的碳化硅MOSFET 200的部分俯视图，是示意地示出图1所示的区域PR2的结构的图。如图16所示，在碳化硅MOSFET 200中，除了设置于单元配置区域20的端缘部的基底电极膜52a以外，在单元配置区域20的端缘部以外的部分中设置有表面有凹凸的条纹状的基底电极膜52b。
即，在部件单元UC的水平方向(X方向)的排列之间，以沿着部件单元UC的纵向(Y方向)的排列的方式设置有条纹状的基底电极膜52b。此外，在条纹状的基底电极膜52b上，自对准地形成有条纹状的应力缓和层54b，但省略图示。应力缓和层54b的宽度是5μm，配置间隔是30μm。
接下来，使用图17所示的剖面图，说明图16所示的B-B线处的剖面结构。如图17所示，碳化硅MOSFET 200的剖面结构基本上与图3所示的碳化硅MOSFET 100的剖面结构相同，但在单元配置区域20中，从单元配置区域20的端缘部到该端缘部的最近的部件单元UC的上部，设置有基底电极膜52a。即，在单元配置区域20的端缘部的最近的部件单元UC中，基底电极膜52a覆盖源极接触孔12的内表面。此外，基底电极膜51a覆盖单元配置区域20的端缘部的最近的部件单元UC以外的部件单元UC的源极接触孔12的内表面。
另外，在部件单元UC的水平方向的排列之间的栅电极7的上方，也在之间隔着层间绝缘膜8而配置有基底电极膜52b。
因此，在从单元配置区域20的端缘部到该端缘部的最近的部件单元UC的上部为止设置的基底电极膜52a上形成有应力缓和层54，在部件单元UC的水平方向的排列之间的栅电极7的上方设置的基底电极膜52b上，形成有应力缓和层54b。
这样，在单元配置区域20的端缘部以外的部分中设置条纹状的基底电极膜52b，在其上部自对准地形成条纹状的应力缓和层54b，所以能够进一步降低在Cu膜53a内发生的应力。对将Cu膜53a的膜厚设定为20μm以上例如30μm的情况、或芯片尺寸变大的情况、即Cu膜53a的宽度变大的情况的Cu膜53a的应力降低有效。此外，通过在单元配置区域20的端缘部以外的部分中也设置基底电极膜52b，防止在层间绝缘膜8中产生裂纹的效果得到提高。
另外，应力缓和层54以及54b的形成方法与实施方式1相同，所以能够抑制为了形成应力缓和层54以及54b而导致制造工序增加，能够抑制制造成本的增加。
<制造方法>
接下来，使用作为依次示出制造工序的剖面图的图18～图20，说明碳化硅MOSFET200的制造方法。
此外，直至达到图18的结构为止的工序与使用图4～图12说明的工序相同，所以省略说明。
经由使用图4～图12说明的工序，在单元配置区域20中形成基底电极膜51a，并在栅极焊盘21以及栅极布线71的形成区域中形成基底电极膜51b之后，在图18所示的工序中进行照相制版处理而形成抗蚀剂75，该抗蚀剂75具有从基底电极膜51a的端缘部到该端缘部的最近的部件单元UC的上部为止设置的开口部OP11以及在部件单元UC的水平方向的排列之间的栅电极7的上方设置的条纹状的开口部OP12。在抗蚀剂75的开口部OP11以及OP12的底部露出基底电极膜51a。
接下来，在开口部OP11以及OP12的底部露出的基底电极膜51a的表面，形成凹凸。凹凸被形成为平面方向的宽度为1μm以下且高度为10～100nm。通过在露出的基底电极膜51a的表面形成凹凸，如图18所示在开口部OP11以及OP12的底部分别形成基底电极膜52a以及52b。此外，凹凸的形成方法与实施方式1相同。
接下来，在去除抗蚀剂75之后进行照相制版处理，如图19所示，在基底电极膜52a与基底电极膜51b之间形成抗蚀剂76。抗蚀剂76被形成为覆盖基底电极膜52a和基底电极膜51b的一部分，但由于沿着基底电极膜52a的端缘部形成，所以在基底电极膜52a与栅极焊盘21(图1)相向的区域中也形成抗蚀剂76。此外，在栅极布线71的形成区域中以使基底电极膜51b的上方成为开口部的方式对抗蚀剂76进行构图。
接下来，在图20所示的工序中，进行Cu膜的形成。在Cu膜的形成中，与实施方式1同样地使用通常的电解镀覆法。电解镀覆的条件与实施方式1相同。
通过电解镀覆法，在单元配置区域20以及栅极布线71的形成区域中分别形成厚度为20μm的Cu膜53a以及53b。此时，在表面没有凹凸的基底电极膜51a以及51b上，分别形成晶体粒径为10μm左右的Cu膜53a以及53b。另一方面，在表面有凹凸的基底电极膜52a以及52b上，分别形成晶体粒径为1μm以下的Cu膜54以及54b。Cu膜54的膜厚是5μm左右。该晶体粒径小的Cu膜54以及54b由于作为应力缓和层发挥功能，所以能够称为应力缓和层54以及54b。此外，在栅极焊盘21(图1)的形成区域中在基底电极膜51b上形成Cu膜53b。
在形成Cu膜53a、53b、54以及54b之后，在去除抗蚀剂76后的阶段的SiC基板1上形成树脂膜，通过照相制版和蚀刻处理对树脂膜进行构图，向去除抗蚀剂76之后的开口部埋入树脂膜70。树脂膜使用聚酰亚胺(polyimde)。另外，树脂膜的膜厚设定为比Cu膜53a、53b的膜厚稍微厚，在栅极布线71的形成区域中树脂膜70覆盖栅极布线71。经由以上的工序，SiC基板1的前表面侧主面的制造工序完成。
以后，经由与实施方式1相同的工序，在漏电极9上形成外部输出漏电极11，从而完成图17所示的碳化硅MOSFET 200。
此外，在以上的说明中，应力缓和层54b的宽度为5μm，配置间隔为30μm，但并不限定于这些，能够根据Cu膜53a、53b的膜厚以及芯片尺寸来适当调整。
<实施方式3>
<向沟槽栅极型的MOSFET的应用>
在以上说明的实施方式1以及2中，示出将本发明应用于平面栅极型的碳化硅MOSFET的结构，但本发明还能够应用于沟槽栅极型的MOSFET。
在实施方式1以及2中说明的平面栅极型的碳化硅MOSFET 100以及200中，在从源极区域3经过沟道区域(阱区域4的栅电极7正下方的区域)、JFET区域16、漂移层2、SiC基板1、漏电极9的路径中流过电子。
在此，JFET区域16的杂质浓度为低浓度，因此电阻值高，MOSFET的导通电阻值变高。已开发出为了降低该导通电阻值、即为了增大漏极电流而不设置JFET区域16的所谓沟槽栅极型的MOSFET。
图21是示出本发明所涉及的实施方式3的平面栅极型的碳化硅MOSFET 300的结构的剖面图。此外，在图21中，对与使用图3说明的碳化硅MOSFET 100相同的结构附加同一符号，省略重复的说明。
图21是与实施方式1中的图3对应的剖面图，在漂移层2的上层部，以在SiC基板1的厚度方向上延伸的方式形成有多个沟槽TR，在多个沟槽TR之间的漂移层2的上层部设置有阱区域4，在阱区域4的上层部选择性地设置有接触区域5，以夹着接触区域5的方式设置有源极区域3。阱区域4的从漂移层2的最外表面起的深度被形成为比源极区域3以及接触区域5的从漂移层2的最外表面起的深度更深。此外，接触区域5、阱区域4以及源极区域3沿着沟槽TR设置。
沟槽TR被设置为到达超过阱区域4的最深部的深度，沟槽TR的内表面被栅极氧化膜6覆盖，在沟槽TR内的由栅极氧化膜6规定的空间内埋入有栅电极7A。栅极氧化膜6与阱区域4以及源极区域3的侧面相接。此外，栅电极7A被形成为达到超过阱区域4的最深部的深度。
栅极氧化膜6被设置为覆盖沟槽TR的内表面并且覆盖漂移层2上，但在接触区域5的上部和两侧的源极区域3的一部分上部形成有硅化物膜17，未设置栅极氧化膜6。另外，在栅极焊盘21的形成区域中，代替栅极氧化膜6而设置有硅氧化膜14。
栅电极7A被埋入于沟槽TR内，并且设置于漂移层2上的栅极氧化膜6上以及硅氧化膜14上，以覆盖所有栅电极7A的方式设置有层间绝缘膜8。
另外，在单元配置区域20中，以贯通层间绝缘膜8而到达硅化物膜17的方式设置有源极接触孔12，另外在栅极焊盘21的形成区域中，以贯通层间绝缘膜8而到达栅电极7A的方式设置有栅极接触孔13。
另外，在单元配置区域20中，以埋入源极接触孔12的方式在层间绝缘膜8上形成有外部输出源电极10，另外在栅极焊盘21的形成区域中，在层间绝缘膜8上形成有外部输出栅电极15，在栅极接触孔13内埋入有外部输出栅电极15。
另外，在与外部输出源电极10以及外部输出栅电极15之间设置有树脂膜70，外部输出源电极10和外部输出栅电极15被电气地分离。
如图21所示，在碳化硅MOSFET 300中，与图3所示的碳化硅MOSFET 100同样地，以沿着单元配置区域20的端缘部的方式在层间绝缘膜8上设置有基底电极膜52a，在其上设置有应力缓和层54，所以即使在使Cu膜53a的厚度厚至20μm的情况下，Cu膜53a的应力也被缓和，能够防止在硅氧化膜14和栅极氧化膜6的接合部附近发生裂纹。
另外，应力缓和层54由晶体粒径小的Cu膜构成，所以外部输出源电极10的电阻不会增大。
另外，应力缓和层54的形成方法与实施方式1相同，所以能够抑制为了形成应力缓和层54而导致制造工序增加，能够抑制制造成本的增加。
在碳化硅MOSFET 300中，阱区域4中的隔着栅极氧化膜6而与栅电极7A相向、且在导通动作时形成反转层的区域成为沟道区域。与平面栅极型不同，在与SiC基板1的主面垂直的方向上形成沟道区域。
在沟槽栅极型的MOSFET中，不存在在平面栅极型的MOSFET中存在的JFET区域。JFET区域的杂质浓度为低浓度，因此电阻值高，是MOSFET的导通电阻值变高的主要原因，但在沟槽栅极型的MOSFET中，由于不存在JFET区域，所以相比于平面栅极型的MOSFET，能够降低导通电阻值。
此外，在实施方式3的碳化硅MOSFET 300中，示出将应力缓和层54设置于外部输出源电极10的端缘部的结构，但应力缓和层54的配置位置不限定于该端缘部，也可以如使用图16说明的实施方式2那样设为如下结构：除了在单元配置区域20的端缘部所设置的基底电极膜52a以外，在单元配置区域20的端缘部以外的部分设置有表面有凹凸的条纹状的基底电极膜52b。
<变形例1>
在以上说明的实施方式2的碳化硅MOSFET 200中，公开了在单元配置区域20中设置有条纹状的应力缓和层54b的结构，但应力缓和层的形状以及配置不限于此。
例如在图22中示出如下结构：在部件单元UC的水平方向(X方向)的排列之间以及部件单元UC的纵向(Y方向)的排列之间，分别以沿着部件单元UC的Y方向的排列以及X方向的排列的方式设置有应力缓和层54b，在俯视时成为矩阵状。
另外，应力缓和层54b也可以并非连续地设置，还可以在俯视时为长方形形状、圆(椭圆)形形状。
例如在图23中示出如下结构：在部件单元UC的X方向的排列之间，设置有具有部件单元UC的Y方向的长度程度的长度以及部件单元UC的X方向的排列间隔程度的宽度的在俯视时为长方形形状的应力缓和层54b。
另外，在图24中示出如下结构：在部件单元UC的X方向的排列之间，设置有具有部件单元UC的Y方向的长度程度的直径的在俯视时为圆形形状的应力缓和层54b。
另外，应力缓和层54b的排列也可以并非是串联而是如交错图案那样排列，另外即便是条纹状也可以具有曲线，能够根据Cu膜53a、53b的膜厚以及芯片尺寸来适当调整。
<变形例2>
在以上说明的实施方式1以及2中，示出部件单元UC的俯视时形状是四边形形状的结构，但部件单元UC的俯视时形状即使是长方形、多边形，仍起到发明的效果。另外，即便是沟槽栅极，只要在部件单元UC的周围设置沟槽即可，所以即便是在实施方式3中说明的沟槽栅极型的MOSFET，部件单元UC的俯视时形状也没有限定。
<变形例3>
在以上说明的实施方式1～3中，示出应力缓和层54b仅配置于单元配置区域20的结构，但应力缓和层也可以还配置于栅极焊盘21的形成区域。其形状、配置能够根据Cu膜53a、53b的膜厚以及芯片尺寸来适当调整。
另外，在实施方式1～3中，示出应力缓和层54b配置于单元配置区域20的一部分的结构，但也可以设为在单元配置区域20的全域中配置有应力缓和层54b的结构。即，还可以将部件单元UC的上方的基底电极膜51a也置换为基底电极膜52a。
<变形例4>
在以上说明的实施方式1中，说明了用Ar离子的照射来形成表面有凹凸的基底电极膜52a的方法，但基底电极膜52a的形成方法不限于此。例如，也可以通过利用氯系气体的短时间的各向异性蚀刻、喷射SiO2的微粒子的喷砂法等来形成凹凸。
另外，也可以并非是凹凸，而是在表面形成改性层，例如使基底电极膜51a的与基底电极膜52a相当的区域的表面非晶质化也是有效的。只要能够通过表面的改性来减小利用电解镀覆法生长的Cu膜的粒径，就不限定其方法。此外，如果使基底电极膜的表面非晶质化，则由于大量形成Cu膜的晶体生长的种(起点)，所以Cu膜的晶粒变小。
此外，在用离子的照射来形成基底电极膜52a的情况下，控制比较容易，能够抑制凹凸的尺寸、形状的偏差。
<变形例5>
也可以以使Cu膜和树脂膜70不接触的方式，在Cu膜53a、53b与树脂膜70之间设置无机绝缘膜。在无机绝缘膜的绝缘材料中，能够使用具有可克服在向功率器件施加使用电压时所施加的电场的绝缘破坏强度的材料、例如氮化硅膜(SiN)等。通过在Cu膜53a、53b与树脂膜70之间设置无机绝缘膜，即使对Cu膜53a以及53b施加高温动作中的热应力以及外力，Cu膜53a、53b和树脂膜70也不会接触，防止在高温动作时铜扩散到树脂膜70中、或者铜由于树脂膜70中的水分、氧而氧化。因此，能够防止树脂膜的保护性能的劣化、器件泄漏电流的发生等器件可靠性的劣化。因此，能够实质上提高成品率、生产率。
<变形例6>
在以上说明的实施方式1中，说明了通过在Cu膜53a以及53b上与Cu引线接合而完成MOSFET的模块的结构，但即使在应用不使用Cu引线的构造、例如DBC(direct bondcupper，直接搭接铜)的情况下，在使Cu膜厚变厚的情况下当然也能够应用本发明。
<变形例7>
在以上说明的实施方式1～3中，公开了半导体器件是纵型的MOSFET的情况，但即使在具有将例如图1、图3以及图18所示的SiC基板1的导电类型设为p型(第2导电类型)的IGBT的部件单元的IGBT中应用本发明的情况下，仍起到与纵型MOSFET同样的效果。因此，本发明对MOSFET、IGBT等具有MOS构造的全部开关器件有效。
另外，本发明还能够应用于通过机械地或者化学地或者其它方法来去除SiC基板1而仅由漂移层2(外延生长层)构成的独立基板(自立基板)。此外，仅由漂移层构成的独立基板还能够称为“SiC基板”。
<变形例8>
另外，如以上说明那样，本发明的特征在于层间绝缘膜8上的外部输出源电极10以及外部输出栅电极15的结构。因此，所使用的半导体没有限制，除了碳化硅以外，还能够使用硅(Si)、氮化镓(GaN)、金刚石(C)等。
此外，在使用具有比碳化硅等硅半导体宽的宽带隙的半导体材料的情况下，能够得到与Si半导体装置相比耐压性更优良、容许电流密度也更高、耐热性更优良并能够进行高温动作的半导体装置。
<实施方式4>
<向Cu膜上部的应用>
在以上说明的实施方式1～3中，示出将应力缓和层设置于碳化硅MOSFET的Cu膜的下部的结构，但应力缓和层的应用位置不限于此。
碳化硅MOSFET如先前说明那样被安装到模块而被用作功率模块。关于功率模块的构造，被称为壳体构造的构造是主流。壳体构造的功率模块采用如下结构：在散热用的基体板上经由绝缘基板而安装碳化硅MOSFET，包围绝缘基板以及碳化硅MOSFET的壳体被粘接到基体板。
在安装于功率模块内的碳化硅MOSFET中，其主电极(源电极以及漏电极)与主电极子端子连接。在主电极和主电极子端子的连接中使用搭接引线。另外，在壳体内填充有密封树脂。为了防止施加高电压时的绝缘不良，作为功率模块的密封树脂，一般使用以聚硅酮凝胶为代表的绝缘性的凝胶状树脂。
在实施方式1～3所示的例子中，碳化硅MOSFET的外部输出源电极10的最外表面为Cu膜53a，但根据发明人的验证，判明了在对Cu膜搭接Cu引线并用密封树脂来填充壳体内的情况下，在密封树脂与Cu膜之间有可能发生裂纹。因此，发明人得出通过在Cu膜的上部也设置应力缓和层从而有效地抑制裂纹的发生这样的见解。
<装置结构>
图25是示意地示出本发明所涉及的实施方式4的平面栅极型的碳化硅MOSFET 400的上表面结构的俯视图。在图25中，示出对碳化硅MOSFET 400进行引线搭接并在壳体内用密封树脂进行了密封的状态，但关于壳体、散热用的基体板、绝缘基板、主电极端子以及密封树脂，为便于说明而省略图示。
如图25所示，在碳化硅MOSFET 400中，在单元配置区域20的中央部分，设置有露出Cu膜53a的引线接合区域80R，在引线接合区域80R以外的部分，Cu膜53a被上部应力缓和层54c覆盖。另外，在栅极焊盘21的中央部分，设置有露出Cu膜53b的引线接合区域81R，在引线接合区域81R以外的部分，Cu膜53b被上部应力缓和层54d覆盖。
在图25中，在单元配置区域20的引线接合区域80R的Cu膜53a上搭接6根Cu引线80(外部连接布线)，在栅极焊盘21的引线接合区域81R的Cu膜53b上搭接1根Cu引线81(外部连接布线)。Cu引线80以及81的直径能够从0.1～0.5mm(100～500μm)中选择。
图26是示出从图25省略Cu引线80以及81后的状态的碳化硅MOSFET 400的俯视图。在图26中，将引线接合区域80R以及81R中的Cu引线80以及81的接合(搭接)部分分别作为Cu引线接合部80a以及81a而用虚线包围来图示。Cu引线80以及81在Cu引线接合部80a以及81a中分别与Cu膜53a以及53b直接接合。
使用图27所示的剖面图，说明图26所示的C-C线处的剖面结构。如图27所示，在碳化硅MOSFET 400中，外部输出源电极10包括基底电极膜51a、52a、Cu膜53a、Cu膜下部的应力缓和层54以及Cu膜上部的上部应力缓和层54c。另外，外部输出栅电极15包括基底电极膜51b、Cu膜53b以及Cu膜上部的上部应力缓和层54d。
如在实施方式1中说明那样，以沿着单元配置区域20的端缘部的方式在层间绝缘膜8上设置有基底电极膜52a，在由基底电极膜52a包围的单元配置区域20的剩余的部分的层间绝缘膜8上设置有基底电极膜51a。另外，在基底电极膜52a上设置有应力缓和层54，以覆盖包括应力缓和层54上在内的单元配置区域20的全域的方式设置有Cu膜53a，除了引线接合区域80R以外，在Cu膜53a的上层部设置有上部应力缓和层54c。
另外，以遍布栅极焊盘21的形成区域的全域的方式在层间绝缘膜8上设置有基底电极膜51b，在基底电极膜51b上以覆盖栅极焊盘21的形成区域的全域的方式设置有Cu膜53b，除了未图示的引线接合区域81R以外，在Cu膜53b的上层部设置有上部应力缓和层54d。
另外，如图27所示，在单元配置区域20的引线接合区域80R的Cu膜53a上接合有Cu引线80。此外，在栅极焊盘21的引线接合区域81R的Cu膜53b上也接合有Cu引线81，但在图27中未图示引线接合区域81R以及Cu引线81。
上部应力缓和层54c以及54d是晶体粒径为1μm以下的Cu膜。另外，上部应力缓和层54c以及54d的膜厚是0.5～5μm。该晶体粒径小的上部应力缓和层54c以及54d与应力缓和层54同样地作为应力缓和层发挥功能。
如图27所示，Cu引线80以及81和碳化硅MOSFET 400(图25)例如通过聚硅酮凝胶等密封树脂90而被密封到未图示的壳体内。
上部应力缓和层54c以及54d是为了缓和施加到Cu膜53a以及53b的应力而设置的，能够防止由于该应力而在密封树脂90与上部应力缓和层54c以及54d之间发生裂纹。
如以上说明那样，在实施方式4的碳化硅MOSFET 400中，通过在Cu膜的上部设置上部应力缓和层54c以及54d，除了能够防止在硅氧化膜14和栅极氧化膜6的接合部附近发生裂纹的效果以外，还起到防止在密封树脂90中发生裂纹的效果。
<上部应力缓和层的制造方法>
上部应力缓和层54c以及54d能够用以下的方法来形成。即，在经由使用图4～图15说明的工序来制造碳化硅MOSFET 100之后，在Cu膜53a以及53b上，分别以覆盖成为引线接合区域80R以及81R的部分的方式用抗蚀剂材料等来形成掩模之后，对未被掩模覆盖的Cu膜53a以及53b照射Ar离子。之后，去除掩模而进行100～300℃的退火。被照射Ar离子的Cu膜53a以及53b分别变化为晶体粒径为1μm左右、厚度为1μm左右的上部应力缓和层54c以及54d。
另外，通过对引线接合区域80R以及81R以外的区域的Cu膜53a以及53b施加100～1000N/cm2的载荷，也能够形成上部应力缓和层54c以及54d。在该情况下，被施加载荷的Cu膜53a以及53b分别成为晶体粒径为1μm左右、厚度为5μm左右的上部应力缓和层54c以及54d。
此外，以上说明的本实施方式1～4中的晶体粒径的定义为，在Cu膜的剖面中将晶粒换算为面积相等的正方形的情况下的一边的长度、所谓的面积相当粒径。
<变形例1>
在以上说明的实施方式4中，考虑Cu引线80以及81的对位的偏移，在Cu引线接合部80a以及81a的端缘部与引线接合区域80R以及81R的端缘部之间，如图26所示隔开1～10μm程度的间隔。即，以使Cu引线接合部80a以及81a分别与上部应力缓和层54c以及54d不重叠的方式，比Cu引线接合部80a以及81a更宽地形成引线接合区域80R以及81R。
但是，Cu引线接合部80a以及81a也可以分别与上部应力缓和层54c以及54d重叠。即，也可以在Cu引线接合部80a以及81a的端缘部与引线接合区域80R以及81R的端缘部之间不设置间隔。能够在与密封树脂90之间不产生裂纹的条件下设定上部应力缓和层54c以及54d的形成范围。
此外，也可以是Cu引线接合部80a以及81a分别与上部应力缓和层54c以及54d部分地重叠。上部应力缓和层54c以及54d也是Cu，所以即使Cu引线接合部80a以及81a分别与上部应力缓和层54c、54d部分地重叠，在Cu引线80以及81的接合中也没有问题。
换言之，也可以设为如下结构：在单元配置区域20以及栅极焊盘21中，不分别设置露出Cu膜53a以及53b的引线接合区域80R以及81R，而将Cu引线80以及81接合到上部应力缓和层54c以及54d。通过不设置引线接合区域80R以及81R，从而掩模工序减少，所以能够削减制造成本。
<其它变形例>
在实施方式4中，示出将6根Cu引线80接合到单元配置区域20的结构，但引线的数量不限于此。能够根据碳化硅MOSFET的芯片尺寸、电流值、Cu引线的直径等来适当选择。
另外，在实施方式4中，示出在密封树脂90中使用聚硅酮树脂的例子，但不限于此，能够使用环氧树脂、聚酰亚胺树脂以及丙烯酸树脂等。另外，在密封树脂90中，通常添加Al2O3、SiO2等陶瓷粉来使用，但不限于此，还能够添加AlN、BN、Si3N4、金刚石、SiC、B2O3等，还能够添加聚硅酮树脂、丙烯酸树脂等树脂制的粉。
<实施方式5>
在本实施方式中，将上述实施方式1～4所涉及的碳化硅半导体装置应用于电力变换装置。本发明虽然不限定于特定的电力变换装置，但以下作为实施方式5说明在三相的逆变器中应用本发明的情况。
图28是示出应用本实施方式所涉及的电力变换装置的电力变换系统的结构的框图。
图28所示的电力变换系统包括电源500、电力变换装置600、负载700。电源500是直流电源，对电力变换装置600供给直流电力。电源500能够由各种部件构成，例如能够由直流系统、太阳能电池、蓄电池构成，另外也可以由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以由将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源500。
电力变换装置600是在电源500与负载700之间连接的三相的逆变器，将从电源500供给的直流电力变换为交流电力，对负载700供给交流电力。电力变换装置600如图28所示具备：主变换电路601，将直流电力变换为交流电力而输出；驱动电路602，输出对主变换电路601的各开关元件进行驱动的驱动信号；以及控制电路603，将控制驱动电路602的控制信号输出到驱动电路602。
负载700是通过从电力变换装置600供给的交流电力而被驱动的三相的电动机。此外，负载700不限于特定的用途，而被用作搭载于各种电气仪器的电动机、例如面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调仪器的电动机。
以下，详细说明电力变换装置600。主变换电路601具备开关元件和续流二极管(未图示)，通过开关元件进行开关，从而将从电源500供给的直流电力变换为交流电力并供给到负载700。主变换电路601的具体的电路结构有各种例子，本实施方式所涉及的主变换电路601是2电平的三相全桥电路，能够由6个开关元件和与各个开关元件反并联的6个续流二极管构成。在主变换电路601的各开关元件中，应用上述实施方式1～4中的任意实施方式所涉及的碳化硅半导体装置。关于6个开关元件，按每2个开关元件进行串联连接而构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。另外，各上下支路的输出端子、即主变换电路601的3个输出端子与负载700连接。
驱动电路602生成对主变换电路601的开关元件进行驱动的驱动信号，供给到主变换电路601的开关元件的控制电极。具体而言，依照来自后述的控制电路603的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号为开关元件的阈值电压以下的电压信号(截止信号)。
控制电路603控制主变换电路601的开关元件，以对负载700供给期望的电力。具体而言，根据应供给给负载700的电力，计算主变换电路601的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压来调制开关元件的导通时间的PWM控制，来控制主变换电路601。另外，以在各时间点对应该成为导通状态的开关元件输出导通信号、并对应该成为截止状态的开关元件输出截止信号的方式，向驱动电路602输出控制指令(控制信号)。驱动电路602依照该控制信号，将导通信号或者截止信号作为驱动信号而输出到各开关元件的控制电极。
在本实施方式所涉及的电力变换装置中，作为主变换电路601的开关元件，应用实施方式1～4中的任意实施方式所涉及的碳化硅半导体装置，所以即使在使单元配置区域的Cu膜的厚度厚至20μm的情况下，Cu膜的应力也被缓和，能够防止在硅氧化膜和栅极氧化膜的接合部附近发生裂纹。
在本实施方式中，说明了在2电平的三相逆变器中应用本发明的例子，但本发明不限于此，而能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但也可以是3电平、多电平的电力变换装置，在向单相负载供给电力的情况下，也可以对单相的逆变器应用本发明。另外，在向直流负载等供给电力的情况下，还能够对DC/DC转换器、AC/DC转换器应用本发明。
另外，应用本发明的电力变换装置不限定于上述负载是电动机的情况，例如还能够用作放电加工机或激光加工机的电源装置、或者感应加热烹调器或非接触器供电系统的电源装置，而且还能够用作太阳能发电系统、蓄电系统等的功率调节器。
此外，本发明能够在本发明的范围内自由地组合各实施方式、或者对各实施方式适当进行变形、省略。

Claims (11)

1.一种半导体装置，具备：
半导体基板；
第1导电类型的半导体层，配置于所述半导体基板的第1主面上；
第2导电类型的第1半导体区域，选择性地设置于所述半导体层的上层部；
第1导电类型的第2半导体区域，选择性地设置于所述第1半导体区域的上层部；
栅极绝缘膜，设置成与所述第1半导体区域及所述第2半导体区域和所述半导体层的表面接触；
比所述栅极绝缘膜厚的绝缘膜，设置于所述半导体层的未设置有所述栅极绝缘膜的区域；
栅电极，至少设置于所述栅极绝缘膜上；
层间绝缘膜，设置成覆盖所述栅电极；
接触孔，贯通所述栅极绝缘膜及所述层间绝缘膜，在其底部至少露出所述第2半导体区域；
第1主电极，设置于所述层间绝缘膜上，经由所述接触孔而与所述第2半导体区域电连接；以及
第2主电极，配置于所述半导体基板的第2主面上，
所述第1主电极具有：
基底电极膜，经由所述接触孔而与所述第2半导体区域连接；以及
铜膜，设置于所述基底电极膜上，
所述铜膜在至少一部分中包括其晶体粒径比所述铜膜的其它部分小的应力缓和层。
2.根据权利要求1所述的半导体装置，其中，
所述应力缓和层设置于至少包括所述栅极绝缘膜和所述绝缘膜之间的接合部的区域的上方。
3.根据权利要求1所述的半导体装置，其中，还具备：
外部连接布线，与所述铜膜电连接；以及
密封树脂，设置于包括所述外部连接布线的所述铜膜上，
所述应力缓和层还设置于所述密封树脂和所述铜膜之间的接合部。
4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
在所述第1电极中，所述铜膜的厚度是15μm以上。
5.根据权利要求1至3中的任意一项所述的半导体装置，其中，
所述半导体装置具备多个部件单元，该部件单元至少包括所述半导体层、所述第1半导体区域及所述第2半导体区域，
所述应力缓和层还设置于与所述部件单元之间对应的区域的上方。
6.根据权利要求1至5中的任意一项所述的半导体装置，其中，
在所述应力缓和层中，所述晶体粒径是0.1～1μm。
7.根据权利要求1至6中的任意一项所述的半导体装置，其中，
所述半导体基板是碳化硅半导体基板。
8.一种半导体装置的制造方法，具备：
工序(a)，在半导体基板的第1主面上形成第1导电类型的半导体层；
工序(b)，在所述半导体层的上层部选择性地形成第2导电类型的第1半导体区域；
工序(c)，在所述第1半导体区域的上层部选择性地形成第1导电类型的第2半导体区域；
工序(d)，以与所述第1半导体区域及所述第2半导体区域和所述半导体层的表面接触的方式形成栅极绝缘膜；
工序(e)，在所述半导体层的未设置有所述栅极绝缘膜的区域形成比所述栅极绝缘膜厚的绝缘膜；
工序(f)，至少在所述栅极绝缘膜上形成栅电极；
工序(g)，以覆盖所述栅电极的方式形成层间绝缘膜；
工序(h)，贯通所述栅极绝缘膜及所述层间绝缘膜而形成接触孔，其中，在所述接触孔的底部至少露出所述第2半导体区域；
工序(i)，在所述层间绝缘膜上形成经由所述接触孔而与所述第2半导体区域电连接的第1主电极；以及
工序(j)，在所述半导体基板的第2主面上形成第2主电极的工序，
所述工序(i)包括：
工序(i-1)，形成经由所述接触孔而与所述第2半导体区域连接的基底电极膜；
工序(i-2)，在所述基底电极膜的至少一部分中，在与所述层间绝缘膜相反的一侧的表面形成凹凸；以及
工序(i-3)，在所述基底电极膜上通过电解镀覆法来形成铜膜。
9.根据权利要求8所述的半导体装置的制造方法，其中，
在所述基底电极膜形成所述凹凸的工序包括对所述基底电极膜照射离子的工序。
10.根据权利要求8或者9所述的半导体装置的制造方法，其中，
所述半导体基板是碳化硅半导体基板。
11.一种电力变换装置，具备：
主变换电路，具有权利要求1所述的半导体装置，该主变换电路将所输入的电力进行变换而输出；
驱动电路，将驱动所述半导体装置的驱动信号输出到所述半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出到所述驱动电路。
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