JPWO2017169086A1 - 半導体装置およびその製造方法、電力変換装置 - Google Patents

半導体装置およびその製造方法、電力変換装置 Download PDF

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Abstract

本発明は半導体装置に関し、半導体基板上に配設された半導体層、半導体層の上層部に設けられた第１の半導体領域、第１の半導体領域の上層部に設けられた第２の半導体領域、ゲート絶縁膜およびゲート電極と、ゲート電極を覆う層間絶縁膜上に設けられ、コンタクトホールを介して第２の半導体領域と電気的に接続される第１の主電極と、半導体基板の第２の主面上に配設された第２の主電極とを備え、第１の主電極は、コンタクトホールを介して第２の半導体領域に接続される下地電極膜と、下地電極膜上に設けられた銅膜とを有し、銅膜は、少なくとも一部において、その結晶粒径が、銅膜の他の部分よりも小さくなった応力緩和層を含む。

Description

本発明は半導体装置に関し、特に、短絡耐量を向上した半導体装置に関する。
パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するための電力供給の実行と停止とを切り替える手段として、シリコンＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチングデバイスが使用されている。また、定格電圧が１ｋＶ前後からそれ以上となる高電圧デバイスとしては、炭化珪素ＭＯＳＦＥＴおよび炭化珪素ＩＧＢＴの適用も検討されている。これらのスイッチングデバイスは、いずれも絶縁ゲート型半導体装置である。
炭化珪素(ＳｉＣ)半導体は、シリコン(Ｓｉ)半導体より広いワイドバンドギャップを有し、ＳｉＣ半導体を用いたＳｉＣ半導体装置は、Ｓｉ半導体を用いたＳｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。従って、ＳｉＣ半導体装置は、次世代の電力用半導体装置として開発が進められている。
電力用半導体装置として使用されるＭＯＳＦＥＴの中で特に重要なデバイスとして、縦型ＭＯＳＦＥＴが挙げられる。縦型ＭＯＳＦＥＴはＮ型半導体層、ドリフト層およびチャネルが形成されるＰ型半導体層などを積層した半導体層と、ソース電極、ゲート電極およびドレイン電極などの電極とを備えている。
縦型ＭＯＳＦＥＴにおいては、ソース電極およびゲート電極が半導体層の前面側に、ドレイン電極は半導体層の裏面側に形成される。また、縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型およびトレンチ型などの種類が存在する。
電力用半導体装置として使用されるＩＧＢＴは、上記縦型ＭＯＳＦＥＴのドレインとなるＮ型半導体層をＰ型半導体層に置き換えてコレクタとした構成となっている。ＩＧＢＴは縦型ＭＯＳＦＥＴより大電流を流すことができるため、より高電圧のスイッチングデバイスとして使用される。
例えばＳｉＣを用いたＳｉＣ−ＭＯＳＦＥＴでは、Ｓｉを用いたＳｉ−ＭＯＳＦＥＴのデバイス構造に準じた構造が採用される。ＳｉＣはＳｉよりもバンドギャップが大きいため、ＳｉＣ−ＭＯＳＦＥＴでは、２００℃未満で動作させていたＳｉ−ＭＯＳＦＥＴよりも高温での動作が可能となる。
電力用半導体装置（パワーデバイス）においては、デバイス表面に形成されたアルミニウム（Ａｌ）電極（ソース電極）にＡｌワイヤをワイヤボンディングで接合して電流を取り出す構成を採る。特許文献１には、チップ（パワーデバイス）にＡｌＣｕ（Ａｌに少量の銅（Ｃｕ）を混入させた合金）電極を設け、そのＡｌＣｕ電極にＡｌＣｕワイヤを接合した構成が開示されている。しかし２００℃を超える高温での動作では、Ａｌワイヤのワイヤボンディングによる接合の信頼性が低く、高温動作させる際の障害になっている。そこでＡｌワイヤのワイヤボンディングの代わりに、高温での信頼性の高い銅（Ｃｕ）ワイヤのワイヤボンディングが検討されている。Ｃｕワイヤのワイヤボンディングは、Ａｌワイヤのワイヤボンディングと比べて接合時にデバイスに与える衝撃が強く、これによるデバイス不良が発生する問題がある。特にパワーデバイスは取り出す電流が大きいため、ワイヤ径を太くする必要があり、衝撃が強くなる。このため、Ｃｕワイヤのワイヤボンディングに際しては、Ｃｕワイヤが接合されるデバイス表面の電極構造が不適切な場合、デバイス不良が発生する可能性がある。
特許文献２には、ＳｉＣ半導体装置上にＣｕワイヤをボンディングで接合するための電極を有した構成が開示され、その電極の最上層はＣｕ層で構成し、その下にＴａ（タンタル）の硬度と同等またはそれ以上の硬度を有する保護層を少なくとも１層有した電極構造が開示されている。Ｃｕ層の厚さは１０μｍであり、これにより、直下の半導体デバイス領域でのクラック発生を防止できるとしている。
また、特許文献３では半導体デバイス上に、Ｃｕ層およびポリイミド層で構成される有機絶縁層を有し、Ｃｕ層の表面をバリア層で被覆する電極構造が開示されている。Ｃｕ層の厚さは１０μｍとされている。
特開２００８−３１１３８３号公報 特開２０１４−０８２３６７号公報 再表ＷＯ００−４４０４３号
上述したように、Ｃｕワイヤを使用する際には、ワイヤボンディング時の衝撃が半導体デバイスを破損しないように表面のＣｕ電極の膜厚を厚くする必要がある。
また、電力用スイッチングデバイスでは短絡等により短絡状態、すなわち、負荷（インダクタンス等）が接続されていない状態で動作する場合があり、この状態で半導体デバイスがオンすると、スイッチングデバイスには大きな電流が流れる。この電流が流れ続けるとデバイス自身に急激な温度上昇が起こり、デバイスが損傷する。この過電流の流れ始めから損傷に至るまでの時間は短絡耐量と呼ばれ、スイッチングデバイスの重要な指標の一つである。短絡状態で動作して電流が流れた場合、半導体デバイスの前面側および裏面側に、電流が流れることで発生した熱が拡散する。短絡耐量を向上するためには、Ｃｕ電極を厚くして、短絡電流による発熱を厚いＣｕ電極で吸収させることが考えられる。
しかしながら、半導体デバイスの前面主電極であるＣｕ電極を１０μｍより厚くすると、ワイヤボンディングする前に、厚いＣｕ電極の応力により、Ｃｕ電極に接するＳｉＣ基板および絶縁膜にクラックが発生するという新たな問題が生じる。
本発明は上記のような問題を解決するためになされたものであり、前面主電極の厚さに起因する不具合を生じず、短絡耐量が向上した半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、前記第１および第２の半導体領域と前記半導体層の表面に接触するように設けられたゲート絶縁膜と、前記半導体層の前記ゲート絶縁膜が設けられていない領域に設けられた前記ゲート絶縁膜よりも厚い絶縁膜と、少なくとも前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を覆うように設けられた層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記第１の主電極は、前記コンタクトホールを介して前記第２の半導体領域に接続される下地電極膜と、前記下地電極膜上に設けられた銅膜と、を有し、前記銅膜は、少なくとも一部において、その結晶粒径が、前記銅膜の他の部分よりも小さくなった応力緩和層を含んでいる。
本発明に係る半導体装置によれば、第１の主電極を構成する銅膜中に応力緩和層を設けたので、銅膜の応力が緩和され、第１の主電極下部の前記ゲート絶縁膜と前記絶縁膜との接合部を含む領域に応力が集中することを回避して、当該領域のゲート絶縁膜および絶縁膜にクラックが発生することを防止して、信頼性の高い半導体装置を得ることができる。
本発明に係る半導体装置の上面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の主面内に形成された各不純物領域を模式的に示す平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の主面内に形成された各不純物領域を模式的に示す平面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態３の炭化珪素半導体装置の断面図である。 本発明の変形例における応力緩和層の形状および配置を示す平面図である。 本発明の変形例における応力緩和層の形状および配置を示す平面図である。 本発明の変形例における応力緩和層の形状および配置を示す平面図である。 本発明に係る実施の形態４の炭化珪素半導体装置の上面図である。 本発明に係る実施の形態４の炭化珪素半導体装置の上面図である。 本発明に係る実施の形態４の炭化珪素半導体装置の断面図である。 本発明に係る実施の形態５の電力変換システムの構成を示すブロック図である。
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１の炭化珪素半導体装置、より具体的には、ＳｉＣ基板（炭化珪素半導体基板）上に形成されたＭＯＳ構造を有する電界効果トランジスタ（炭化珪素ＭＯＳＦＥＴ）１００の上面構成を模式的に示す平面図である。なお、炭化珪素ＭＯＳＦＥＴ１００はプレーナゲート型として説明するが、本発明の適用はプレーナゲート型に限定されず、また、半導体としては炭化珪素に限定されるものではない。
図１に示すように、炭化珪素ＭＯＳＦＥＴ１００は四角形状の外形を有し、その外縁を囲むようにゲート配線７１が設けられている。また、炭化珪素ＭＯＳＦＥＴ１００の主面（前面側主面）の中央部には、「ユニットセル」と呼称されるＭＯＳの最小単位構造が複数配置されたセル配置領域２０が設けられ、セル配置領域２０の外縁は下地電極膜５２ａで規定されている。
セル配置領域２０の平面視形状は、一辺の中央部が内側に凹んだ四角形をなし、セル配置領域２０の内側に凹んだ部分に入り込むようにゲートパッド２１が設けられている。ゲートパッド２１の外縁は四角形状の下地電極膜５１ｂで規定され、平面視において下地電極膜５１ｂの中央部には外部出力ゲート電極１５が設けられている。また、セル配置領域２０とゲートパッド２１およびゲート配線７１とは離間している。
ゲートパッド２１の外部出力ゲート電極１５には、外部の制御回路（図示せず）からゲート電圧が印加され、ここに印加されたゲート電圧は、ゲート配線７１を通じてユニットセルのゲート電極（図示せず）に供給される。
また、セル配置領域２０には、各ユニットセルのソース電極（図示せず）を並列に接続する外部出力ソース電極１０（第１の主電極）が形成されている。
なお、図１において、外部出力ソース電極１０の最表面にはＣｕ膜５３ａが設けられており、外部出力ゲート電極１５の最表面にはＣｕ膜５３ｂが設けられている。そして、Ｃｕ膜５３ａおよび５３ｂが設けられている領域以外は樹脂膜で覆われているが、樹脂膜は透明であるので図示されず、その下の下地電極膜５２ａなどが視認されるように表している。
なお、通常の製品では、温度センサーおよび電流センサー用の電極が併せて形成されている場合が多いが、それらの電極の形成の有無は、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
また、ゲートパッド２１の位置、個数、ゲート配線７１の形状およびセル配置領域２０の形状、個数等もＭＯＳＦＥＴによっては多種多様であるが、それらも、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
図２は、図１に示す領域ＰＲ１の構成を模式的に示す平面図である。領域ＰＲ１は、セル配置領域２０のゲートパッド２１側の端縁部の一部と、それに対向するゲートパッド２１の端縁部の一部とに渡る領域を規定している。
ここで、セル配置領域２０には、複数のユニットセルＵＣ（ここでは縦型ＭＯＳＦＥＴのユニットセル）がマトリクス状に配置されているが、ゲートパッド２１にはユニットセルは配置されず、複数のゲートコンタクトホール１３が配置されている。
なお、図２では、セル配置領域２０において、ユニットセルＵＣは左右上下に３×３行列で配列された例を示したが、これはセル配置領域２０の一部を示しただけであり、セル配置領域２０全体では、さらに多くのユニットセルが配列される。
図２に示すように、ユニットセルＵＣの平面視形状は、外形が略四角形のコンタクト領域５の周囲をソース領域３が囲み、さらにその外周はウェル領域４によって囲まれている。なお、コンタクト領域５とその周囲のソース領域３の一部に接触するようにソースコンタクトホール１２が設けられ、ソースコンタクトホール１２の底部にはニッケルシリサイド（ＮｉＳｉ２）で構成されるシリサイド膜１７が設けられ、コンタクト領域５はシリサイド膜１７で覆われている。なお、ソースコンタクトホール１２内には外部出力ソース電極１０（ハッチングを付されている）が埋め込まれている。外部出力ソース電極１０の構成は後に詳述する。
また、ゲートパッド２１は、シリコン酸化膜１４（絶縁膜）上に設けられたゲート電極７の上方に設けられ、ゲート電極７は、ゲートコンタクトホール１３を介して、上方の外部出力ゲート電極１５（ハッチングを付されている）に電気的に接続されている。外部出力ゲート電極１５の構成は後に詳述する。
次に、図２に示すＡ−Ａ線での断面構成を、図３に示す断面図を用いて説明する。図３に示すように、炭化珪素ＭＯＳＦＥＴ１００は、ｎ型（第１導電型）不純物を比較的高濃度（ｎ＋）に含むＳｉＣ基板１上に形成されている。
ＳｉＣ基板１の前面側主面（第１の主面）上には、ｎ型不純物を比較的低濃度（ｎ−）に含む半導体層であるドリフト層２（半導体層）が形成されている。ドリフト層２は、例えばエピタキシャル成長により形成されたエピタキシャル成長層である。
ドリフト層２の上層部には、ｐ型（第２導電型）不純物を含むウェル領域４（第１の半導体領域）が選択的に複数形成されており、それぞれのウェル領域４の上層部には、ｐ型不純物を比較的高濃度（ｐ＋）に含むコンタクト領域５が選択的に形成されている。そして、コンタクト領域５を囲むようにｎ＋のソース領域３（第２の半導体領域）が形成されている。なお、ソース領域３は電流出力領域とも呼称される。
なお、ソース領域３およびウェル領域４は、図２を用いて説明したように平面視的にコンタクト領域５を同心状に囲むように形成され、ウェル領域４のドリフト層２の最表面からの深さは、ソース領域３およびコンタクト領域５のドリフト層２の最表面からの深さよりも深く形成されている。
セル配置領域２０において、ドリフト層２の上には、ゲート酸化膜６（ゲート絶縁膜）が形成され、ゲート酸化膜６上にはゲート電極７が形成されている。また、ゲートパッド２１の形成領域においては、ドリフト層２の上には、ゲート酸化膜６よりも厚い、厚さ１μｍ程度のシリコン酸化膜１４が形成され、ゲート酸化膜６上からシリコン酸化膜１４上にかけて、リン（Ｐ）を含んだ多結晶シリコン膜でゲート電極７が形成されている。すなわち、互いに隣り合うウェル領域４の上面側端縁部間はＪＦＥＴ（Junction Field Effect Transistor）領域１６となり、ゲート電極７は、ＪＦＥＴ領域１６上からウェル領域４の端縁部上にかけてのゲート酸化膜６上に設けられるが、ゲートパッド２１からセル配置領域２０にかけては、シリコン酸化膜１４の上からゲート酸化膜６上にかけてゲート電極７が形成されている。なお、シリコン酸化膜１４はゲート配線７１（図１）の形成領域においても設けられており、全てのゲート電極７はゲート配線７１を介して互いに電気的に繋がっている。
ゲート酸化膜６は、セル配置領域２０のドリフト層２の主面上のほぼ全面を覆うように形成されているが、コンタクト領域５の上部とその周囲のソース領域３の一部上部にはシリサイド膜１７が形成されており、ゲート酸化膜６は設けられていない。また、ゲートパッド２１の形成領域には、ゲート酸化膜６の代わりにシリコン酸化膜１４が設けられており、ゲート酸化膜６とシリコン酸化膜１４とを総称して「絶縁膜」とする場合もある。なお、コンタクト領域５はコンタクト抵抗を下げるために設けられるが必須の構成ではない。
そして、全てのゲート電極７を覆うように層間絶縁膜８が形成され、セル配置領域２０においては、層間絶縁膜８を貫通してシリサイド膜１７に到達するようにソースコンタクトホール１２が設けられ、また、ゲートパッド２１の形成領域においては、層間絶縁膜８を貫通してゲート電極７に到達するようにゲートコンタクトホール１３が設けられている。
そして、セル配置領域２０においては、ソースコンタクトホール１２を埋め込むように層間絶縁膜８上に外部出力ソース電極１０が形成され、また、ゲートパッド２１の形成領域においては、層間絶縁膜８上に外部出力ゲート電極１５が形成され、ゲートコンタクトホール１３内には外部出力ゲート電極１５が埋め込まれている。
また、外部出力ソース電極１０および外部出力ゲート電極１５との間には樹脂膜７０が設けられており、外部出力ソース電極１０と外部出力ゲート電極１５とが電気的に分離されている。
また、ＳｉＣ基板１の裏面側主面（ドリフト層２が設けられた側とは反対の第２の主面）上には、金属膜と金属シリサイド膜との積層構造のドレイン電極９（第２の主電極）が形成されている。なお、図３では、便宜的に単層構造のように示している。本実施の形態１では、ドレイン電極９の金属膜は、ニッケル（Ｎｉ）膜であり、ドレイン電極９の金属シリサイド膜はＮｉＳｉ２膜である。そして、ドレイン電極９上には、例えばＮｉ膜と金（Ａｕ）膜との積層構造の外部出力ドレイン電極１１が形成されている。なお、図３では、便宜的に単層構造のように示している。
ここで、外部出力ソース電極１０は、下地電極膜５１ａ、５２ａ、Ｃｕ膜５３ａおよび応力緩和層５４で構成されている。すなわち、セル配置領域２０の端縁部に沿うように層間絶縁膜８上に下地電極膜５２ａが設けられ、下地電極膜５２ａで囲まれるセル配置領域２０の残りの部分の層間絶縁膜８上には下地電極膜５１ａが設けられ、ソースコンタクトホール１２の内壁は下地電極膜５１ａで覆われている。そして、下地電極膜５２ａ上には応力緩和層５４が設けられ、応力緩和層５４上を含むセル配置領域２０の全域を覆うようにＣｕ膜５３ａが設けられている。
応力緩和層５４は、Ｃｕ膜５３ａに加わる応力を緩和するために設けられ、当該応力によりシリコン酸化膜１４にクラックが発生することを防止することができる。なお、応力緩和層５４を設けない従来構造の場合、図３に示す領域“Ｃ”にクラックが発生する。
これに対して、外部出力ゲート電極１５は、下地電極膜５１ｂおよびＣｕ膜５３ｂで構成されている。すなわち、ゲートパッド２１の形成領域の全域に渡るように層間絶縁膜８上に下地電極膜５１ｂが設けられ、ゲートコンタクトホール１３の内壁は下地電極膜５１ｂで覆われている。そして、下地電極膜５１ｂ上にはゲートパッド２１の形成領域の全域を覆うようにＣｕ膜５３ｂが設けられている。なお、本実施の形態１ではＣｕ膜５３ａおよび５３ｂの膜厚は２０μｍである。
ここで、外部出力ソース電極１０と外部出力ドレイン電極１１との間に高電圧を印加しても、ゲート電極７に電圧を印加してない場合には、ゲート電極７直下のウェル領域４にはチャネルが形成されない。つまり、当該電圧印加状況では、炭化珪素ＭＯＳＦＥＴ１００は電子が流れないオフ状態となる。これに対して、外部出力ソース電極１０と外部出力ドレイン電極１１との間に高電圧を印加し、さらにゲート電極７に正電圧を印加する。すると、ウェル領域４上側にチャネルが形成され、ソース領域３からチャネル領域（ウェル領域４のゲート電極７直下の領域）、ＪＦＥＴ領域１６、ドリフト層２、ＳｉＣ基板１、ドレイン電極９を通る経路で電子が流れる。すなわち、当該電圧印加状況では、炭化珪素ＭＯＳＦＥＴ１００は、外部出力ソース電極１０からドレイン電極９に向けて電子が流れるオン状態となる。このように、ゲート電極７に印加するゲート電圧により電流のオン・オフが制御できることとなる。
＜製造方法＞
次に、炭化珪素ＭＯＳＦＥＴ１００の製造方法について、製造工程を順に示す断面図である図４〜図１５を用いて説明する。
まず、図４に示すように、ＳｉＣ基板１の一方の主面（前面側主面）上に、ＣＶＤ（chemical vapor deposition）法を用いて、ｎ型のドリフト層２をエピタキシャル成長する。なお、ドリフト層２は、炭化珪素半導体層である。
ＳｉＣ基板１の厚さは５０〜５００μｍであり、ｎ型不純物を１×１０１９〜１×１０２１ｃｍ−３の範囲で含んでいる。また、ドリフト層２の厚さは１〜６０μｍであり、ｎ型不純物を１×１０１５〜１×１０１７ｃｍ−３の範囲で含んでいる。なお、ドリフト層２の厚さは炭化珪素ＭＯＳＦＥＴ１００に必要な耐圧によって決まる。
このようなドリフト層２上に、後に、ウェル領域４となる領域が露出するように開口部を有するレジストマスク（図示せず）を写真製版（フォトリソグラフィー）技術を用いて形成する。このレジストマスクは、不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｐ型の不純物をイオン注入して、セル配置領域２０におけるドリフト層２の上層部にウェル領域４を選択的に形成する。ここで、ウェル領域４の厚さは０．５〜２．０μｍであり、ｐ型不純物としては、例えばＡｌを使用し、その不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３の範囲に設定される。
次に、レジストマスクを除去した後、後に、ソース領域３となる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｎ型不純物をイオン注入して、ウェル領域４の上層部にソース領域３を形成する。ここで、ソース領域３の厚さは０．５〜２．０μｍであり、ｎ型不純物としては、例えば窒素（Ｎ）を使用し、その不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲に設定される。
次に、レジストマスクを除去した後、後に、コンタクト領域５となる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｐ型不純物をイオン注入して、ソース領域３の中央部にコンタクト領域５を形成する。ここで、コンタクト領域５の厚さは０．２〜０．５μｍであり、ｐ型不純物としては、例えばＡｌを使用し、その不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲内に設定される。
次に、レジストマスクを除去した後、注入されたｎ型およびｐ型の不純物を活性化するため、１５００℃以上の高温アニール処理を施す。
次に、例えば、ＣＶＤ法により、ドリフト層２上に酸化膜（ＳｉＯ２）を形成する。その後、写真製版技術を用いてセル配置領域２０が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いてセル配置領域２０側の酸化膜をエッチングにより除去する。これにより、図４に示すように、ゲートパッド２１の形成領域のドリフト層２上にシリコン酸化膜１４が形成される。なお、シリコン酸化膜１４の厚さは０．５〜２μｍに設定されるが、本実施の形態１では１μｍとしている。
その後、図５に示す工程において、ＳｉＣ基板１（上部構成を含む）を酸素や水蒸気を含む１０００℃程度の雰囲気中に曝すことで、セル配置領域２０の表面を熱酸化して、熱酸化膜（ＳｉＯ２）のゲート酸化膜６を形成する。ゲート酸化膜６の厚さは、例えば５０ｎｍである。
当該ゲート酸化膜６およびシリコン酸化膜１４の形成工程を、セル配置領域２０およびゲートパッド２１の形成領域の上面に「絶縁膜」を形成する工程と呼称する。
なお、上記では、ゲート酸化膜６は熱酸化膜であるものとして説明したが、ゲート酸化膜６は、ＣＶＤ法で形成した酸化膜でも良いし、熱酸化膜とＣＶＤ法で形成した酸化膜との積層膜であっても良い。さらには、ゲート酸化膜６の表面を窒化しても良い。窒化は、ゲート酸化膜６形成後に１０００℃以上の高温で一酸化窒素（ＮＯ）または二酸化窒素（Ｎ２Ｏ）ガス中でアニールすることにより行うことができる。
次に、ＣＶＤ法により、絶縁膜上にリン（Ｐ）が１×１０１９〜１×１０２１ｃｍ−３の範囲で含まれる多結晶シリコン膜を形成してゲート電極７とする。ゲート電極７の厚さは３００〜６００ｎｍの範囲に設定されるが、本実施の形態１では５００ｎｍとした。なお、ゲート電極７は、硼素（Ｂ）を含んだｐ型の多結晶シリコンで形成しても良い。
次に、写真製版技術を用いて、ソース領域３の上方およびコンタクト領域５の上方のゲート電極７が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出するゲート電極７をエッチングにより除去する。これにより、図６に示すように、ソース領域３の上方およびコンタクト領域５の上方に存在するゲート電極７が除去され、ウェル領域４、ＪＦＥＴ領域１６およびゲートパッド２１の形成領域の上方には絶縁膜を介してゲート電極７が残ることとなる。
次に、ＳｉＣ基板１（上部構成を含む）の全面に、例えばＣＶＤ法により厚さ１μｍのシリコン酸化膜を形成し、層間絶縁膜８とする。続いて、写真製版技術を用いて、セル配置領域２０のコンタクト領域５の上方およびその周囲のソース領域３の上方の層間絶縁膜８が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出する層間絶縁膜８をエッチングにより除去すると共に、その下のゲート酸化膜６も除去することで、図７に示されるソースコンタクトホール１２を形成する。
このエッチングには、ウエットエッチングかドライエッチング、またはその両方を使用することができる。ウエットエッチングには、ＨＦとＮＨ４Ｆを混合したバッファードフッ酸溶液（ＢＨＦ：Buffered Hydrogen Fluoride）を使用する。また、ドライエッチングは反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を使用する。この場合、エッチングガスとしてトリフルオロメタン（ＣＨＦ３：Trifluoromethane）と酸素（Ｏ２）を使用する。このドライエッチングは異方性エッチング（Anisotropic Etching）である。なお、エッチングガスはＣＨＦ３に限られず、八フッ化プロパン（Ｃ３Ｆ８：Perfluoropropane）を使用することもできる。
当該エッチングにより、ソースコンタクトホール１２の底面には、ソース領域３の一部およびコンタクト領域５が露出することになる。
次に、エッチングマスクを除去した後、図８に示す工程において、ＳｉＣ基板１（上部構成を含む）の全面に、例えばスパッタ法により、厚さ５０ｎｍ程度のＮｉ膜ＭＬを形成した後、アニール処理（第１のアニール処理）を施す。これにより、ソースコンタクトホール１２の底面に露出した、ソース領域３およびコンタクト領域５の上部に、金属シリサイド膜(ここではＮｉＳｉ２膜）を形成する。
ここで、アニール処理は、例えば、ＲＴＡ(Rapid Thermal Annealing)法により、温度３００〜８００℃で１〜３分の加熱を行う。当該温度による加熱により、Ｎｉ膜のＮｉと、これに接するコンタクト領域５およびソース領域３を構成するＳｉＣとが反応して、シリサイド膜１７が形成される。なお、ＳｉＣと接していないＮｉ膜は反応しないのでＮｉのまま残る。
シリサイド膜１７を形成した後、例えば、硫酸または塩酸を含む酸溶液でＳｉＣ基板１を洗浄する。この洗浄により、シリサイド化反応において未反応となったＮｉ膜が除去される。当該未反応のＮｉ膜を除去することで、図９に示す構成が得られる。
次に、写真製版技術を用いて、ゲートパッド２１の形成領域のゲート電極７の上方の層間絶縁膜８が露出するように複数の開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、複数の開口部において露出する層間絶縁膜８をエッチングにより除去することで、ゲートコンタクトホール１３を形成する。このエッチングには、ソースコンタクトホール１２のエッチングと同一の方法を用いることができる。
当該エッチングにより、図１０に示されるように、ゲートコンタクトホール１３の底面には、ゲート電極７が露出することになる。
その後、図１０に示す工程において、ＳｉＣ基板１の裏面にドレイン電極９を形成する。当該ドレイン電極９の形成方法について以下に説明する。
まず、ＳｉＣ基板１の裏面に対してスパッタ法により厚さが３００ｎｍのＮｉ膜を形成する。次に、このＮｉ膜に熱処理を施してシリサイド化する。例えばＲＴＡ法で１０００℃程度のアニール処理（第２のアニール処理）を実施する。第２のアニール処理は、第１のアニール処理の温度（３００〜８００℃）よりも高温であり、３０秒の加熱を行った。これにより、ソースコンタクトホール１２内のシリサイド膜１７のコンタクト抵抗をさらに低下させることができる。さらに、ＳｉＣ基板１の裏面に形成したＮｉ膜が、ＳｉＣ基板１の裏面と反応してＮｉＳｉ２膜も同時に形成され、ＮｉＳｉ２膜とＳｉＣ基板１との間にも低抵抗のオーミックコンタクトが実現される。なお、Ｎｉ膜は厚さが３００ｎｍと厚いので、厚み方向の全てがＮｉＳｉ２膜とはならない。こうして、ＳｉＣ基板１の裏面には、図１０に示されるように、Ｎｉ膜とＮｉＳｉ２膜との積層構造のドレイン電極９が形成される。
次に、図１１に示す工程においてソースコンタクトホール１２、ゲートコンタクトホール１３および層間絶縁膜８上に下地電極膜５１を形成する。下地電極膜５１は、シリサイド膜１７に接する側がＴｉ膜であり、その上にＣｕ膜が積層された積層構造となっている。
Ｔｉ膜の膜厚は３０〜１００ｎｍであり、例えばスパッタ法により形成される。Ｃｕ膜の膜厚は１００〜５００ｎｍであり、例えばスパッタ法により形成される。下地電極膜５１を構成するＣｕ膜は、後述するＣｕ膜のシード膜となる。なお、下地電極膜５１はＴｉとＣｕの積層膜に限定されない。シリサイド膜１７に接する側から順にＴｉ／ＴｉＮ／Ｃｕとなった積層膜、ＴｉＮ／Ｃｕとなった積層膜、Ｔｉ／Ａｌ／Ｃｕとなった積層膜、Ｔｉ／ＴｉＮ／Ａｌ／Ｃｕとなった積層膜、Ｔｉ／Ａｌ／Ｎｉ／Ｃｕとなった積層膜、Ｔｉ／ＴｉＮ／Ａｌ／Ｎｉ／Ｃｕとなった積層膜であっても良い。ＴｉＮはバリアメタルとして作用する。Ｔａ、Ｗ、ＷＮ、ＴｉＷなどもバリアメタルとして使用できる。また、下地電極膜５１の形成方法はスパッタ法に限られない。蒸着法やＣＶＤ法を使用することもできる。
続いて、写真製版とエッチング処理により下地電極膜５１をパターニングすることで、図１２に示されるように、セル配置領域２０において下地電極膜５１ａを形成し、ゲートパッド２１の形成領域においては下地電極膜５１ｂを形成する。
その後、図１３に示す工程において、写真製版処理を行って、下地電極膜５１ａの端縁部に沿った開口部ＯＰ１を有するレジスト７５を形成する。レジスト７５の開口部ＯＰ１の底部には下地電極膜５１ａが露出することになるが、その幅は開口部ＯＰ１の設定により０．１〜１．０ｍｍの範囲で設定することができる。
続いて、開口部ＯＰ１の底部に露出している下地電極膜５１ａの表面に凹凸を形成する。凹凸は平面方向の幅が１μｍ以下で、高さが１０〜１００ｎｍとなるように形成する。露出している下地電極膜５１ａの表面に凹凸を形成することで、図１３に示されるように下地電極膜５２ａとなる。なお、凹凸は微細なため図１３では明示していない。
本実施の形態１では下地電極膜５２ａの表面にアルゴン（Ａｒ）イオンを照射することで凹凸を形成した。より具体的には、レジスト７５を形成した段階のＳｉＣ基板１を格納した真空容器の中にＡｒガスを導入し、ＳｉＣ基板１と所定の電極との間に高電圧を印加して高電界を発生させることによりＡｒイオンを発生させ、高電界によりＡｒイオンをＳｉＣ基板１に照射することで、露出している下地電極膜５１ａの表面に凹凸を形成し、下地電極膜５２ａとする。なお、Ａｒガスの圧力は１０Ｐａ、印加電圧は１ｋＶ、投入電力は８００Ｗである。
次に、レジスト７５を除去した後に、写真製版処理を行って、図１４に示されるように、下地電極膜５２ａと下地電極膜５１ｂとの間にレジスト７６を形成する。レジスト７６は下地電極膜５２ａと下地電極膜５１ｂの一部を覆うように形成されるが、下地電極膜５２ａの端縁部に沿って形成されるため、下地電極膜５２ａがゲート配線７１（図１）に対向する領域でもレジスト７６が形成されることとなる。
次に、図１５に示す工程において、Ｃｕ膜の形成を行う。Ｃｕ膜の形成には通常の電解めっき法を使用できる。めっき液は硫酸銅を用い、正電極には銅を使用して、電流密度は０．０３〜０．０６Ａ／ｃｍ２とする。電解めっき法によりセル配置領域２０およびゲートパッド２１の形成領域に、厚さ２０μｍのＣｕ膜５３ａおよび５３ｂをそれぞれ形成した。この際、表面に凹凸のない下地電極膜５１ａおよび５１ｂ上には、それぞれ結晶粒径が１０μｍ程度のＣｕ膜５３ａおよび５３ｂが形成される。一方、表面に凹凸のある下地電極膜５２ａ上には結晶粒径が１μｍ以下のＣｕ膜５４が形成される。Ｃｕ膜５４の膜厚は５μｍ程度である。この結晶粒径の小さなＣｕ膜５４は、応力緩和層として機能するので応力緩和層５４と呼称することができる。
なお、電解メッキ法によるＣｕ膜５３ａ、５３ｂおよび５４は下地電極膜５１ａ、５１ｂおよび５２ａの上にしか成長しない。
Ｃｕ膜５３ａ、５３ｂ、５４を形成後、レジスト７６を除去した段階のＳｉＣ基板１上に樹脂膜を形成し、写真製版とエッチング処理により樹脂膜をパターニングして、レジスト７６を除去した後の開口部に樹脂膜７０が埋め込まれるようにする。樹脂膜は有機樹脂であるポリイミド（polyimde）を使用した。また樹脂膜の膜厚は、Ｃｕ膜５３ａ、５３ｂの膜厚より少し厚く設定し、ゲート配線７１の形成領域では樹脂膜７０がゲート配線７１を覆うようにする。以上の工程を経て、ＳｉＣ基板１の前面側主面の製造工程が完了する。
その後、スパッタ法等により、ドレイン電極９上に外部出力ドレイン電極１１を形成する。外部出力ドレイン電極１１は、例えば、膜厚が１５０ｎｍの金（Ａｕ）膜、または膜厚が５００ｎｍのＮｉ膜と膜厚が１５０ｎｍのＡｕ膜との積層膜を使用することができる。以上の工程を経て図３に示した炭化珪素ＭＯＳＦＥＴ１００が完成する。
なお、Ｃｕ膜５３ａおよび５３ｂの上にＣｕワイヤ（図示せず）がワイヤボンディングで接合された後、樹脂等で封止することによりプレーナゲート型ＭＯＳＦＥＴのモジュールが完成する。
以上説明したように、炭化珪素ＭＯＳＦＥＴ１００においては、セル配置領域２０の端縁部に沿うように層間絶縁膜８上に下地電極膜５２ａが設けられ、その上に応力緩和層５４が設けられているので、Ｃｕ膜５３ａの厚さを２０μｍと厚くした場合でも、Ｃｕ膜５３ａの応力が緩和され、シリコン酸化膜１４とゲート酸化膜６との接合部近傍にクラックが発生することを防止できる。なお、クラックの発生はＣｕ膜５３ａの厚さが１０μｍを超えると発生し始めるので、本発明は、厚さが１０μｍを超えるＣｕ膜を備えた半導体装置に有効であり、より現実的には厚さ１５〜３０μｍのＣｕ膜を備えた半導体装置に有効である。
なお、Ｃｕ膜５３ａの厚さを１５μｍ以上とすることで短絡耐量を向上させることができる。
また、応力緩和層５４は結晶粒径の小さなＣｕ膜で構成されているので、外部出力ソース電極１０の抵抗が増大することがない。
さらに、結晶粒径の小さなＣｕ膜５４（応力緩和層５４）は、Ａｒイオンの照射により表面に凹凸を有することになった下地電極膜５２ａ上に、通常の電解めっき法でＣｕ膜を形成する際に、自己整合的に形成されるので、応力緩和層５４の形成のために製造工程が増えることを抑制でき、製造コストの増加を抑制できる。
＜酸化膜のクラック発生が抑制できる理由＞
以下、表面に凹凸のある下地電極膜５２ａ上に結晶粒径の小さな（結晶粒径が１μｍ以下）Ｃｕ膜５４が形成される理由について説明する。また、結晶粒径の小さなＣｕ膜５４（応力緩和層５４）がシリコン酸化膜１４のクラックの発生を防止する理由について説明する。
電解めっき法によるＣｕ膜は、Ｃｕ膜上にしか成長しない。積層膜である下地電極膜５１ａ、５１ｂおよび５２ａの最上層はＣｕ膜でありシード膜として機能する。
ここで、下地電極膜５１ａの最上層のＣｕ膜は表面が平坦であるが、下地電極膜５２ａの最上層のＣｕ膜には、平面方向の幅が１μｍ以下、高さが１０〜１００ｎｍの凹凸が存在する。この上に電解めっき法によるＣｕ膜の成長を行うと、それぞれの凹凸で異なった結晶粒を持つＣｕ膜を成長させることができる。
凹凸の平面方向の幅は１μｍ以下なので、下地電極膜５２ａの上部に成長するＣｕ膜の結晶粒径は１μｍ以上にはならない。この結果、表面凹凸のある下地電極膜５２ａ上には結晶粒径が１μｍ以下のＣｕ膜５４が自己整合的に形成されることとなる。また、成長する結晶粒は柱状となっており、その高さは５μｍ程度となっている。すなわち、横幅が１μｍ以下で、高さ５μｍ程度の柱状結晶が成長してＣｕ膜５４を構成している。
なお、電解めっき法でのＣｕ膜の成長速度を下げると柱状結晶の高さが増大する。これは成長中に下の結晶粒の結晶性を引き継ぐために時間がかかるためである。電解めっき法では、電流密度を下げるか、めっき液の温度を下げることでＣｕ膜の成長速度を下げることができ、Ｃｕ膜の成長速度を調整することで柱状結晶の高さを調整することができる。
なお、Ｃｕ膜５４の結晶粒径は０．１〜１μｍ程度であり、Ｃｕ膜５３ａおよび５３ｂの結晶粒径は３〜１５μｍ程度である。
ここで、結晶粒径の小さなＣｕ膜５４はその内部に結晶粒界を多数含んでいる。結晶粒界は厚いＣｕ膜５３ａの内部に発生する応力を分散させる。このため外部出力ソース電極１０の端縁部に応力が集中することが防止され、外部出力ソース電極１０の端縁部に設けられるシリコン酸化膜１４とゲート酸化膜６との接合部近傍にクラックが発生することを防止できる。
なお、発明者達の実験によると、結晶粒径が０．１〜１μｍ、厚さ５μｍの銅膜と、結晶粒径が１０μｍ程度で、厚さがそれぞれ１５μｍ、２０μｍ、３０μｍの銅膜との組み合わせでは、クラックの発生が防止されることが確認された。
＜実施の形態２＞
＜装置構成＞
以上説明した実施の形態１の炭化珪素ＭＯＳＦＥＴ１００では、応力緩和層５４を外部出力ソース電極１０の端縁部に設けた構成を示したが、応力緩和層５４の配設位置は当該端縁部に限定されるものではない。
図１６は本発明に係る実施の形態２におけるプレーナゲート型の炭化珪素ＭＯＳＦＥＴ２００の部分平面図であり、図１に示す領域ＰＲ２の構成を模式的に示す図である。図１６に示されるように、炭化珪素ＭＯＳＦＥＴ２００では、セル配置領域２０の端縁部に設けられた下地電極膜５２ａに加えて、セル配置領域２０の端縁部以外の部分に、表面に凹凸のあるストライプ状の下地電極膜５２ｂが設けられている。
すなわち、ユニットセルＵＣの水平方向（Ｘ方向）の配列間において、ユニットセルＵＣの縦方向（Ｙ方向）の配列に沿うようにストライプ状の下地電極膜５２ｂが設けられている。なお、ストライプ状の下地電極膜５２ｂ上にはストライプ状の応力緩和層５４ｂが自己整合的に形成されているが、図示は省略している。応力緩和層５４ｂの幅は５μｍであり、配設間隔は３０μｍである。
次に、図１６に示すＢ−Ｂ線での断面構成を、図１７に示す断面図を用いて説明する。図１７に示すように、炭化珪素ＭＯＳＦＥＴ２００の断面構成は、基本的には図３に示した炭化珪素ＭＯＳＦＥＴ１００の断面構成と同じであるが、セル配置領域２０においては、セル配置領域２０の端縁部から、当該端縁部の直近のユニットセルＵＣの上部にかけて下地電極膜５２ａが設けられている。すなわち、セル配置領域２０の端縁部の直近のユニットセルＵＣにおいては、ソースコンタクトホール１２の内面を下地電極膜５２ａが覆っている。なお、セル配置領域２０の端縁部の直近のユニットセルＵＣ以外のユニットセルＵＣのソースコンタクトホール１２の内面は下地電極膜５１ａが覆っている。
また、ユニットセルＵＣの水平方向の配列間のゲート電極７の上方にも間に層間絶縁膜８を介して下地電極膜５２ｂが配設されている。
従って、セル配置領域２０の端縁部から、当該端縁部の直近のユニットセルＵＣの上部にかけて設けられた下地電極膜５２ａの上には応力緩和層５４が形成され、ユニットセルＵＣの水平方向の配列間のゲート電極７の上方に設けられた下地電極膜５２ｂの上には応力緩和層５４ｂが形成されている。
このようにセル配置領域２０の端縁部以外の部分にストライプ状の下地電極膜５２ｂを設け、その上部に自己整合的にストライプ状の応力緩和層５４ｂが形成されるようにしているので、Ｃｕ膜５３ａ内に発生する応力をさらに低減することができる。Ｃｕ膜５３ａの膜厚を２０μｍ以上、例えば３０μｍに設定する場合や、チップサイズが大きくなる場合、すなわちＣｕ膜５３ａの幅が大きくなる場合のＣｕ膜５３ａの応力低減に有効となる。なお、セル配置領域２０の端縁部以外の部分にも下地電極膜５２ｂを設けることで、層間絶縁膜８にクラックが生じることを防止する効果が高まる。
また、応力緩和層５４および５４ｂの形成方法は、実施の形態１と同じであるので、応力緩和層５４および５４ｂの形成のために製造工程が増えることを抑制でき、製造コストの増加を抑制できる。
＜製造方法＞
次に、炭化珪素ＭＯＳＦＥＴ２００の製造方法について、製造工程を順に示す断面図である図１８〜図２０を用いて説明する。
なお、図１８の構成に至るまでの工程は、図４〜図１２を用いて説明した工程と同じであるので説明は省略する。
図４〜図１２を用いて説明した工程を経て、セル配置領域２０においては下地電極膜５１ａを形成し、ゲートパッド２１およびゲート配線７１の形成領域においては下地電極膜５１ｂを形成した後、図１８に示す工程において、写真製版処理を行って、下地電極膜５１ａの端縁部から、当該端縁部の直近のユニットセルＵＣの上部にかけて設けられた開口部ＯＰ１１およびユニットセルＵＣの水平方向の配列間のゲート電極７の上方に設けられたストライプ状の開口部ＯＰ１２を有するレジスト７５を形成する。レジスト７５の開口部ＯＰ１１およびＯＰ１２の底部には下地電極膜５１ａが露出することになる。
続いて、開口部ＯＰ１１およびＯＰ１２の底部に露出している下地電極膜５１ａの表面に凹凸を形成する。凹凸は平面方向の幅が１μｍ以下で、高さが１０〜１００ｎｍとなるように形成する。露出している下地電極膜５１ａの表面に凹凸を形成することで、図１８に示されるように開口部ＯＰ１１およびＯＰ１２の底部にそれぞれ下地電極膜５２ａおよび５２ｂを形成する。なお、凹凸の形成方法は実施の形態１と同じである。
次に、レジスト７５を除去した後に、写真製版処理を行って、図１９に示されるように、下地電極膜５２ａと下地電極膜５１ｂとの間にレジスト７６を形成する。レジスト７６は下地電極膜５２ａと下地電極膜５１ｂの一部を覆うように形成されるが、下地電極膜５２ａの端縁部に沿って形成されるため、下地電極膜５２ａがゲートパッド２１（図１）に対向する領域でもレジスト７６が形成されることとなる。なお、ゲート配線７１の形成領域においては下地電極膜５１ｂの上方が開口部となるようにレジスト７６がパターニングされている。
次に、図２０に示す工程において、Ｃｕ膜の形成を行う。Ｃｕ膜の形成には実施の形態１と同様に通常の電解めっき法を使用する。電解めっきの条件は実施の形態１と同じである。
電解めっき法によりセル配置領域２０およびゲート配線７１の形成領域に、厚さ２０μｍのＣｕ膜５３ａおよび５３ｂをそれぞれ形成した。この際、表面に凹凸のない下地電極膜５１ａおよび５１ｂ上には、それぞれ結晶粒径が１０μｍ程度のＣｕ膜５３ａおよび５３ｂが形成される。一方、表面に凹凸のある下地電極膜５２ａおよび５２ｂ上には、それぞれ結晶粒径が１μｍ以下のＣｕ膜５４および５４ｂが形成される。Ｃｕ膜５４の膜厚は５μｍ程度である。この結晶粒径の小さなＣｕ膜５４および５４ｂは、応力緩和層として機能するので応力緩和層５４および５４ｂと呼称することができる。なお、ゲートパッド２１（図１）の形成領域においては下地電極膜５１ｂ上にＣｕ膜５３ｂが形成される。
Ｃｕ膜５３ａ、５３ｂ、５４および５４ｂを形成後、レジスト７６を除去した段階のＳｉＣ基板１上に樹脂膜を形成し、写真製版とエッチング処理により樹脂膜をパターニングして、レジスト７６を除去した後の開口部に樹脂膜７０が埋め込まれるようにする。樹脂膜はポリイミド（polyimde）を使用した。また樹脂膜の膜厚は、Ｃｕ膜５３ａ、５３ｂの膜厚より少し厚く設定し、ゲート配線７１の形成領域では樹脂膜７０がゲート配線７１を覆うようにする。以上の工程を経て、ＳｉＣ基板１の前面側主面の製造工程が完了する。
以後、実施の形態１と同じ工程を経て、ドレイン電極９上に外部出力ドレイン電極１１を形成することで図１７に示した炭化珪素ＭＯＳＦＥＴ２００が完成する。
なお、以上の説明では、応力緩和層５４ｂの幅は５μｍとし、配設間隔は３０μｍとしたが、これらに限定されるものではなく、Ｃｕ膜５３ａ、５３ｂの膜厚およびチップサイズに応じて適宜調整することができる。
＜実施の形態３＞
＜トレンチゲート型のＭＯＳＦＥＴへの適用＞
以上説明した実施の形態１および２においては、本発明をプレーナゲート型の炭化珪素ＭＯＳＦＥＴに適用した構成を示したが、本発明はトレンチゲート型のＭＯＳＦＥＴに適用することもできる。
実施の形態１および２において説明したプレーナゲート型の炭化珪素ＭＯＳＦＥＴ１００および２００においては、ソース領域３からチャネル領域（ウェル領域４のゲート電極７直下の領域）、ＪＦＥＴ領域１６、ドリフト層２、ＳｉＣ基板１、ドレイン電極９を通る経路で電子が流れる。
ここで、ＪＦＥＴ領域１６の不純物濃度は低濃度のため抵抗値が高く、ＭＯＳＦＥＴのオン抵抗値が高くなる。このオン抵抗値を低減する、すなわちドレイン電流を増大させるために、ＪＦＥＴ領域１６を設けない、いわゆるトレンチゲート型のＭＯＳＦＥＴが開発されている。
図２１は、本発明に係る実施の形態３のプレーナゲート型の炭化珪素ＭＯＳＦＥＴ３００の構成を示す断面図である。なお、なお、図２１においては、図３を用いて説明した炭化珪素ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２１は、実施の形態１における図３に対応する断面図であり、ドリフト層２の上層部においては、ＳｉＣ基板１の厚さ方向に延在するように複数のトレンチＴＲが形成され、複数のトレンチＴＲ間のドリフト層２の上層部にはウェル領域４が設けられ、ウェル領域４の上層部にはコンタクト領域５が選択的に設けられ、コンタクト領域５を挟むようにソース領域３が設けられている。ウェル領域４のドリフト層２の最表面からの深さは、ソース領域３およびコンタクト領域５のドリフト層２の最表面からの深さよりも深く形成されている。なお、コンタクト領域５、ウェル領域４およびソース領域３は、トレンチＴＲに沿って設けられている。
トレンチＴＲは、ウェル領域４の最深部を超える深さに達するように設けられ、トレンチＴＲの内面はゲート酸化膜６で覆われており、トレンチＴＲ内のゲート酸化膜６で規定される空間内にゲート電極７Ａが埋め込まれている。ゲート酸化膜６はウェル領域４およびソース領域３の側面に接している。なお、ゲート電極７Ａは、ウェル領域４の最深部を超える深さに達するように形成されている。
ゲート酸化膜６はトレンチＴＲの内面を覆うと共にドリフト層２上を覆うように設けられているが、コンタクト領域５の上部と両側のソース領域３の一部上部にはシリサイド膜１７が形成されており、ゲート酸化膜６は設けられていない。また、ゲートパッド２１の形成領域には、ゲート酸化膜６の代わりにシリコン酸化膜１４が設けられている。
ゲート電極７Ａは、トレンチＴＲ内に埋め込まれると共に、ドリフト層２上のゲート酸化膜６上およびシリコン酸化膜１４上に設けられており、全てのゲート電極７Ａを覆うように層間絶縁膜８が設けられている。
そして、セル配置領域２０においては、層間絶縁膜８を貫通してシリサイド膜１７に到達するようにソースコンタクトホール１２が設けられ、また、ゲートパッド２１の形成領域においては、層間絶縁膜８を貫通してゲート電極７Ａに到達するようにゲートコンタクトホール１３が設けられている。
そして、セル配置領域２０においては、ソースコンタクトホール１２を埋め込むように層間絶縁膜８上に外部出力ソース電極１０が形成され、また、ゲートパッド２１の形成領域においては、層間絶縁膜８上に外部出力ゲート電極１５が形成され、ゲートコンタクトホール１３内には外部出力ゲート電極１５が埋め込まれている。
また、外部出力ソース電極１０および外部出力ゲート電極１５との間には樹脂膜７０が設けられており、外部出力ソース電極１０と外部出力ゲート電極１５とが電気的に分離されている。
図２１に示すように、炭化珪素ＭＯＳＦＥＴ３００においては、図３に示した炭化珪素ＭＯＳＦＥＴ１００と同様に、セル配置領域２０の端縁部に沿うように層間絶縁膜８上に下地電極膜５２ａが設けられ、その上に応力緩和層５４が設けられているので、Ｃｕ膜５３ａの厚さを２０μｍと厚くした場合でも、Ｃｕ膜５３ａの応力が緩和され、シリコン酸化膜１４とゲート酸化膜６との接合部近傍にクラックが発生することを防止できる。
また、応力緩和層５４は結晶粒径の小さなＣｕ膜で構成されているので、外部出力ソース電極１０の抵抗が増大することがない。
また、応力緩和層５４の形成方法は、実施の形態１と同じであるので、応力緩和層５４の形成のために製造工程が増えることを抑制でき、製造コストの増加を抑制できる。
炭化珪素ＭＯＳＦＥＴ３００において、ウェル領域４のうち、ゲート酸化膜６を介してゲート電極７Ａと対向し、オン動作時に反転層が形成される領域がチャネル領域となる。プレーナゲート型と異なり、チャネル領域はＳｉＣ基板１の主面に対して垂直な方向に形成される。
トレンチゲート型のＭＯＳＦＥＴでは、プレーナゲート型のＭＯＳＦＥＴに存在するＪＦＥＴ領域が存在しない。ＪＦＥＴ領域の不純物濃度は低濃度のため抵抗値が高く、ＭＯＳＦＥＴのオン抵抗値が高くなる要因となるが、トレンチゲート型のＭＯＳＦＥＴでは、ＪＦＥＴ領域が存在しないのでプレーナゲート型のＭＯＳＦＥＴによりもオン抵抗値を低くすることができる。
なお、実施の形態３の炭化珪素ＭＯＳＦＥＴ３００では、応力緩和層５４を外部出力ソース電極１０の端縁部に設けた構成を示したが、応力緩和層５４の配設位置は当該端縁部に限定されるものではなく、図１６を用いて説明した実施の形態２のように、セル配置領域２０の端縁部に設けられた下地電極膜５２ａに加えて、セル配置領域２０の端縁部以外の部分に、表面に凹凸のあるストライプ状の下地電極膜５２ｂを設けた構成としても良い。
＜変形例１＞
以上説明した実施の形態２の炭化珪素ＭＯＳＦＥＴ２００では、セル配置領域２０においてストライプ状の応力緩和層５４ｂを設けた構成を開示したが、応力緩和層の形状および配置はこれに限定されるものではない。
例えば図２２には、ユニットセルＵＣの水平方向（Ｘ方向）の配列間およびユニットセルＵＣの縦方向（Ｙ方向）の配列間において、それぞれユニットセルＵＣのＹ方向の配列およびＸ方向の配列に沿うように応力緩和層５４ｂが設けられ、平面視でマトリクス状となった構成を示している。
また、応力緩和層５４ｂは連続的に設けずとも良く、平面視で長方形状、円（楕円）形状としても良い。
例えば図２３には、ユニットセルＵＣのＸ方向の配列間において、ユニットセルＵＣのＹ方向の長さ程度の長さと、ユニットセルＵＣのＸ方向の配列間隔程度の幅を有した、平面視で長方形状の応力緩和層５４ｂが設けられた構成を示している。
また図２４には、ユニットセルＵＣのＸ方向の配列間において、ユニットセルＵＣのＹ方向の長さ程度の直径を有する平面視で円形状の応力緩和層５４ｂが設けられた構成を示している。
また、応力緩和層５４ｂの配列も直列的ではなく千鳥模様のように配列しても良く、またストライプ状であっても曲線を有していても良く、Ｃｕ膜５３ａ、５３ｂの膜厚およびチップサイズに応じて適宜調整することができる。
＜変形例２＞
以上説明した実施の形態１および２においては、ユニットセルＵＣの平面視形状が四角形状である構成を示したが、ユニットセルＵＣの平面視形状は長方形、多角形であっても発明の効果に変わりはない。また、トレンチゲートであってもユニットセルＵＣの周囲にトレンチを設ければ良いので、実施の形態３において説明したトレンチゲート型のＭＯＳＦＥＴであってもユニットセルＵＣの平面視形状に限定はない。
＜変形例３＞
以上説明した実施の形態１〜３においては、応力緩和層５４ｂがセル配置領域２０のみに配置された構成を示したが、応力緩和層はゲートパッド２１の形成領域にも配置しても良い。その形状、配置はＣｕ膜５３ａ、５３ｂの膜厚およびチップサイズに応じて適宜調整することができる。
また、実施の形態１〜３においては、応力緩和層５４ｂがセル配置領域２０の一部に配置される構成を示したが、セル配置領域２０の全域）に応力緩和層５４ｂを配置した構成としても良い。すなわち、ユニットセルＵＣの上方の下地電極膜５１ａも下地電極膜５２ａに置き換えても良い。
＜変形例４＞
以上説明した実施の形態１おいては、表面に凹凸のある下地電極膜５２ａをＡｒイオンの照射で形成する方法を説明したが、下地電極膜５２ａの形成方法はこれに限定されるものではない。例えば、塩素系ガスによる短時間の異方性エッチング、ＳｉＯ２の微粒子を吹き付けるサンドブラスト法などにより凹凸を形成しても良い。
また、凹凸ではなく、表面に改質層を形成しても良く、例えば、下地電極膜５１ａの下地電極膜５２ａに相当する領域の表面を非晶質化することも有効である。表面の改質により、電解めっき法により成長するＣｕ膜の粒径を小さくできれば、その方法は限定されない。なお、下地電極膜の表面を非晶質化するとＣｕ膜の結晶成長の種（起点）が多数形成されるのでＣｕ膜の結晶粒が小さくなる。
なお、下地電極膜５２ａをイオンの照射で形成する場合は、制御が比較的容易であり、凹凸のサイズ、形状のばらつきを抑えることができる。
＜変形例５＞
Ｃｕ膜と樹脂膜７０とが接触しないように、Ｃｕ膜５３ａ、５３ｂと樹脂膜７０との間に無機絶縁膜を設けても良い。無機絶縁膜の絶縁材料はパワーデバイスへの使用電圧印加時にかかる電界に耐えうる絶縁破壊強度を有する材料、例えば、窒化シリコン膜（ＳｉＮ）等を用いることができる。Ｃｕ膜５３ａ、５３ｂと樹脂膜７０との間に無機絶縁膜を設けることで、高温動作中での熱応力および外力がＣｕ膜５３ａおよび５３ｂに加わっても、Ｃｕ膜５３ａ、５３ｂと樹脂膜７０とが接触することなく、高温動作時に銅が樹脂膜７０中に拡散したり、樹脂膜７０中の水分、酸素により銅が酸化することがない。このため樹脂膜の保護性能の劣化、デバイスリーク電流の発生などのデバイス信頼性の劣化を防止できる。このため、実質的に歩留り、生産性を向上することができる。
＜変形例６＞
以上説明した実施の形態１においては、Ｃｕ膜５３ａおよび５３ｂの上にＣｕワイヤに接合することでＭＯＳＦＥＴのモジュールを完成させる構成を説明したが、Ｃｕワイヤを使用しない構造、例えばＤＢＣ（direct bond cupper）を適用する場合でも、Ｃｕ膜厚を厚くする場合には本発明が適用できることは言うまでもない。
＜変形例７＞
以上説明した実施の形態１〜３においては、半導体デバイスが縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図１、図３および図１８に示すＳｉＣ基板１の導電型をｐ型（第２導電型）としたＩＧＢＴのユニットセルを有するＩＧＢＴに本発明を適用した場合も、縦型ＭＯＳＦＥＴと同様の効果を奏する。従って、本発明の効力は、ＭＯＳＦＥＴ、ＩＧＢＴ等のＭＯＳ構造を有するスイッチングデバイス全般に及ぶこととなる。
また、本発明は、ＳｉＣ基板１を機械的または化学的またはその他の方法によって除去し、ドリフト層２（エピタキシャル成長層）のみによって構成されるフリースタンディング基板（自立基板）に適用することもできる。なお、ドリフト層のみで構成されるフリースタンディング基板も「ＳｉＣ基板」と言うことができる。
＜変形例８＞
また、以上説明したように本発明は、層間絶縁膜８上の外部出力ソース電極１０および外部出力ゲート電極１５の構成に特徴がある。従って、使用される半導体に制限はなく、炭化珪素の他、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などを使用することができる。
なお、炭化珪素などのシリコン半導体より広いワイドバンドギャップを有した半導体材料を用いる場合は、Ｓｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、耐熱性に優れ高温動作可能な半導体装置を得ることができる。
＜実施の形態４＞
＜Ｃｕ膜上部への適用＞
以上説明した実施の形態１〜３においては、応力緩和層を炭化珪素ＭＯＳＦＥＴのＣｕ膜の下部に設けた構成を示したが、応力緩和層の適用位置はこれに限定されるものではない。
炭化珪素ＭＯＳＦＥＴは、先に説明したようにモジュールに実装されてパワーモジュールとして使用される。パワーモジュールの構造はケース構造と呼ばれる構造が主流である。ケース構造のパワーモジュールは、放熱用のベース板上に絶縁基板を介して、炭化珪素ＭＯＳＦＥＴが実装され、絶縁基板および炭化珪素ＭＯＳＦＥＴを囲むケースがベース板に接着された構成を採る。
パワーモジュール内に実装された炭化珪素ＭＯＳＦＥＴは、その主電極（ソース電極およびドレイン電極）が、主電極子端子と接続される。主電極と主電極子端子との接続には、ボンディングワイヤが用いられる。また、ケース内には封止樹脂が充填されている。高電圧印加時の絶縁不良を防止するため、パワーモジュールの封止樹脂としては、一般的に、シリコーンゲルに代表される絶縁性のゲル状樹脂が用いられる。
実施の形態１〜３に示した例では、炭化珪素ＭＯＳＦＥＴの外部出力ソース電極１０の最表面はＣｕ膜５３ａとなっているが、発明者達の検証によれば、Ｃｕ膜にＣｕワイヤをボンディングし、封止樹脂でケース内を充填した場合、封止樹脂とＣｕ膜との間にクラックが発生する可能性があることが判明した。そこで、発明者達は、Ｃｕ膜の上部にも応力緩和層を設けることで、クラックの発生の抑制に有効であるとの知見を得た。
＜装置構成＞
図２５は、本発明に係る実施の形態４のプレーナゲート型の炭化珪素ＭＯＳＦＥＴ４００の上面構成を模式的に示す平面図である。図２５においては、炭化珪素ＭＯＳＦＥＴ４００にワイヤボンディングを行ってケース内に封止樹脂で封止した状態を示しているが、ケース、放熱用のベース板、絶縁基板、主電極端子および封止樹脂は便宜的に図示を省略している。
図２５に示すように炭化珪素ＭＯＳＦＥＴ４００は、セル配置領域２０の中央部分にＣｕ膜５３ａが露出したワイヤ接合領域８０Ｒが設けられており、ワイヤ接合領域８０Ｒ以外の部分はＣｕ膜５３ａが上部応力緩和層５４ｃで覆われている。また、ゲートパッド２１の中央部分にＣｕ膜５３ｂが露出したワイヤ接合領域８１Ｒが設けられており、ワイヤ接合領域８１Ｒ以外の部分はＣｕ膜５３ｂが上部応力緩和層５４ｄで覆われている。
図２５において、セル配置領域２０のワイヤ接合領域８０ＲのＣｕ膜５３ａ上に６本のＣｕワイヤ８０（外部接続配線）がボンディングされ、ゲートパッド２１のワイヤ接合領域８１ＲのＣｕ膜５３ｂ上に１本のＣｕワイヤ８１（外部接続配線）がボンディングされている。Ｃｕワイヤ８０および８１の直径は０．１〜０．５ｍｍ（１００〜５００μｍ）の中から選ぶことができる。
図２６は、図２５からＣｕワイヤ８０および８１を省いた状態の炭化珪素ＭＯＳＦＥＴ４００を示す平面図である。図２６において、ワイヤ接合領域８０Ｒおよび８１Ｒにおける、Ｃｕワイヤ８０および８１の接合（ボンディング）部分を。それぞれＣｕワイヤ接合部８０ａおよび８１ａとして破線で囲んで図示している。Ｃｕワイヤ８０および８１は、Ｃｕワイヤ接合部８０ａおよび８１ａにおいて、それぞれＣｕ膜５３ａおよび５３ｂに直接接合される。
図２６に示すＣ−Ｃ線での断面構成を、図２７に示す断面図を用いて説明する。図２７に示すように、炭化珪素ＭＯＳＦＥＴ４００においては、外部出力ソース電極１０が、下地電極膜５１ａ、５２ａ、Ｃｕ膜５３ａ、Ｃｕ膜下部の応力緩和層５４およびＣｕ膜上部の上部応力緩和層５４ｃで構成されている。また、外部出力ゲート電極１５は、下地電極膜５１ｂ、Ｃｕ膜５３ｂおよびＣｕ膜上部の上部応力緩和層５４ｄで構成されている。
実施の形態１で説明したように、セル配置領域２０の端縁部に沿うように層間絶縁膜８上に下地電極膜５２ａが設けられ、下地電極膜５２ａで囲まれるセル配置領域２０の残りの部分の層間絶縁膜８上には下地電極膜５１ａが設けられている。そして、下地電極膜５２ａ上には応力緩和層５４が設けられ、応力緩和層５４上を含むセル配置領域２０の全域を覆うようにＣｕ膜５３ａが設けられ、ワイヤ接合領域８０Ｒを除いてＣｕ膜５３ａの上層部には上部応力緩和層５４ｃが設けられている。
また、ゲートパッド２１の形成領域の全域に渡るように層間絶縁膜８上に下地電極膜５１ｂが設けられ、下地電極膜５１ｂ上にはゲートパッド２１の形成領域の全域を覆うようにＣｕ膜５３ｂが設けられ、図示されないワイヤ接合領域８１Ｒを除いてＣｕ膜５３ｂの上層部には上部応力緩和層５４ｄが設けられている。
また、図２７に示すように、セル配置領域２０のワイヤ接合領域８０ＲのＣｕ膜５３ａの上にはＣｕワイヤ８０が接合されている。なお、ゲートパッド２１のワイヤ接合領域８１ＲのＣｕ膜５３ｂ上にもＣｕワイヤ８１が接合されるが、図２７にはワイヤ接合領域８１ＲおよびＣｕワイヤ８１は図示されていない。
上部応力緩和層５４ｃおよび５４ｄは結晶粒径が１μｍ以下のＣｕ膜である。また、上部応力緩和層５４ｃおよび５４ｄの膜厚は０．５〜５μｍである。この結晶粒径の小さな上部応力緩和層５４ｃおよび５４ｄは、応力緩和層５４と同様に、応力緩和層として機能する。
図２７に示すように、Ｃｕワイヤ８０および８１と炭化珪素ＭＯＳＦＥＴ４００（図２５）は、例えばシリコーンゲルなどの封止樹脂９０によって図示されないケース内に封止される。
上部応力緩和層５４ｃおよび５４ｄは、Ｃｕ膜５３ａおよび５３ｂに加わる応力を緩和するために設けられ、当該応力により封止樹脂９０と上部応力緩和層５４ｃおよび５４ｄとの間にクラックが発生することを防止することができる。
以上説明したように、実施の形態４の炭化珪素ＭＯＳＦＥＴ４００では、Ｃｕ膜の上部に上部応力緩和層５４ｃおよび５４ｄを設けることで、シリコン酸化膜１４とゲート酸化膜６との接合部近傍にクラックが発生することを防止できる効果に加えて、封止樹脂９０にクラックが発生することを防止する効果も奏する。
＜上部応力緩和層の製造方法＞
上部応力緩和層５４ｃおよび５４ｄは、以下の方法で形成することができる。すなわち、図４〜図１５を用いて説明した工程を経て炭化珪素ＭＯＳＦＥＴ１００を製造した後、Ｃｕ膜５３ａおよび５３ｂ上において、それぞれワイヤ接合領域８０Ｒおよび８１Ｒとなる部分を覆うようにレジスト材等でマスクを形成した後、マスクで覆われないＣｕ膜５３ａおよび５３ｂにＡｒイオンを照射する。その後、マスクを除去して１００〜３００℃のアニールを行う。Ａｒイオンが照射されたＣｕ膜５３ａおよび５３ｂは、それぞれ結晶粒径が１μｍ程度、厚さが１μｍ程度の上部応力緩和層５４ｃおよび５４ｄに変化する。
また、ワイヤ接合領域８０Ｒおよび８１Ｒ以外の領域のＣｕ膜５３ａおよび５３ｂに、１００〜１０００Ｎ／ｃｍ２の荷重をかけることによっても上部応力緩和層５４ｃおよび５４ｄを形成することができる。この場合、荷重をかけられたＣｕ膜５３ａおよび５３ｂは、それぞれ結晶粒径が１μｍ程度、厚さが５μｍ程度の上部応力緩和層５４ｃおよび５４ｄとなる。
なお、以上説明した、本実施の形態１〜４における結晶粒径の定義は、Ｃｕ膜の断面において、結晶粒を面積が等しい正方形に換算した場合の一辺の長さ、いわゆる面積相当径とする。
＜変形例１＞
以上説明した実施の形態４では、Ｃｕワイヤ８０および８１の位置合わせのズレを考慮してＣｕワイヤ接合部８０ａおよび８１ａの端縁部とワイヤ接合領域８０Ｒおよび８１Ｒの端縁部との間は、図２６に示すように１〜１０μｍ程度の間隔を空けていた。すなわち、Ｃｕワイヤ接合部８０ａおよび８１ａが、それぞれ上部応力緩和層５４ｃおよび５４ｄと重ならないようにワイヤ接合領域８０Ｒおよび８１Ｒを、Ｃｕワイヤ接合部８０ａおよび８１ａよりも広く形成していた。
しかし、Ｃｕワイヤ接合部８０ａおよび８１ａは、それぞれ上部応力緩和層５４ｃおよび５４ｄに重なっても良い。すなわち、Ｃｕワイヤ接合部８０ａおよび８１ａの端縁部とワイヤ接合領域８０Ｒおよび８１Ｒの端縁部との間に間隔を設けなくても良い。上部応力緩和層５４ｃおよび５４ｄの形成範囲は、封止樹脂９０との間にクラックが入らない条件で設定することができる。
なお、Ｃｕワイヤ接合部８０ａおよび８１ａが、それぞれ上部応力緩和層５４ｃおよび５４ｄと部分的に重なっても良い。上部応力緩和層５４ｃおよび５４ｄもＣｕであるため、Ｃｕワイヤ接合部８０ａおよび８１ａが、それぞれ上部応力緩和層５４ｃ、５４ｄに部分的に重なってもＣｕワイヤ８０および８１の接合には問題ない。
さらに言えば、セル配置領域２０およびゲートパッド２１において、それぞれＣｕ膜５３ａおよび５３ｂが露出したワイヤ接合領域８０Ｒおよび８１Ｒを設けず、Ｃｕワイヤ８０および８１を上部応力緩和層５４ｃおよび５４ｄに接合する構成としても良い。ワイヤ接合領域８０Ｒおよび８１Ｒを設けないことにより、マスク工程が減るので製造コストを削減することができる。
＜その他の変形例＞
実施の形態４ではＣｕワイヤ８０をセル配置領域２０に６本接合した構成を示したが、ワイヤの数はこれに限らない。炭化珪素ＭＯＳＦＥＴのチップサイズ、電流値、Ｃｕワイヤの直径等により適宜選択することができる。
また、実施の形態４では、封止樹脂９０にシリコーン樹脂を用いた例を示したが、これに限定されるものではなく、エポキシ樹脂、ポリイミド樹脂およびアクリル樹脂などを用いることができる。また、封止樹脂９０には、通常はＡｌ２Ｏ３、ＳｉＯ２などのセラミック粉を添加して用いるが、これに限定されるものではなく、ＡｌＮ、ＢＮ、Ｓｉ３Ｎ４、ダイアモンド、ＳｉＣ、Ｂ２Ｏ３などを添加することもでき、シリコーン樹脂、アクリル樹脂などの樹脂製の粉を添加することもできる。
＜実施の形態５＞
本実施の形態は、上述した実施の形態１〜４に係る炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本発明を適用した場合について説明する。
図２８は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図２８に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００で構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成しても良い。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成しても良い。
電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図２８に示すように、直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードで構成することができる。主変換回路６０１の各スイッチング素子には、上述した実施の形態１〜４の何れかに係る炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
駆動回路６０２は、主変換回路６０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路６０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路６０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチング素子を制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路６０１のスイッチング素子として実施の形態１〜４のいずれかに係る炭化珪素半導体装置を適用するため、セル配置領域のＣｕ膜の厚さを２０μｍと厚くした場合でも、Ｃｕ膜の応力が緩和され、シリコン酸化膜とゲート酸化膜との接合部近傍にクラックが発生することを防止できる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、前記第１および第２の半導体領域と前記半導体層の表面に接触するように設けられたゲート絶縁膜と、前記半導体層の前記ゲート絶縁膜が設けられていない領域に設けられた前記ゲート絶縁膜よりも厚い絶縁膜と、少なくとも前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を覆うように設けられた層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記第１の主電極は、前記コンタクトホールを介して前記第２の半導体領域に接続される下地電極膜と、前記下地電極膜上に設けられた銅膜と、を有し、前記銅膜の厚さが１５μｍ以上であり、前記銅膜は、少なくとも一部において、その結晶粒径が、前記銅膜の他の部分よりも小さくなった応力緩和層を含んでいる。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、前記第１および第２の半導体領域と前記半導体層の表面に接触するように設けられたゲート絶縁膜と、前記半導体層の前記ゲート絶縁膜が設けられていない領域に設けられた前記ゲート絶縁膜よりも厚い絶縁膜と、少なくとも前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を覆うように設けられた層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記第１の主電極は、前記コンタクトホールを介して前記第２の半導体領域に接続される下地電極膜と、前記下地電極膜上に設けられた銅膜と、を有し、前記銅膜の厚さが１５μｍ以上であり、前記銅膜は、少なくとも前記ゲート絶縁膜と前記絶縁膜との接合部を含む領域の上方において、その結晶粒径が、前記銅膜の他の部分よりも小さくなった応力緩和層を含んでいる。

Claims (11)

  1. 半導体基板と、
    前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、
    前記半導体層の上層部に選択的に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第１および第２の半導体領域と前記半導体層の表面に接触するように設けられたゲート絶縁膜と、
    前記半導体層の前記ゲート絶縁膜が設けられていない領域に設けられた前記ゲート絶縁膜よりも厚い絶縁膜と、
    少なくとも前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極を覆うように設けられた層間絶縁膜と、
    前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、
    前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、
    前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
    前記第１の主電極は、
    前記コンタクトホールを介して前記第２の半導体領域に接続される下地電極膜と、
    前記下地電極膜上に設けられた銅膜と、を有し、
    前記銅膜は、
    少なくとも一部において、その結晶粒径が、前記銅膜の他の部分よりも小さくなった応力緩和層を含む半導体装置。
  2. 前記応力緩和層は、
    少なくとも前記ゲート絶縁膜と前記絶縁膜との接合部を含む領域の上方に設けられる請求項１記載の半導体装置。
  3. 前記銅膜と電気的に接続された外部接続配線と、
    前記外部接続配線を含む前記銅膜上に設けられた封止樹脂と、をさらに備え、
    前記応力緩和層は、
    前記封止樹脂と前記銅膜との接合部にも設けられる請求項１記載の半導体装置。
  4. 前記第１の電極は、
    前記銅膜の厚さが１５μｍ以上である、請求項１から請求項３の何れか１項に記載の半導体装置。
  5. 前記半導体装置は、
    少なくとも前記半導体層、前記第１および第２の半導体領域で構成されるユニットセルを複数備え、
    前記応力緩和層は、
    前記ユニットセル間に対応する領域の上方にも設けられる、請求項１から請求項３の何れか１項に記載の半導体装置。
  6. 前記応力緩和層は、前記結晶粒径が０．１〜１μｍである、請求項１から請求項５の何れか１項に記載の半導体装置。
  7. 前記半導体基板は炭化珪素半導体基板である、請求項１から請求項６の何れか１項に記載の半導体装置。
  8. （ａ）半導体基板の第１の主面上に第１導電型の半導体層を形成する工程と、
    （ｂ）前記半導体層の上層部に選択的に第２導電型の第１の半導体領域を形成する工程と、
    （ｃ）前記第１の半導体領域の上層部に選択的に第１導電型の第２の半導体領域を形成する工程と、
    （ｄ）前記第１および第２の半導体領域と前記半導体層の表面に接触するようにゲート絶縁膜を形成する工程と、
    （ｅ）前記半導体層の前記ゲート絶縁膜が設けられていない領域に前記ゲート絶縁膜よりも厚い絶縁膜を形成する工程と、
    （ｆ）少なくとも前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｇ）前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
    （ｈ）前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールを形成する工程と、
    （ｉ）前記層間絶縁膜上に前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極を形成する工程と、
    （ｊ）前記半導体基板の第２の主面上に第２の主電極を形成する工程と、を備え、
    前記工程（ｉ）は、
    （ｉ−１）前記コンタクトホールを介して前記第２の半導体領域に接続される下地電極膜を形成する工程と、
    （ｉ−２）前記下地電極膜の少なくとも一部において、前記層間絶縁膜とは反対側の表面に凹凸を形成する工程と、
    （ｉ−３）前記下地電極膜上に電解めっき法で銅膜を形成する工程と、を含む、半導体装置の製造方法。
  9. 前記下地電極膜に前記凹凸を形成する工程は、前記下地電極膜にイオンを照射する工程を含む、請求項８記載の半導体装置の製造方法。
  10. 前記半導体基板は炭化珪素半導体基板である、請求項８または請求項９記載の半導体装置の製造方法。
  11. 請求項１記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
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