CN104766891A - 一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法 - Google Patents

一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法 Download PDF

Info

Publication number
CN104766891A
CN104766891A CN201510119566.0A CN201510119566A CN104766891A CN 104766891 A CN104766891 A CN 104766891A CN 201510119566 A CN201510119566 A CN 201510119566A CN 104766891 A CN104766891 A CN 104766891A
Authority
CN
China
Prior art keywords
copper
film transistor
thin
layer
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510119566.0A
Other languages
English (en)
Other versions
CN104766891B (zh
Inventor
宁洪龙
胡诗犇
朱峰
兰林锋
彭俊彪
王磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
South China University of Technology SCUT
Original Assignee
South China University of Technology SCUT
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by South China University of Technology SCUT filed Critical South China University of Technology SCUT
Priority to CN201510119566.0A priority Critical patent/CN104766891B/zh
Publication of CN104766891A publication Critical patent/CN104766891A/zh
Application granted granted Critical
Publication of CN104766891B publication Critical patent/CN104766891B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管的源漏电极,由依次叠设的钼层和铜层构成,所述铜层设于所述钼层的上方;所述钼层设于薄膜晶体管的有源层的上方;所述钼层和钼层的晶格生长方向垂直;所述钼层的厚度为20~40nm;所述铜层的厚度为150~250nm。本发明还公开了上述源漏电极的制备方法及包含上述源漏电极的薄膜晶体管及其制备方法。本发明克服了现有技术中的铜电极容易氧化、铜电极沉积在金属氧化物有源层上之后铜原子向氧化物扩散的缺陷,具有高电导率的特点,还可以实现两层电极之间的应力平衡,使得电极剥离率降低,结合强度得到提高。

Description

一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法
技术领域
本发明涉及薄膜晶体管的制备领域,特别涉及一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法。
背景技术
薄膜晶体管(Thin Film Transistor,简称TFT),是一种用途广泛的半导体器件,主要用于显示器中驱动液晶排列变化、或驱动OLED像素发光等。薄膜晶体管的结构至少包含栅极、栅极绝缘层、有源层、和源漏电极。
随着大尺寸、高分辨率、高刷新率显示器的普及,TFT必须具有优良的迁移率和电导率才能缩短信号的延迟、降低能耗、提升显示质量。
迁移率主要由TFT的有源层材料决定。目前流行的有源层材料有(低温)多晶硅、非晶硅、金属氧化物等。低温多晶硅、金属氧化物的电子迁移率较高,但用低温多晶硅做有源层的TFT生产工序较长、光罩数更多、成本更高。相比之下,金属氧化物制程简单、成本低廉,备受青睐,显示行业最有名的金属氧化物材料是IGZO。
电导率则由电极材料决定。现常用的高导电极材料有银、铜、铝、铝钕合金、钼、钛等。这几种材料之中,薄膜电阻率相对较低的有银(2.1μΩ·cm)和铜(2.3μΩ·cm)。银存在沉积时容易出现银颗粒聚集的问题,严重影响电子传输,此外银的成本非常昂贵,导致银电极的使用非常受限。
铜无论从电阻率、稳定性还是成本来看,都十分理想,但是铜存在着以下问题:1)铜容易被氧化,氧化铜的电阻率则较高;2)铜电极沉积在金属氧化物有源层上之后,铜原子会向氧化物扩散,在有源层中产生类受主型缺陷,使得有源层电学性能劣化;3)铜(包括银)和金属氧化物的接触电阻较高,说明能级不匹配;4)铜电极自身存在张应力(应力>0),沉积在有源层上之后会出现翘曲、剥离的现象。
发明内容
为了克服现有技术的上述缺点与不足,本发明的目的之一在于提供一种薄膜晶体管的源漏电极,能够阻止铜离子的扩散,降低接触电阻,提高电导率。
本发明的目的之二在于提供上述膜晶体管的源漏电极的制备方法。
本发明的目的之三在于提供包含上述源漏电极的薄膜晶体管。
本发明的目的之四在于提供上述薄膜晶体管的制备方法。
本发明的目的通过以下技术方案实现:
一种薄膜晶体管的源漏电极,由依次叠设的钼层和铜层构成,所述铜层设于所述钼层的上方;所述钼层设于薄膜晶体管的有源层的上方;所述钼层和钼层的晶格生长方向相互垂直。
所述钼层的厚度为20~40nm。
所述铜层的厚度为150~250nm。
所述薄膜晶体管的源漏电极的制备方法,包括以下步骤:
(1)在5~25sccm的Ar气环境下,气压为1~7mTorr,以50~200瓦功率,在薄膜晶体管的有源层的溅射制备钼薄膜作为钼层;
(2)在10~30sccm的Ar气环境下,气压为1~7mTorr,以100~500瓦功率,在钼层溅射制备铜薄膜作为铜层。
一种薄膜晶体管,包括上述的源漏电极。
所述的薄膜晶体管,由下至上依次包括基板、底栅极、栅极绝缘层、有源层、钼层和铜层。
所述基板为玻璃基板;所述底栅极为铝合金底栅极;所述栅极绝缘层为Al2O3栅极绝缘;所述有源层为a-IGZO有源层。
所述的薄膜晶体管的制备方法,包括以下步骤:
a.首先在玻璃基板上直流溅射并湿法刻蚀沉积金属薄膜作为底栅极;
b.再在底栅极上采用化学阳极氧化法制备栅极绝缘层;
c.在栅极绝缘层上沉积有源层作为沟道层并进行图形化;
d.在图形化后的有源层上依次制备钼层和铜层,并采用lift-off工艺进行图形化。
所述的薄膜晶体管的制备方法,包括以下步骤:
a.首先在玻璃基板上直流溅射并湿法刻蚀沉积铝合金薄膜作为底栅极;
b.再在底栅极上采用化学阳极氧化法制备一层Al2O3栅极绝缘层;
c.在室温下通过射频磁控溅射a-IGZO薄膜作为有源层,并采用湿法刻蚀使a-IGZO薄膜图形化,然后在250~300℃的空气气氛中退火30~40min;
d.在5~25sccm的Ar气环境下、气压为1~7mTorr、以50-200瓦功率溅射钼薄膜作为钼层,然后在10~30sccm的Ar气环境下、气压为1~7mTorr、以100~500瓦功率溅射铜薄膜作为铜层;然后对所制备的钼层和铜层整体采用剥离工艺进行图形化。
与现有技术相比,本发明具有以下优点和有益效果:
(1)本发明通过在现有的薄膜晶体管的铜漏电极与薄膜晶体管的有源层之间增设钼层,由于铜离子和钼离子的晶格生长方向相互垂直的特性,因此钼层的设置能够阻止铜离子的扩散。
(2)本发明的钼/铜结构的源漏电极,可以降低接触电阻,提高电导率。铜的功函数4.65eV,氧化物IGZO的功函数为4.5eV,二者的能级差比较大,因此,现有技术中采用二者直接接触的结构,源漏电极与有源层之间会造成较高的接触电阻。通过在铜层与有源层之间引入一层功函数为4.6eV的钼层,实现能级匹配,载流子的传输性能得到提升、接触电阻得以下降。
(3)本发明通过溅射条件的控制,使得钼的扩散距离得到有效缩短,实现有效控制电极层的离子扩散。
(4)本发明采用钼/铜结构,还可以实现两层电极之间的应力平衡,使得电极剥离率降低,结合强度得到提高。由于在一定厚度下,Cu薄膜的应力>0,表现为张应力)。Mo薄膜的应力<0,表现为压应力。故可以通过调整二者的厚度,使得整体应力得到平衡,最终可达到零应力。在零应力状态下,电极的剥离率降低,结合强度得到提升。
附图说明
图1为本发明的实施例1的薄膜晶体管的源漏电极的结构示意图。
图2为本发明的实施例1制备的源漏电极的截面电镜图。
图3(a)为采用玻璃作为基板、以铜作为源漏电极,剥离电极后的电镜图。
图3(b)为采用玻璃作为基板、以本发明的实施例1的钼/铜双层结构的源漏电极作为源漏电极,剥离测试后的电镜图。
图3(c)是采用氧化硅作为基板、以铜作为源漏电极,剥离测试后的电镜图。
图3(d)是采用氧化硅作为基板、以本发明的实施例1的钼/铜双层结构的源漏电极的源漏电极作为源漏电极,剥离测试后的电镜图。
图4为本发明的实施例2的薄膜晶体管的结构示意图。
具体实施方式
下面结合实施例,对本发明作进一步地详细说明,但本发明的实施方式不限于此。
实施例1
本实施例的薄膜晶体管的源漏电极如图1所示,由依次叠设的钼层120和铜层110构成,铜层110位于钼层120上方,钼层120设置于薄膜晶体管的有源层上方。
其中,钼层的厚度设置为20~40nm。铜层的厚度设置为150~250nm,本实施例优选铜层的厚度设置为200nm,钼层的厚度设置为30nm。
本实施例的薄膜晶体管的源漏电极的制备方法如下:
(1)在10sccm的Ar气环境下,气压为1mTorr,以50瓦功率,在薄膜晶体管的有源层的溅射制备钼薄膜作为钼层;
(2)在30sccm的Ar气环境下,气压为3mTorr,以500瓦功率,在钼层溅射制备铜薄膜作为铜层。
现有技术中,在薄膜晶体管中,铜电极中铜的氧化物主要有两个来源:1)是铜电极在沉积之后的退火工艺中,退火环境含氧,造成铜的氧化物,属于外界环境的影响;2)是铜电极下方有源层500氧化物的氧会向上扩散,造成铜的氧化,属于器件内部的影响。第一种情形可以通过改善外部工艺环境解决。第二种情形通过本发明的技术方案,在铜层沉积一层钼,这样当该电极与作为有源层、的氧化物接触时,铜和氧化物之间的钼层、可以阻止氧的扩散,有效防止铜离子的氧化。
本发明提出的源漏电极,具有钼/铜结构的双层结构,利用铜离子和钼离子的晶格生长方向完全不一致的特性,阻止铜离子的扩散。由于铜也会向氧化物扩散,严重影响器件均匀性。本实施例制备的源漏电极的截面电镜图如图2所示,微观组织分析发现,通过控制溅射工艺,铜和钼的晶格生长方向相互垂直。如此一来铜便很难通过钼薄膜向金属氧化物有源层扩散。研究发现,钼本身也会扩散,本实施例中通过溅射条件的控制,使得钼的扩散距离得到有效缩短。
本发明的钼/铜结构的双层金属高导源漏电极,可以降低接触电阻,提高电导率。铜的功函数4.65eV,氧化物以IGZO为例功函数为4.5eV,二者的能级差比较大,因此,二者之间会造成较高的接触电阻。通过在铜层110与有源层500之间引入一层功函数为4.6eV的钼层,实现能级匹配,载流子的传输性能得到提升,接触电阻得以下降。表1所示的对比数据表显示了不同材料的源漏电极的参数表,从该表中可以看出,钼/铜结构的双层金属高导源漏电极的有效接触电阻及有效接触电阻率都比其它电极的数值性能大幅提高。
表1 不同材料的源漏电极的参数表
此外,采用钼/铜结构的源漏电极,还可以实现两层电极之间的应力平衡,使得电极剥离率降低,结合强度得到提高。由于在一定厚度下,Cu薄膜的应力>0,表现为张应力)。Mo薄膜的应力<0,表现为压应力。故可以通过调整二者的厚度,使得整体应力得到平衡,最终可达到零应力。在零应力状态下,电极的剥离率降低,结合强度得到提升。
本实施例对不同的基板及不同的源漏电极的剥离情况进行对比,结果如下:
图3(a)是采用玻璃作为基板、以铜作为源漏电极,剥离测试后的电镜图,图3(b)是采用玻璃作为基板、以本发明的钼/铜双层结构的源漏电极作为源漏电极,剥离测试后的电镜图。图3(a)、图3(b)所采用的其它材料及制备工艺均相同,从图3(a)、图3(b)中可以看出,采用本发明的钼/铜双层结构的源漏电极作为源漏电极时的剥离率远远低于图3(a)。图3(c)是采用氧化硅作为基板、以铜作为源漏电极,剥离测试后的电镜图,图3(d)是采用氧化硅作为基板、以本发明的钼/铜双层结构的源漏电极的源漏电极作为源漏电极,剥离测试后的电镜图。图3(c)、图3(d)所采用的其它材料及制备工艺均相同,从图3(c)、图3(d)中可以看出,采用本发明的钼/铜双层结构的源漏电极作为源漏电极时的剥离率远远低于图3(c)。
实施例2
如图4所示,本实施例的薄膜晶体管,由下至上依次包括基板200、底栅极300、栅极绝缘层400、有源层500、源漏电极100;所述源漏电极由下至上依次由钼层和铜层构成。
本实施例的薄膜晶体管的制备过程如下:
a.首先在玻璃基底上直流溅射并湿法刻蚀沉积300nm的铝合金薄膜作为底栅极;
b.再在底栅极上采用化学阳极氧化法制备一层200nm的Al2O3栅极绝缘层;
c.在室温下通过射频磁控溅射50nm的a-IGZO薄膜作为有源层,并采用湿法刻蚀使a-IGZO薄膜图形化,然后在300℃空气气氛中退火30min;
d.在10sccm的Ar气环境下、气压为1mTorr、以50瓦功率溅射钼30nm薄膜作为钼层,然后在30sccm的Ar气环境下、气压为3mTorr、以500瓦功率溅射200nm铜薄膜作为铜层;然后对所制备的钼层和铜层整体采用剥离工艺进行图形化。
测试结果证明本实施例制备的薄膜晶体管具有高的电导率及稳定性。
实施例3
本实施例的薄膜晶体管的制备过程如下:
a.首先在玻璃基底上直流溅射并湿法刻蚀沉积300nm的铝合金薄膜作为底栅极;
b.再在底栅极上采用化学阳极氧化法制备一层200nm的Al2O3栅极绝缘层;
c.在室温下通过射频磁控溅射50nm的a-IGZO薄膜作为有源层,并采用湿法刻蚀使a-IGZO薄膜图形化,然后在300℃空气气氛中退火30min;
d.在25sccm的Ar气环境下、气压为7mTorr、以200瓦功率溅射钼30nm薄膜作为钼层,然后在10sccm的Ar气环境下、气压为7mTorr、以100瓦功率溅射100nm铜薄膜作为铜层;然后对所制备的钼层和铜层整体采用剥离工艺进行图形化。
测试结果证明本实施例制备的薄膜晶体管具有高的电导率及稳定性。
上述实施例为本发明较佳的实施方式,但本发明的实施方式并不受所述实施例的限制,其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化,均应为等效的置换方式,都包含在本发明的保护范围之内。

Claims (9)

1.一种薄膜晶体管的源漏电极,其特征在于,由依次叠设的钼层和铜层构成,所述铜层设于所述钼层的上方;所述钼层设于薄膜晶体管的有源层的上方;所述钼层和钼层的晶格生长方向相互垂直。
2.根据权利要求1所述的薄膜晶体管的源漏电极,其特征在于,所述钼层的厚度为20~40nm。
3.根据权利要求1所述的薄膜晶体管的源漏电极,其特征在于,所述铜层的厚度为150~250nm。
4.权利要求1~3任一项所述薄膜晶体管的源漏电极的制备方法,其特征在于,包括以下步骤:
(1)在5~25sccm的Ar气环境下,气压为1~7mTorr,以50~200瓦功率,在薄膜晶体管的有源层的溅射制备钼薄膜作为钼层;
(2)在10~30sccm的Ar气环境下,气压为1~7mTorr,以100~500瓦功率,在钼层溅射制备铜薄膜作为铜层。
5.一种薄膜晶体管,其特征在于,包括权利要求1~3任一项所述的源漏电极。
6.根据权利要求5所述的薄膜晶体管,其特征在于,由下至上依次包括基板、底栅极、栅极绝缘层、有源层、钼层和铜层。
7.根据权利要求6所述的薄膜晶体管,其特征在于,所述基板为玻璃基板;所述底栅极为铝合金底栅极;所述栅极绝缘层为Al2O3栅极绝缘;所述有源层为a-IGZO有源层。
8.权利要求6所述的薄膜晶体管的制备方法,其特征在于,包括以下步骤:
a.首先在玻璃基板上直流溅射并湿法刻蚀沉积金属薄膜作为底栅极;
b.再在底栅极上采用化学阳极氧化法制备栅极绝缘层;
c.在栅极绝缘层上沉积有源层作为沟道层并进行图形化;
d.在图形化后的有源层上依次制备钼层和铜层,并采用lift-off工艺进行图形化。
9.根据权利要求8所述的薄膜晶体管的制备方法,其特征在于,包括以下步骤:
a.首先在玻璃基板上直流溅射并湿法刻蚀沉积铝合金薄膜作为底栅极;
b.再在底栅极上采用化学阳极氧化法制备一层Al2O3栅极绝缘层;
c.在室温下通过射频磁控溅射a-IGZO薄膜作为有源层,并采用湿法刻蚀使a-IGZO薄膜图形化,然后在250~300℃的空气气氛中退火30~40min;
d.在5~25sccm的Ar气环境下、气压为1~7mTorr、以50-200瓦功率溅射钼薄膜作为钼层,然后在10~30sccm的Ar气环境下、气压为1~7mTorr、以100~500瓦功率溅射铜薄膜作为铜层;然后对所制备的钼层和铜层整体采用剥离工艺进行图形化。
CN201510119566.0A 2015-03-18 2015-03-18 一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法 Active CN104766891B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510119566.0A CN104766891B (zh) 2015-03-18 2015-03-18 一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510119566.0A CN104766891B (zh) 2015-03-18 2015-03-18 一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法

Publications (2)

Publication Number Publication Date
CN104766891A true CN104766891A (zh) 2015-07-08
CN104766891B CN104766891B (zh) 2019-01-29

Family

ID=53648617

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510119566.0A Active CN104766891B (zh) 2015-03-18 2015-03-18 一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法

Country Status (1)

Country Link
CN (1) CN104766891B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105932024A (zh) * 2016-05-05 2016-09-07 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
CN107768307A (zh) * 2017-11-21 2018-03-06 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN108886055A (zh) * 2016-03-30 2018-11-23 三菱电机株式会社 半导体装置及其制造方法、电力变换装置
CN109728098A (zh) * 2019-01-03 2019-05-07 合肥鑫晟光电科技有限公司 薄膜晶体管、传感器、检测方法、检测装置及检测系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403363A (zh) * 2011-10-27 2012-04-04 华南理工大学 双层氧化物薄膜晶体管及其制备方法
CN102637591A (zh) * 2012-05-03 2012-08-15 华南理工大学 一种氧化物半导体上电极层的刻蚀方法
CN103489902A (zh) * 2013-09-30 2014-01-01 京东方科技集团股份有限公司 一种电极及其制作方法、阵列基板及显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403363A (zh) * 2011-10-27 2012-04-04 华南理工大学 双层氧化物薄膜晶体管及其制备方法
CN102637591A (zh) * 2012-05-03 2012-08-15 华南理工大学 一种氧化物半导体上电极层的刻蚀方法
CN103489902A (zh) * 2013-09-30 2014-01-01 京东方科技集团股份有限公司 一种电极及其制作方法、阵列基板及显示装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
徐华,ETAL: "源漏电极的制备对氧化物薄膜晶体管性能的影响", 《物理学报》 *
李旭远,ETAL: "钼缓冲层对钼/铜叠层结构电极特性的影响", 《真空科学与技术学报》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108886055A (zh) * 2016-03-30 2018-11-23 三菱电机株式会社 半导体装置及其制造方法、电力变换装置
CN105932024A (zh) * 2016-05-05 2016-09-07 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
WO2017190567A1 (zh) * 2016-05-05 2017-11-09 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
US20180190795A1 (en) * 2016-05-05 2018-07-05 Boe Technology Group Co., Ltd. Array Substrate, Manufacturing Method Thereof, and Display Device
CN105932024B (zh) * 2016-05-05 2019-05-24 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
CN107768307A (zh) * 2017-11-21 2018-03-06 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
WO2019100492A1 (zh) * 2017-11-21 2019-05-31 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
US10355035B2 (en) 2017-11-21 2019-07-16 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of back-channel-etched (BCE) thin film transistor (TFT) substrate
CN109728098A (zh) * 2019-01-03 2019-05-07 合肥鑫晟光电科技有限公司 薄膜晶体管、传感器、检测方法、检测装置及检测系统

Also Published As

Publication number Publication date
CN104766891B (zh) 2019-01-29

Similar Documents

Publication Publication Date Title
CN102097487B (zh) 氧化物半导体薄膜晶体管及其制造方法
TWI496197B (zh) Wiring structure
CN106128963A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板
CN102683423A (zh) 一种顶栅结构金属氧化物薄膜晶体管及其制作方法
CN103227206A (zh) 薄膜晶体管、其制造方法以及使用了该薄膜晶体管的显示装置
KR101974754B1 (ko) 박막 트랜지스터
JP2011091364A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置
TW201041140A (en) Transistor, transistor manufacturing method, and manufacturing device thereof
CN105633170A (zh) 金属氧化物薄膜晶体管及其制备方法以及阵列基板和显示装置
CN104766891A (zh) 一种薄膜晶体管的源漏电极及制备方法、薄膜晶体管及制备方法
WO2017219412A1 (zh) 顶栅型薄膜晶体管的制作方法
CN110416087A (zh) 具有钝化增强层的金属氧化物薄膜晶体管及其制作方法
US10439070B2 (en) Thin-film transistor (TFT) and manufacturing method thereof
JP2011049543A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置
Lu et al. High-performance and flexible neodymium-doped oxide semiconductor thin-film transistors with copper alloy bottom-gate electrode
CN108735821A (zh) 一种镨铟锌氧化物薄膜晶体管及其制备方法
CN207925481U (zh) 一种金属氧化物半导体薄膜晶体管及阵列基板
JP2013503459A (ja) 銅電極を有する薄膜トランジスタ(tft)
CN107369719B (zh) 一种氧化物薄膜晶体管纯铜复合结构源漏电极及其制备方法
CN108010960B (zh) 一种氧化物薄膜晶体管栅电极及其制备方法
WO2016035554A1 (ja) 薄膜トランジスタの酸化物半導体薄膜、薄膜トランジスタ、およびスパッタリングターゲット
WO2020228180A1 (zh) 阵列基板和阵列基板的制备方法
JP2019117940A (ja) 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット
CN108231598A (zh) 金属氧化物薄膜晶体管的制备方法、阵列基板的制备方法
CN104022160B (zh) 高价态过渡金属掺杂的氧化锌基半导体材料及薄膜晶体管

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant