JP2019117940A - 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット - Google Patents

酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット Download PDF

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Abstract

【課題】本発明は製造コストが比較的低く、薄膜トランジスタを形成した際のキャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜、この酸化物半導体薄膜を用いた薄膜トランジスタの提供を目的とする。【解決手段】本発明の酸化物半導体薄膜は、金属元素を含む酸化物半導体薄膜であって、上記金属元素は、Ｉｎ、Ｚｎ、Ｆｅ及び不可避的不純物からなり、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が２０ａｔｍ％以上８９ａｔｍ％以下、Ｚｎの原子数が１０ａｔｍ％以上７９ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上２ａｔｍ％以下である。本発明は、当該酸化物半導体薄膜を有する薄膜トランジスタを含む。当該薄膜トランジスタの光照射による閾値電圧シフトとしては、２Ｖ以下が好ましい。当該薄膜トランジスタのキャリア移動度としては、２０ｃｍ２／Ｖｓ以上が好ましい。【選択図】図１

Description

本発明は、酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲットに関する。
アモルファス酸化物半導体は、例えばアモルファスシリコン半導体に比べて薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を形成した際のキャリア移動度が高い。また、アモルファス酸化物半導体は光学バンドギャップが大きく、可視光の透過性が高い。さらに、アモルファス酸化物半導体の薄膜は、アモルファスシリコン半導体よりも低温で成膜することができる。これらの特徴を活かして、アモルファス酸化物半導体薄膜は、高解像度で高速駆動できる次世代の大型ディスプレイや、低温での成膜が要求される樹脂基板を用いた可撓性ディスプレイへの応用が期待されている。
このようなアモルファス酸化物半導体薄膜としては、インジウム、ガリウム、亜鉛及び酸素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）アモルファス酸化物半導体薄膜が公知である（例えば特開２０１０−２１９５３８号公報参照）。アモルファスシリコン半導体を用いた薄膜トランジスタのキャリア移動度が０．５ｃｍ２／Ｖｓ程度であるのに対し、上記公報に記載のＩＧＺＯアモルファス酸化物半導体薄膜を用いたＴＦＴは、１ｃｍ２／Ｖｓ以上の移動度を有する。
さらに移動度の向上したアモルファス酸化物半導体薄膜として、インジウム、ガリウム、亜鉛及びスズを含む酸化物半導体薄膜が公知である（例えば特開２０１０−１１８４０７号公報参照）。上記公報に記載のＩｎ−Ｇａ−Ｚｎ−Ｓｎアモルファス酸化物半導体薄膜を用いたＴＦＴでは、チャネル長１０００μｍでそのキャリア移動度が２０ｃｍ２／Ｖｓを超える。しかしながら、チャネル長が短いＴＦＴではキャリア移動度が低下する傾向にあり、高速性が要求される例えば次世代の大型ディスプレイに用いるためには、低チャネル領域でのキャリア移動度が不足するおそれがある。
また、これらのアモルファス酸化物半導体は、希少元素であるガリウム（Ｇａ）を含むため、比較的製造コストが高い。このため、Ｇａを含まない酸化物半導体が求められている。
さらに、薄膜トランジスタに用いられるアモルファス酸化物半導体薄膜をディスプレイに用いるためには、薄膜トランジスタに対して光の照射を行っても継時的な閾値電圧のシフトが少ない、いわゆる光ストレス耐性が高いことが望まれている。
特開２０１０−２１９５３８号公報 特開２０１０−１１８４０７号公報
本発明は、上述のような事情に基づいてなされたものであり、製造コストが比較的低く、薄膜トランジスタを形成した際のキャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜、この酸化物半導体薄膜を用いた薄膜トランジスタ、及びこの酸化物半導体薄膜を形成するためのスパッタリングターゲットの提供を目的とする。
本発明者らは、酸化物半導体薄膜に鉄（Ｆｅ）を所定量含めることで、Ｇａを含まなくとも高いキャリア移動度と、光ストレス耐性とを有する酸化物半導体薄膜が得られることを見出し、本発明を完成させた。
すなわち、上記課題を解決するためになされた発明は、Ｉｎ、Ｚｎ及びＦｅを含み、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が２０ａｔｍ％以上８９ａｔｍ％以下、Ｚｎの原子数が１０ａｔｍ％以上７９ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上２ａｔｍ％以下である酸化物半導体薄膜である。
当該酸化物半導体薄膜は、Ｉｎ及びＺｎの原子数を上記範囲内とし、Ｆｅの原子数を上記下限以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜は、Ｆｅの原子数を上記上限以下とするので、当該酸化物半導体薄膜を用いて薄膜トランジスタを形成した際のキャリア移動度を高められる。さらに、当該酸化物半導体薄膜は、Ｇａを含む必要がないので、製造コストを低減できる。
本発明は、当該酸化物半導体薄膜を有する薄膜トランジスタを含む。当該薄膜トランジスタは、当該酸化物半導体薄膜を有するので、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。
当該薄膜トランジスタの光照射による閾値電圧シフトとしては、２Ｖ以下が好ましい。上記閾値電圧シフトを上記下限以下とすることで、薄膜トランジスタの性能安定性を高めることができる。
当該薄膜トランジスタのキャリア移動度としては、２０ｃｍ２／Ｖｓ以上が好ましい。上記キャリア移動度を上記下限以上とすることで、高速性が要求される例えば次世代の大型ディスプレイに好適に用いることができる。
上記課題を解決するためになされた別の発明は、酸化物半導体薄膜の形成に用いられるスパッタリングターゲットであって、Ｉｎ、Ｚｎ及びＦｅを含み、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が２０ａｔｍ％以上８９ａｔｍ％以下、Ｚｎの原子数が１０ａｔｍ％以上７９ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上２ａｔｍ％以下である。
当該スパッタリングターゲットは原子数が上記範囲内のＩｎ、Ｚｎ及びＦｅを含むので、当該スパッタリングターゲットを用いて酸化物半導体薄膜を成膜することで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い薄膜トランジスタを製造することができる。
ここで、「キャリア移動度」とは、薄膜トランジスタの飽和領域での電界効果移動度を表し、「電界効果移動度」とは、ゲート電圧Ｖｇ［Ｖ］、閾値電圧Ｖｔｈ［Ｖ］、ドレイン電流Ｉｄ［Ａ］、チャネル長Ｌ［ｍ］、チャネル幅Ｗ［ｍ］、ゲート絶縁膜の容量Ｃｏｘ［Ｆ］とするとき、薄膜トランジスタの電流−電圧特性の飽和領域（Ｖｇ＞Ｖｄ−Ｖｔｈ）において、以下の式（１）に示すμＦＥ［ｍ２／Ｖｓ］により求められる値を指す。
Figure 2019117940
なお、薄膜トランジスタの「閾値電圧」とは、トランジスタのドレイン電流が１０−９Ａとなるゲート電圧を指す。
また、「光照射による閾値電圧シフト」とは、基板温度６０℃で、薄膜トランジスタのソース−ドレイン間に１０Ｖ、ゲート−ソース間に−１０Ｖの電圧条件で、薄膜トランジスタに白色ＬＥＤを２時間照射した際の照射前後の閾値電圧の差の絶対値を指す。
以上説明したように、当該酸化物半導体薄膜を用いた薄膜トランジスタは、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。また、当該スパッタリングターゲットを用いることで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜を形成できる。
基板表面に形成された本発明の一実施形態の薄膜トランジスタを示す模式的断面図である。
以下、本発明の実施の形態を適宜図面を参照しつつ詳説する。
［薄膜トランジスタ］
図１に示す当該薄膜トランジスタは、例えば次世代の大型ディスプレイや可撓性ディスプレイ等の表示装置の製造に用いることができる。当該薄膜トランジスタは、基板Ｘの表面に形成されたボトムゲート型のトランジスタである。当該薄膜トランジスタは、ゲート電極１、ゲート絶縁膜２、酸化物半導体薄膜３、ＥＳＬ（Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）保護膜４、ソース及びドレイン電極５、パッシベーション絶縁膜６、並びに導電膜７を有する。
（基板）
基板Ｘとしては、特に限定されないが、例えば表示装置に用いられる基板を挙げることができる。このような基板Ｘとしては、ガラス基板やシリコーン樹脂基板等の透明基板を挙げることができる。上記ガラス基板に用いられるガラスとしては、特に限定されず、例えば無アルカリガラス、高歪点ガラス、ソーダライムガラス等を挙げることができる。また、基板Ｘとしてステンレス薄膜等の金属基板、ポリエチレンテレフタレート（ＰＥＴ）フィルム等の樹脂基板を用いることもできる。
基板Ｘの平均厚さは、加工性の観点から０．３ｍｍ以上１．０ｍｍ以下が好ましい。また、基板Ｘの大きさ及び形状は、使用される表示装置等の大きさや形状に応じて適宜決定される。
（ゲート電極）
ゲート電極１は、基板Ｘの表面に形成され、導電性を有する。ゲート電極１を構成する薄膜としては、特に限定されないが、Ａｌ合金やＡｌ合金の表面にＭｏ、Ｃｕ、Ｔｉなどの薄膜や合金膜を積層したものを用いることができる。
ゲート電極１の形状としては、特に限定されないが、チャネル長及びチャネル幅の制御性の観点から、当該薄膜トランジスタのチャネル長方向及びチャネル幅方向を縦横とする平面視方形状が好ましい。ゲート電極１の大きさとしては、当該薄膜トランジスタのチャネル長及びチャネル幅を確保できる大きさであればよい。ここで、薄膜トランジスタのチャネル長方向とは、当該薄膜トランジスタのソース電極５ａ及びドレイン電極５ｂの対向方向である。また、当該薄膜トランジスタのチャネル幅方向とは、当該薄膜トランジスタのチャネル長方向に直交し、かつ基板Ｘの表面に平行な方向である。
ゲート電極１の平均厚さの下限としては、５０ｎｍが好ましく、１７０ｎｍがより好ましい。一方、ゲート電極１の平均厚さの上限としては、５００ｎｍが好ましく、４００ｎｍがより好ましい。ゲート電極１の平均厚さが上記下限未満であると、ゲート電極１の抵抗が大きいため、ゲート電極１での電力消費が増大するおそれや断線が発生し易くなるおそれがある。逆に、ゲート電極１の平均厚さが上記上限を超えると、ゲート電極１の表面側に積層されるゲート絶縁膜２等の平坦化が困難となり、当該薄膜トランジスタの特性が悪化するおそれがある。
なお、ゲート絶縁膜２のカバレッジをよくするため、ゲート電極１の厚さ方向の断面は、基板Ｘに向かって拡張するテーパー状とするとよい。ゲート電極１をテーパー状とする場合のテーパー角度としては、３０°以上４０°以下が好ましい。
（ゲート絶縁膜）
ゲート絶縁膜２は、ゲート電極１を覆うように基板Ｘの表面側に積層される。ゲート絶縁膜２を構成する薄膜としては、特に限定されないが、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ２Ｏ３やＹ２Ｏ３等の金属酸化物膜などが挙げられる。また、ゲート絶縁膜２は、これら薄膜の単層構造であってもよく、２種以上の薄膜を積層した多層構造であってもよい。
ゲート絶縁膜２の形状はゲート電極１が被覆される限り限定されず、例えばゲート絶縁膜２が基板Ｘ全面を覆ってもよい。
ゲート絶縁膜２の平均厚さの下限としては、５０ｎｍが好ましく、１００ｎｍがより好ましい。また、ゲート絶縁膜２の平均厚さの上限としては、３００ｎｍが好ましく、２５０ｎｍがより好ましい。ゲート絶縁膜２の平均厚さが上記下限未満であると、ゲート絶縁膜２の耐圧が不足し、ゲート電圧の印加によりゲート絶縁膜２がブレークダウンするおそれがある。逆に、ゲート絶縁膜２の平均厚さが上記上限を超えると、ゲート電極１と当該酸化物半導体薄膜３との間に形成されるキャパシタの容量が不足し、ドレイン電流が不十分となるおそれがある。なお、ゲート絶縁膜２が多層構造である場合、「ゲート絶縁膜の平均厚さ」とは、その合計の平均厚さを指す。
（酸化物半導体薄膜）
当該酸化物半導体薄膜３は、それ自体が本発明の別の実施形態である。当該酸化物半導体薄膜３は、Ｉｎ、Ｚｎ、Ｆｅを含む。当該酸化物半導体薄膜３は、金属元素としてＩｎ、Ｚｎ、Ｆｅ以外に不可避的不純物を含む。すなわち、当該酸化物半導体薄膜３は、実質的にＩｎ、Ｚｎ、Ｆｅ以外の金属元素を含まない。
Ｉｎ、Ｚｎ及びＦｅの合計原子数に対するＩｎの原子数の下限としては、２０ａｔｍ％であり、２９ａｔｍ％がより好ましく、３４ａｔｍ％がさらに好ましい。一方、上記Ｉｎの原子数の上限としては、８９ａｔｍ％であり、８１ａｔｍ％がより好ましく、８０ａｔｍ％がさらに好ましく、６０ａｔｍ％が特に好ましい。上記Ｉｎの原子数が上記下限未満であると、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。逆に、上記Ｉｎの原子数が上記上限を超えると、当該酸化物半導体薄膜３のリーク電流が増大したり、閾値電圧が負側へシフトしたりするため、当該酸化物半導体薄膜３が導体化するおそれがある。
Ｉｎ、Ｚｎ及びＦｅの合計原子数に対するＺｎの原子数の下限としては、１０ａｔｍ％であり、１８ａｔｍ％がより好ましく、３９ａｔｍ％がさらに好ましい。一方、上記Ｚｎの原子数の上限としては、７９ａｔｍ％であり、７０ａｔｍ％がより好ましく、６５ａｔｍ％がさらに好ましい。上記Ｚｎの原子数が上記下限未満であると、他の金属原子数が相対的に多くなるため、導体化するおそれがある。逆に、上記Ｚｎの原子数が上記上限を超えると、キャリア濃度が抑制され、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。
Ｉｎ、Ｚｎ及びＦｅの合計原子数に対するＦｅの原子数の下限としては、０．２ａｔｍ％であり、０．４ａｔｍ％がより好ましく、０．５ａｔｍ％がさらに好ましい。一方、上記Ｆｅの原子数の上限としては、２ａｔｍ％であり、１．８ａｔｍ％がより好ましく、１ａｔｍ％がさらに好ましく、０．９ａｔｍ％が特に好ましい。上記Ｆｅの原子数が上記下限未満であると、光照射による閾値電圧シフトが大きくなるおそれがある。逆に、上記Ｆｅの原子数が上記上限を超えると、キャリア濃度が抑制され、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。
当該酸化物半導体薄膜３は、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が３４ａｔｍ％以上８１ａｔｍ％以下、Ｚｎの原子数が１８ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上１．８ａｔｍ％以下であることが好ましい。当該酸化物半導体薄膜３は、Ｉｎ及びＺｎの原子数を上記範囲内とし、Ｆｅの原子数を上記下限以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜３は、Ｆｅの原子数を上記上限以下とするので、当該酸化物半導体薄膜３を用いて薄膜トランジスタを形成した際のキャリア移動度をさらに高められる。
当該酸化物半導体薄膜３は、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が３４ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が１８ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．４ａｔｍ％以上１．８ａｔｍ％以下であることが好ましい。当該酸化物半導体薄膜３は、Ｉｎ及びＺｎの原子数を上記範囲内とし、Ｆｅの原子数を上記下限以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜３は、Ｆｅの原子数を上記上限以下とするので、当該酸化物半導体薄膜３を用いて薄膜トランジスタを形成した際のキャリア移動度をさらに高められる。
当該酸化物半導体薄膜３は、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が３４ａｔｍ％以上６０ａｔｍ％以下、Ｚｎの原子数が３９ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上１ａｔｍ％以下であることがさらに好ましい。当該酸化物半導体薄膜３は、Ｉｎ及びＺｎの原子数を上記範囲内とし、Ｆｅの原子数を上記下限以上とするので、さらに高い光ストレス耐性を有する。また、当該酸化物半導体薄膜３は、Ｆｅの原子数を上記上限以下とするので、当該酸化物半導体薄膜３を用いて薄膜トランジスタを形成した際のキャリア移動度をさらに高められる。
当該酸化物半導体薄膜３は、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が３４ａｔｍ％以上６０ａｔｍ％以下、Ｚｎの原子数が３９ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．５ａｔｍ％以上０．９ａｔｍ％以下であることがさらに好ましい。当該酸化物半導体薄膜３は、Ｉｎ及びＺｎの原子数を上記範囲内とし、Ｆｅの原子数を上記下限以上とするので、さらに高い光ストレス耐性を有する。また、当該酸化物半導体薄膜３は、Ｆｅの原子数を上記上限以下とするので、当該酸化物半導体薄膜３を用いて薄膜トランジスタを形成した際のキャリア移動度をさらに高められる。
当該酸化物半導体薄膜３の平面視形状としては、特に限定されないが、当該薄膜トランジスタのチャネル長及びチャネル幅の制御性の観点から、ゲート電極１と同様の形状が好ましい。当該酸化物半導体薄膜３の平面視の大きさとしては、当該薄膜トランジスタのチャネル長及びチャネル幅を確保できる大きさであればよい。
また、当該酸化物半導体薄膜３の平面視の大きさは、当該酸化物半導体薄膜３をゲート電極１の直上に確実に配設させるため、ゲート電極１の平面視の大きさより小さいことが好ましい。当該酸化物半導体薄膜３とゲート電極１とのチャネル方向及びチャネル幅方向の辺の長さの差の下限としては、２ｎｍが好ましく、４ｎｍがより好ましい。一方、上記辺の長さの差の上限としては、１０ｎｍが好ましく、８ｎｍがより好ましい。上記辺の長さの差が上記下限未満であると、パターニングのずれ等により当該酸化物半導体薄膜３の一部がゲート電極１の直上から外れ、その結果当該酸化物半導体薄膜３の平坦性が悪化し、当該薄膜トランジスタの特性が悪化するおそれがある。逆に、上記辺の長さの差が上記上限を超えると、当該薄膜トランジスタが不要に大きくなるおそれがある。
当該酸化物半導体薄膜３の平均厚さは、スイッチング素子として用いる場合にドレイン電流をオフ状態とできる条件から決めることができる。具体的には、ゲート電圧を印加することで当該酸化物半導体薄膜３の内部が完全に空乏化されるとよい。このためには、絶縁膜の誘電率をεＯＸ、半導体の誘電率をεＡＯＳ、半導体のフェルミ準位をφｆ［ｅＶ］、電子電荷をｑ［Ｃ］とするとき、当該酸化物半導体薄膜３の平均厚さｔｃｈ［ｍ］は、キャリア濃度ＮＣ［ｍ−３］に対して、以下に示す式（２）の関係を満たすとよい。下記式（２）と後述するキャリア濃度との関係、及び当該酸化物半導体薄膜３を製造する際の膜厚分布の制御精度の観点から、当該酸化物半導体薄膜３の平均厚さは、例えば２０ｎｍ以上６０ｎｍ以下とできる。
Figure 2019117940
なお、ソース及びドレイン電極５のカバレッジをよくするため、当該酸化物半導体薄膜３の厚さ方向の断面は、基板Ｘに向かって拡張するテーパー状とするとよい。当該酸化物半導体薄膜３をテーパー状とする場合のテーパー角度としては、３０°以上４０°以下が好ましい。
当該酸化物半導体薄膜３のキャリア濃度の下限としては、１×１０１２ｃｍ−３が好ましく、１×１０１３ｃｍ−３がより好ましく、１×１０１４ｃｍ−３がさらに好ましい。一方、当該酸化物半導体薄膜３のキャリア濃度の上限としては、１×１０２０ｃｍ−３が好ましく、１×１０１９ｃｍ−３がより好ましく、１×１０１８ｃｍ−３がさらに好ましい。当該酸化物半導体薄膜３のキャリア濃度が上記下限未満であると、当該薄膜トランジスタのドレイン電流が不足するおそれがある。逆に、当該酸化物半導体薄膜３のキャリア濃度が上記上限を超えると、当該酸化物半導体薄膜３の内部を完全に空乏化することが困難となるため、閾値電圧がマイナス側にシフトしてしまい、スイッチング素子として機能しないおそれがある。
当該酸化物半導体薄膜３のホール移動度の下限としては、２０ｃｍ２／Ｖｓが好ましく、２３ｃｍ２／Ｖｓがより好ましく、３０ｃｍ２／Ｖｓがより好ましい。当該酸化物半導体薄膜３のホール移動度が上記下限未満であると、当該薄膜トランジスタのスイッチング特性が低下するおそれがある。一方、当該酸化物半導体薄膜３のホール移動度の上限は、特に限定されないが、通常当該酸化物半導体薄膜３のホール移動度は１００ｃｍ２／Ｖｓ以下である。「ホール移動度」とは、ホール効果測定により得られるキャリア移動度を指す。
（ＥＳＬ保護膜）
ＥＳＬ保護膜４は、ソース及びドレイン電極５をエッチングにより形成する際に当該酸化物半導体薄膜３が損傷を受けて当該薄膜トランジスタの特性が低下することを抑止する保護膜である。ＥＳＬ保護膜４を構成する薄膜としては、特に限定されないが、シリコン酸化膜が好適に用いられる。
ＥＳＬ保護膜４の平均厚さの下限としては、５０ｎｍが好ましく、８０ｎｍがより好ましい。一方、ＥＳＬ保護膜４の平均厚さの上限としては、２５０ｎｍが好ましく、２００ｎｍがより好ましい。ＥＳＬ保護膜４の平均厚さが上記下限未満である場合、ＥＳＬ保護膜４の当該酸化物半導体薄膜３の保護効果が不足するおそれがある。逆に、ＥＳＬ保護膜４の平均厚さが上記上限を超える場合、パッシベーション絶縁膜６の平坦化が困難となるおそれや、ソース及びドレイン電極５からの配線が断線し易くなるおそれがある。
（ソース及びドレイン電極）
ソース及びドレイン電極５は、ゲート絶縁膜２及びＥＳＬ保護膜４の一部を覆うと共に、当該薄膜トランジスタのチャネルの両端で当該酸化物半導体薄膜３と電気的に接続する。このソース電極５ａ及びドレイン電極５ｂの間には、ゲート電極１及びソース電極５ａ間の電圧並びにソース電極５ａ及びドレイン電極５ｂ間の電圧に応じて、当該薄膜トランジスタのドレイン電流が流れる。
ソース及びドレイン電極５を構成する薄膜としては、導電性を有する限り特に限定されず、例えばゲート電極１と同様の薄膜を用いることができる。
ソース及びドレイン電極５の平均厚さの下限としては、１００ｎｍが好ましく、１５０ｎｍがより好ましい。一方、ソース及びドレイン電極５の平均厚さの上限としては、４００ｎｍが好ましく、３００ｎｍがより好ましい。ソース及びドレイン電極５の平均厚さが上記下限未満であると、ソース及びドレイン電極５の抵抗が大きいため、ソース及びドレイン電極５での電力消費が増大するおそれや断線が発生し易くなるおそれがある。逆に、ソース及びドレイン電極５の平均厚さが上記上限を超えると、パッシベーション絶縁膜６の平坦化が困難となり、導電膜７による配線が困難となるおそれがある。
ソース電極５ａ及びドレイン電極５ｂの対向距離、すなわち当該薄膜トランジスタのチャネル長の下限としては、５μｍが好ましく、１０μｍがより好ましい。一方、当該薄膜トランジスタのチャネル長の上限としては、５０μｍが好ましく、３０μｍがより好ましい。当該薄膜トランジスタのチャネル長が上記下限未満であると、精度の高い加工が必要となり、製造歩留まりが低下するおそれがある。逆に、当該薄膜トランジスタのチャネル長が上記上限を超えると、当該薄膜トランジスタのスイッチング時間が長くなるおそれがある。
ソース電極５ａ及びドレイン電極５ｂのチャネル幅方向の長さ、すなわち当該薄膜トランジスタのチャネル幅の下限としては、１００μｍが好ましく、１５０μｍがより好ましい。一方、当該薄膜トランジスタのチャネル幅の上限としては、３００μｍが好ましく、２５０μｍがより好ましい。当該薄膜トランジスタのチャネル幅が上記下限未満であると、ドレイン電流が不足するおそれがある。逆に、当該薄膜トランジスタのチャネル幅が上記上限を超えると、ドレイン電流が過剰となり、当該薄膜トランジスタの消費電力が不要に増大するおそれがある。
（パッシベーション絶縁膜）
パッシベーション絶縁膜６は、ゲート電極１、ゲート絶縁膜２、当該酸化物半導体薄膜３、ＥＳＬ保護膜４、ソース電極５ａ及びドレイン電極５ｂを覆い、当該薄膜トランジスタの特性が劣化することを防ぐ。パッシベーション絶縁膜６を構成する薄膜としては、特に限定されないが、水素の含有量により比較的シート抵抗の制御が容易であるシリコン窒化膜が好適に用いられる。また、シート抵抗の制御性をさらに高めるためにパッシベーション絶縁膜６は、例えばシリコン酸化膜とシリコン窒化膜との２層構造としてもよい。
パッシベーション絶縁膜６の平均厚さの下限としては、１００ｎｍが好ましく、２５０ｎｍがより好ましい。一方、パッシベーション絶縁膜６の平均厚さの上限としては、５００ｎｍが好ましく、３００ｎｍがより好ましい。パッシベーション絶縁膜６の平均厚さが上記下限未満であると、当該薄膜トランジスタの特性の劣化防止効果が不足するおそれがある。逆に、パッシベーション絶縁膜６の平均厚さが上記上限を超えると、パッシベーション絶縁膜６が不要に厚くなり、当該薄膜トランジスタの製造コストの上昇や生産効率の低下が発生するおそれがある。なお、パッシベーション絶縁膜６が多層構造である場合、「パッシベーション絶縁膜の平均厚さ」とは、その合計の平均厚さを指す。
また、パッシベーション絶縁膜６には、ドレイン電極５ｂと電気的に接続できるようにコンタクトホール８が開けられている。コンタクトホール８の平面視形状及び大きさはドレイン電極５ｂとの電気的な接続が確保される限り特に限定されないが、例えば平面視で１辺１０μｍ以上３０μｍ以下の方形状とすることができる。
（導電膜）
導電膜７は、パッシベーション絶縁膜６に開けられたコンタクトホール８を介してドレイン電極５ｂに接続される。この導電膜７により当該薄膜トランジスタからドレイン電流を取得する配線が構成される。
導電膜７としては、特に限定されず、ゲート電極１と同様の薄膜を用いることができる。中でもディスプレイへの応用に好適な透明導電膜が好ましい。このような透明導電膜としてはＩＴＯ膜、ＺｎＯ膜等を挙げることができる。
導電膜７がドレイン電極５ｂと接続する位置としては、ドレイン電極５ｂがゲート絶縁膜２と接する位置であって、ゲート電極１の直上ではない位置が好ましい。導電膜７をこのような位置でドレイン電極５ｂと接続することで、導電膜７とドレイン電極５ｂとの接続部分の平坦性が高まるため、接触抵抗の増大を抑止できる。
導電膜７の平均配線幅の下限としては、５μｍが好ましく、１０μｍがより好ましい。一方、導電膜７の平均配線幅の上限としては、５０μｍが好ましく、３０μｍがより好ましい。導電膜７の平均配線幅が上記下限未満であると、導電膜７による配線が高抵抗となり、導電膜７による配線での消費電力や電圧降下が増大するおそれがある。逆に、導電膜７の平均配線幅が上記上限を超えると、当該薄膜トランジスタの集積度が低下するおそれがある。ここで、「導電膜の平均配線幅」とは、導電膜７のうちパッシベーション絶縁膜６の表面に配設され、当該薄膜トランジスタからドレイン電流を取得する配線部分の平均幅を意味する。
導電膜７の平均厚さの下限としては、５０ｎｍが好ましく、８０ｎｍがより好ましい。一方、導電膜７の平均厚さの上限としては、２００ｎｍが好ましく、１５０ｎｍがより好ましい。導電膜７の平均厚さが上記下限未満であると、導電膜７による配線が高抵抗となり、導電膜７による配線での消費電力や電圧降下が増大するおそれがある。逆に、導電膜７の平均厚さが上記上限を超えると、導電膜７による配線の平均配線幅に対して導電膜７の平均厚さが大きくなり過ぎるため、配線が傾き易く、配線自身の断線や隣接する配線との短絡が発生し易くなるおそれがある。ここで、「導電膜の平均厚さ」とは、導電膜７のうちパッシベーション絶縁膜６の表面に配設され、当該薄膜トランジスタからドレイン電流を取得する配線部分の平均厚さを意味する。
（薄膜トランジスタの特性）
当該薄膜トランジスタのキャリア移動度（電子移動度）の下限としては、２０ｃｍ２／Ｖｓが好ましく、２３ｃｍ２／Ｖｓがより好ましく、３０ｃｍ２／Ｖｓがさらに好ましい。当該薄膜トランジスタのキャリア移動度が上記下限未満であると、当該薄膜トランジスタのスイッチング特性が低下するおそれがある。一方、当該薄膜トランジスタのキャリア移動度の上限としては、特に限定されないが、通常当該薄膜トランジスタのキャリア移動度は１００ｃｍ２／Ｖｓ以下である。
当該薄膜トランジスタの閾値電圧の下限としては、−１Ｖが好ましく、０Ｖがより好ましい。一方、当該薄膜トランジスタの閾値電圧の上限としては、３Ｖが好ましく、２Ｖがより好ましい。当該薄膜トランジスタの閾値電圧が上記下限未満であると、ゲート電極１に電圧を印加しないスイッチング素子としてのオフ状態におけるリーク電流が大きくなり、当該薄膜トランジスタの待機電力が大きくなり過ぎるおそれがある。逆に、当該薄膜トランジスタの閾値電圧が上記上限を超えると、ゲート電極１に電圧を印加したスイッチング素子としてのオン状態におけるドレイン電流が不足するおそれがある。
当該薄膜トランジスタの光照射による閾値電圧シフトの上限としては、２Ｖが好ましく、１．５Ｖがより好ましく、１Ｖがさらに好ましい。上記閾値電圧シフトが上記上限を超えると、当該薄膜トランジスタを表示装置に用いた場合、当該薄膜トランジスタの性能が安定せず、必要なスイッチング特性が得られないおそれがある。上記閾値電圧シフトの下限としては、０Ｖ、すなわち上記閾値電圧シフトが発生しないことが好ましい。
当該薄膜トランジスタのＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ値）の上限としては、０．７Ｖが好ましく、０．５Ｖがより好ましい。当該薄膜トランジスタのＳ値が上記上限を超える場合、当該薄膜トランジスタのスイッチングに時間を要するおそれがある。一方、当該薄膜トランジスタのＳ値の下限としては、特に限定されないが、通常当該薄膜トランジスタのＳ値は０．２Ｖ以上である。ここで、薄膜トランジスタの「Ｓ値」とは、ドレイン電流を１桁上昇させるのに必要なゲート電圧の変化量の最小値を指す。
［薄膜トランジスタの製造方法］
当該薄膜トランジスタは、例えばゲート電極成膜工程、ゲート絶縁膜成膜工程、酸化物半導体薄膜成膜工程、ＥＳＬ保護膜成膜工程、ソース及びドレイン電極成膜工程、パッシベーション絶縁膜成膜工程、導電膜成膜工程及びポストアニール処理工程を備える製造方法により製造することができる。
＜ゲート電極成膜工程＞
ゲート電極成膜工程では、基板Ｘの表面にゲート電極１を成膜する。
具体的には、まず基板Ｘの表面に公知の方法、例えばスパッタリング法により導電膜を所望の膜厚となるように積層する。スパッタリング法により導電膜を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度３Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．４Ｐａ以下、キャリアガスＡｒの条件とすることができる。
次に、この導電膜をパターニングすることにより、ゲート電極１を形成する。パターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。このとき、ゲート絶縁膜２のカバレッジがよくなるように、ゲート電極１の断面を基板Ｘに向かって拡張するテーパー状にエッチングするとよい。
＜ゲート絶縁膜成膜工程＞
ゲート絶縁膜成膜工程では、ゲート電極１を覆うように基板Ｘの表面側にゲート絶縁膜２を成膜する。
具体的には、まず基板Ｘの表面側に公知の方法、例えば各種ＣＶＤ法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマＣＶＤ法によりシリコン酸化膜を積層する場合であれば、基板温度３００℃以上４００℃以下、成膜パワー密度０．７Ｗ／ｃｍ２以上１．３Ｗ／ｃｍ２以下、圧力１００Ｐａ以上３００Ｐａ以下の条件とし、原料ガスとしてＮ２ＯとＳｉＨ４との混合ガスを用いて行うことができる。
＜酸化物半導体薄膜成膜工程＞
酸化物半導体薄膜成膜工程では、ゲート絶縁膜２の表面で、かつゲート電極１の直上に当該酸化物半導体薄膜３を成膜する。具体的には、基板Ｘの表面に酸化物半導体層を積層した後、この酸化物半導体層をパターニングすることにより、当該酸化物半導体薄膜３を形成する。
（酸化物半導体層の積層）
具体的には、まず例えば公知のスパッタリング装置を用いて、スパッタリング法により基板Ｘの表面に酸化物半導体層を積層する。スパッタリング法を用いることで、その成分や膜厚の面内均一性に優れた酸化物半導体層を容易に形成することができる。
スパッタリング法に用いるスパッタリングターゲットは、それ自体が本発明の別の実施形態である。すなわち、上記スパッタリングターゲットは、当該酸化物半導体薄膜３の形成に用いられるスパッタリングターゲットであって、Ｉｎ、Ｚｎ及びＦｅを含む。当該スパッタリングターゲットとしては、具体的には、Ｉｎ、Ｚｎ及びＦｅを含む酸化物ターゲット（ＩＺＦＯターゲット）を挙げることができる。
当該スパッタリングターゲットのＩｎ、Ｚｎ及びＦｅの合計原子数に対するＩｎの原子数の下限としては、２０ａｔｍ％であり、２９ａｔｍ％がより好ましく、３４ａｔｍ％がさらに好ましい。一方、上記Ｉｎの原子数の上限としては、８９ａｔｍ％であり、８１ａｔｍ％がより好ましく、８０ａｔｍ％がさらに好ましく、６０ａｔｍ％が特に好ましい。また、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対するＺｎの原子数の下限としては、１０ａｔｍ％であり、１８ａｔｍ％がより好ましく、３９ａｔｍ％がさらに好ましい。一方、上記Ｚｎの原子数の上限としては、７９ａｔｍ％であり、７０ａｔｍ％がより好ましく、６５ａｔｍ％がさらに好ましい。また、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対するＦｅの原子数の下限としては、０．２ａｔｍ％であり、０．４ａｔｍ％がより好ましく、０．５ａｔｍ％がさらに好ましい。一方、上記Ｆｅの原子数の上限としては、２ａｔｍ％であり、１．８ａｔｍ％がより好ましく、１ａｔｍ％がさらに好ましく、０．９ａｔｍ％が特に好ましい。当該スパッタリングターゲットを用いて当該酸化物半導体薄膜３を成膜することで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い当該薄膜トランジスタを製造することができる。
当該スパッタリングターゲットは、所望の酸化物半導体層と同一組成とすることが好ましい。このように当該スパッタリングターゲットの組成を所望の酸化物半導体層と同一とすることで、形成される酸化物半導体層の組成ずれを抑止できるので、所望の組成を有する酸化物半導体層を得易い。
当該スパッタリングターゲットは、例えば粉末焼結法により製造することができる。
なお、酸化物半導体層を積層するためのスパッタリングターゲットは、上述のＩｎ、Ｚｎ及びＦｅを含むターゲットに限定されるものではなく、組成の異なる複数のターゲットを用いてもよい。この場合、上記複数のターゲットは全体でＩｎ、Ｚｎ及びＦｅを含むように構成される。また、各ターゲットはＩｎ、Ｚｎ及びＦｅのうち複数の元素を含んでもよい。上記複数のターゲットは、Ｉｎ、Ｚｎ及びＦｅのうち１又は複数の元素を含む酸化物ターゲットとすることもできる。上記複数のターゲットについても、例えば粉末焼結法により製造することができる。上記複数のターゲットを用いる場合、スパッタリング法としては、上記複数のターゲットを同時放電するコスパッタ法（Ｃｏ−ｓｐｕｔｔｅｒ法）を用いることができる。
スパッタリング法により酸化物半導体層を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度２Ｗ／ｃｍ２以上３Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．３Ｐａ以下、キャリアガスＡｒの条件とすることができる。また、酸素源として、雰囲気中に酸素を含有させるとよい。雰囲気中の酸素の含有量としては、３体積％以上５体積％以下とできる。
なお、酸化物半導体層の積層する方法は、スパッタリング法に限定されるものではなく、塗布法などの化学的成膜法を用いてもよい。
（パターニング）
次に、この酸化物半導体層をパターニングすることにより、当該酸化物半導体薄膜３を形成する。酸化物半導体薄層のパターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。
なお、パターニング後にプレアニール処理を行い当該酸化物半導体薄膜３のトラップ準位の密度を低減してもよい。これにより製造される薄膜トランジスタの光照射による閾値電圧シフトを低減できる。
プレアニール処理の温度の下限としては、３００℃が好ましく、３５０℃がより好ましい。一方、アニール処理の温度の上限としては、４５０℃が好ましく、４００℃がより好ましい。プレアニール処理の温度が上記下限未満である場合、当該薄膜トランジスタの電気的な特性向上効果が不十分となるおそれがある。逆に、プレアニール処理の温度が上記上限を超える場合、当該酸化物半導体薄膜３が熱によるダメージを受けるおそれがある。
アニール処理の圧力及び時間の条件は特に限定されないが、例えば大気圧（０．９気圧以上１．１気圧以下）のＮ２雰囲気中で、１０分以上６０分以下の時間の条件を用いることができる。
＜ＥＳＬ保護膜成膜工程＞
ＥＳＬ保護膜成膜工程では、当該酸化物半導体薄膜３の表面でソース及びドレイン電極５が形成されない部分にＥＳＬ保護膜４を成膜する。
具体的には、まず基板Ｘの表面側に公知の方法、例えば各種ＣＶＤ法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマＣＶＤ法によりシリコン酸化膜を積層する場合であれば、基板温度１００℃以上３００℃以下、成膜パワー密度０．２Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、圧力１００Ｐａ以上３００Ｐａ以下の条件とし、原料ガスとしてＮ２ＯとＳｉＨ４との混合ガスを用いて行うことができる。
＜ソース及びドレイン電極成膜工程＞
ソース及びドレイン電極成膜工程では、当該薄膜トランジスタのチャネル両端で当該酸化物半導体薄膜３と電気的に接続するソース電極５ａ及びドレイン電極５ｂを成膜する。
具体的には、まず基板Ｘの表面に公知の方法、例えばスパッタリング法により導電膜を所望の膜厚となるように積層する。スパッタリング法により導電膜を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度３Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．４Ｐａ以下、キャリアガスＡｒの条件とすることができる。
次に、この導電膜をパターニングすることにより、ソース電極５ａ及びドレイン電極５ｂを形成する。パターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。
＜パッシベーション絶縁膜成膜工程＞
パッシベーション絶縁膜成膜工程では、当該薄膜トランジスタを覆うパッシベーション絶縁膜６を成膜する。
具体的には、基板Ｘの表面側に公知の方法、例えば各種ＣＶＤ法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマＣＶＤ法によりシリコン窒化膜を積層する場合の条件としては、基板温度１００℃以上２００℃以下、成膜パワー密度０．２Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、圧力１００Ｐａ以上３００Ｐａ以下の条件とし、原料ガスとしてＮＨ３とＳｉＨ４との混合ガスを用いて行うことができる。
＜導電膜成膜工程＞
導電膜成膜工程では、コンタクトホール８を介してドレイン電極５ｂに電気的に接続する導電膜７を成膜する。
具体的には、まず公知の方法、例えばフォトリソグラフィによってドレイン電極５ｂとのコンタクト部分のパターニングを行った後にドライエッチングを行う方法によってコンタクトホール８を形成する。次に公知の方法、例えばスパッタリング法によりコンタクトホール８を介してドレイン電極５ｂに電気的に接続する導電膜７を成膜する。スパッタリング法により導電膜７を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度３Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．４Ｐａ以下、キャリアガスＡｒの条件とすることができる。
＜ポストアニール処理工程＞
ポストアニール処理工程は、最終の熱処理を行う工程である。この熱処理により当該酸化物半導体薄膜３とゲート絶縁膜２との界面や、当該酸化物半導体薄膜３とＥＳＬ保護膜４との界面に形成されたトラップ準位の密度を低減できる。これにより当該薄膜トランジスタの光照射による閾値電圧シフトを低減できる。
ポストアニール処理の温度の下限としては、２００℃が好ましく、２５０℃がより好ましい。一方、ポストアニール処理の温度の上限としては、４００℃が好ましく、３５０℃がより好ましい。ポストアニール処理の温度が上記下限未満であると、当該薄膜トランジスタの電気的な特性向上効果が不十分となるおそれがある。逆に、ポストアニール処理の温度が上記上限を超えると、当該薄膜トランジスタが熱によるダメージを受けるおそれがある。
ポストアニール処理の圧力及び時間の条件は特に限定されないが、例えば大気圧（０．９気圧以上１．１気圧以下）で、１０分以上６０分以下の時間の条件を用いることができる。また、ポストアニール処理の雰囲気としては、大気雰囲気下で行ってもよいが、窒素等の不活性ガスの雰囲気下で行うことが好ましい。このように不活性ガスの雰囲気下で行うことで、ポストアニール処理中に雰囲気中に含まれる分子等の当該薄膜トランジスタへの結合による当該薄膜トランジスタの品質のばらつきを抑止できる。
［利点］
当該酸化物半導体薄膜３は、Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数を２０ａｔｍ％以上８９ａｔｍ％以下、Ｚｎの原子数を１０ａｔｍ％以上７９ａｔｍ％以下とし、Ｆｅの原子数を０．２ａｔｍ％以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜３は、Ｆｅの原子数が２ａｔｍ％以下とするので、当該酸化物半導体薄膜３を用いて薄膜トランジスタを形成した際のキャリア移動度が高い。さらに、当該酸化物半導体薄膜３は、Ｇａを含む必要がないので、製造コストを低減できる。
従って、当該酸化物半導体薄膜３を用いた当該薄膜トランジスタは、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。
［その他の実施形態］
本発明の酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲットは、上記実施形態に限定されるものではない。
上記実施形態では、薄膜トランジスタとしてボトムゲート型のトランジスタの場合を説明したが、トップゲート型のトランジスタであってもよい。
上記実施形態では、薄膜トランジスタがＥＳＬ保護膜を有する場合を説明したが、ＥＳＬ保護膜は必須の構成要件ではない。例えばマスク蒸着やリフトオフによりソース及びドレイン電極を成膜する場合は、酸化物半導体薄膜がダメージを受け難いため、ＥＳＬ保護膜を省略することができる。
また、上記実施形態では、酸化物半導体薄膜が実質的にＩｎ、Ｚｎ、Ｆｅ以外の金属元素を含まない場合を説明したが、他の金属元素を含んでいてもよい。例えばこのような金属元素としては、Ｓｎなどを挙げることができる。
以下、実施例に基づき本発明を詳述するが、この実施例の記載に基づいて本発明が限定的に解釈されるものではない。
［実施例１］
ガラス基板（コーニング社製の「ＥａｇｌｅＸＧ」、直径６インチ、厚さ０．７ｍｍ）を用意し、まずこのガラス基板の表面にＭｏ薄膜を平均厚さが１００ｎｍとなるように成膜した。成膜条件は基板温度２５℃（室温）、成膜パワー密度３．８Ｗ／ｃｍ２、圧力０．２６６Ｐａ、及びキャリアガスＡｒとした。Ｍｏ薄膜を成膜後、パターニングによりゲート電極を形成した。
次に、ゲート絶縁膜として、平均厚さ２５０ｎｍのシリコン酸化膜をＣＶＤ法により上記ゲート電極を覆うように成膜した。原料ガスとしては、Ｎ２ＯとＳｉＨ４との混合ガスを用いた。成膜条件は基板温度３２０℃、成膜パワー密度０．９６Ｗ／ｃｍ２、及び圧力１３３Ｐａとした。
次に、ガラス基板の表面側に酸化物半導体層として、平均厚さ４０ｎｍの実質的にＩｎ、Ｚｎ、Ｆｅのみを含む酸化物半導体層をスパッタリング法により形成した。
スパッタリング法には、従来から最適な組成比を調べる手法として確立されている手法を用いた。具体的には、Ｉｎ２Ｏ３、ＺｎＯ及びＦｅチップを装着したＩｎ２Ｏ３の３つのターゲットを上記ガラス基板の周囲の異なる位置に配置し、静止している上記ガラス基板に対してスパッタリングを行うことで、酸化物半導体層を成膜した。このような方法によれば、構成元素の異なる３つのターゲットをガラス基板の周囲の異なる位置に配置しているので、ガラス基板上の位置により各ターゲットからの距離が異なる。スパッタリングターゲットから遠ざかるに従ってそのターゲットから供給される元素が減少するから、例えばＺｎＯターゲットに近くＩｎ２Ｏ３ターゲットから遠い位置ではＩｎに対しＺｎが多くなり、逆にＩｎ２Ｏ３ターゲットに近くＺｎＯターゲットから遠い位置ではＺｎに対しＩｎが多くなる。つまり、ガラス基板上の位置によって組成比の異なる酸化物半導体層を得ることができる。
スパッタリング装置（株式会社アルバック製の「ＣＳ２００」）を用い、成膜条件は基板温度２５℃（室温）、成膜パワー密度２．５５Ｗ／ｃｍ２、圧力０．１３３Ｐａ、及びキャリアガスＡｒとした。また、雰囲気の酸素含有量は４体積％とした。
得られた酸化物半導体層をフォトリソグラフィ及びウェットエッチングによりパターニングを行い、ガラス基板上の位置により組成の異なる酸化物半導体薄膜を形成した。なお、ウェットエッチャントには、関東化学株式会社製の「ＩＴＯ−０７Ｎ」を用いた。
ここで、この酸化物半導体薄膜の膜質改善のためプレアニール処理を行った。なお、プレアニール処理の条件は、大気雰囲気（大気圧）で３５０℃の環境下６０分間とした。
次に、ガラス基板の表面側にシリコン酸化膜をＣＶＤ法により平均厚さが１００ｎｍとなるように成膜した。原料ガスとしては、Ｎ２ＯとＳｉＨ４との混合ガスを用いた。成膜条件は基板温度２３０℃、成膜パワー密度０．３２Ｗ／ｃｍ２、及び圧力１３３Ｐａとした。シリコン酸化膜を成膜後、パターニングによりＥＳＬ保護膜を形成した。
次に、ガラス基板の表面側にＭｏ薄膜を平均厚さが２００ｎｍとなるように成膜した。成膜条件は基板温度２５℃（室温）、成膜パワー密度３．８Ｗ／ｃｍ２、圧力０．２６６Ｐａ、及びキャリアガスＡｒとした。Ｍｏ薄膜を成膜後、パターニングにより、ソース電極及びドレイン電極を形成した。
次に、ガラス基板の表面側にシリコン酸化膜（平均厚さ１００ｎｍ）とシリコン窒化膜（平均厚さ１５０ｎｍ）との２層構造のパッシベーション絶縁膜をＣＶＤ法により形成した。原料ガスとしては、シリコン酸化膜の形成にはＮ２ＯとＳｉＨ４との混合ガスを用い、シリコン窒化膜の形成には、ＮＨ３とＳｉＨ４との混合ガスを用いた。成膜条件は基板温度１５０℃、成膜パワー密度０．３２Ｗ／ｃｍ２、及び圧力１３３Ｐａとした。
次に、フォトリソグラフィ及びドライエッチングによりコンタクトホールを形成し、ドレイン電極に電気的に接続するためのパッドを設けた。このパッドにプローブを当てることで薄膜トランジスタの電気的な測定が行える。
最後に、ポストアニール処理を行った。なお、ポストアニール処理の条件は、大気圧のＮ２雰囲気で２５０℃の環境下３０分間とした。
このようにして実施例１の薄膜トランジスタを得た。なお、この薄膜トランジスタのチャネル長は２０μｍ、チャネル幅は２００μｍとした。また、実施例１の薄膜トランジスタでの酸化物半導体薄膜の組成は表１に示すとおりであった。
［実施例２〜１５、比較例１〜７］
用いるスパッタリングターゲットのＩｎ、Ｚｎ及びＦｅの合計原子数に対するＩｎ、Ｚｎ及びＦｅの原子数、すなわち形成される酸化物半導体薄膜のＩｎ、Ｚｎ及びＦｅの合計原子数に対するＩｎ、Ｚｎ及びＦｅの原子数、並びにプレアニール及びポストアニールの温度を表１のように変化させた以外は、実施例１と同様にして、実施例２〜１５及び比較例１〜７の薄膜トランジスタを得た。
［測定方法］
実施例１〜１５及び比較例１〜７の薄膜トランジスタに対して、キャリア移動度、閾値電圧、閾値電圧シフト及びＳ値の測定を行った。
これらの測定のうち、キャリア移動度、閾値電圧及びＳ値の測定は、いずれもトランジスタの薄膜トランジスタの静特性（Ｉｄ−Ｖｇ特性）から算出した。上記静特性の測定は、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ社製の「ＨＰ４１５６Ｃ」）を用いて行った。測定条件としては、ソース電圧を０Ｖ、ドレイン電圧を１０Ｖに固定し、ゲート電圧を−３０Ｖから３０Ｖまで０．２５Ｖ刻みで変化させる条件とした。なお、測定は室温（２５℃）で行った。以下に測定方法を記す。
＜キャリア移動度＞
キャリア移動度は、上記静特性の飽和領域での電界効果移動度μＦＥ［ｍ２／Ｖｓ］とした。この電界効果移動度μＦＥ［ｍ２／Ｖｓ］は、ゲート電圧Ｖｇ［Ｖ］、閾値電圧Ｖｔｈ［Ｖ］、ドレイン電流Ｉｄ［Ａ］、チャネル長Ｌ［ｍ］、チャネル幅Ｗ［ｍ］、ゲート絶縁膜の容量Ｃｏｘ［Ｆ］とするとき、上記静特性の飽和領域（Ｖｇ＞Ｖｄ−Ｖｔｈ）において、以下の式（３）に示すμＦＥ［ｍ２／Ｖｓ］により算出した。結果を表１に示す。
Figure 2019117940
＜閾値電圧＞
閾値電圧は、トランジスタのドレイン電流が１０−９Ａとなるゲート電圧を上記薄膜トランジスタの静特性から算出した値とした。結果を表１に示す。
＜Ｓ値＞
Ｓ値は、上記静特性からドレイン電流を１桁上昇させるのに必要なゲート電圧の変化量を算出し、その最小値とした。結果を表１に示す。
＜閾値電圧シフト＞
閾値電圧シフトは、基板温度６０℃で、薄膜トランジスタのソース電圧を０Ｖ、ドレイン電圧を１０Ｖ、ゲート電圧を−１０Ｖに固定し、薄膜トランジスタに白色ＬＥＤ（ＰＨＩＬＩＰＴＳ社製の「ＬＸＨＬ−ＰＷ０１」）を２時間照射し、照射前後の閾値電圧の差の絶対値として算出した。この数値が小さいほど光ストレス耐性が高いと言える。結果を表１に示す。
［判定］
上述の測定結果をもとに、以下の判定基準で総合判定を行った。結果を表１に示す。
Ａ：キャリア移動度が２０ｍ２／Ｖｓ以上、かつ閾値電圧シフトが２Ｖ以下であり、次世代大型ディスプレイや可撓性ディスプレイに好適である。
Ｂ：キャリア移動度が２０ｍ２／Ｖｓ以上、かつ閾値電圧シフトが２Ｖ超４Ｖ以下であり、次世代大型ディスプレイや可撓性ディスプレイに用いることができる。
Ｃ：キャリア移動度が２０ｍ２／Ｖｓ未満、又は閾値電圧シフトが４Ｖ超であり、次世代大型ディスプレイや可撓性ディスプレイに用いることができない。
Figure 2019117940
表１で、キャリア移動度の「導体化」は、薄膜トランジスタが導体化し、ＭＯＳ特性を示さなかったことを意味する。また、閾値電圧、閾値電圧シフト及びＳ値の「−」は、薄膜トランジスタの導体化により測定できなかったことを意味する。
表１より、実施例１〜１５の薄膜トランジスタは、キャリア移動度が高く、閾値電圧シフトが小さい。これに対し、比較例１〜４の薄膜トランジスタは、酸化物半導体薄膜がＦｅを含まないため、閾値電圧シフトが大きいと考えられ、光ストレス耐性に劣る。また、比較例５〜６の薄膜トランジスタは、酸化物半導体薄膜のＩｎ、Ｚｎ及びＦｅの合計原子数に対するＦｅの原子数が２ａｔｍ％を超えるため、キャリア移動度が低いと考えられ、スイッチング動作に劣る。また、比較例７の薄膜トランジスタは、酸化物半導体薄膜がＦｅを含まず、かつＩｎ、Ｚｎ及びＦｅの合計原子数に対するＩｎの原子数が多いため、導体化したと考えられる。
以上から、酸化物半導体薄膜のＩｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が２０ａｔｍ％以上８９ａｔｍ％以下、Ｚｎの原子数が１０ａｔｍ％以上７９ａｔｍ％以下の範囲で、Ｆｅの原子数を０．２ａｔｍ％以上２ａｔｍ％以下とすることで、キャリア移動度及び光ストレス耐性を高められることが分かる。
Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、Ｉｎの原子数が３４ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が１８ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上１．８ａｔｍ％以下である酸化物半導体薄膜を有する実施例１〜６及び実施例８〜１５をみると、いずれの実施例においてもキャリア移動度が２３ｃｍ２／Ｖｓ以上である。一方、酸化物半導体薄膜の原子数が上述の原子数の範囲に属さない実施例７では、キャリア移動度が２３ｃｍ２／Ｖｓ未満である。このことから、Ｉｎの原子数が３４ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が１８ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上１．８ａｔｍ％以下とすることで、キャリア移動度を向上できることが分かる。
また、Ｉｎの原子数が３４ａｔｍ％以上６０ａｔｍ％以下、Ｚｎの原子数が３９ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上０．９ａｔｍ％以下である酸化物半導体薄膜を有する実施例１、２、５、６、９、１２、１３、１４をみると、いずれの実施例においても閾値電圧シフトが１Ｖ以下である。一方、酸化物半導体薄膜の原子数が上述の原子数の範囲に属さない実施例では、閾値電圧シフトが１．２５Ｖとなるもの（実施例１１、１５）が存在する。このことから、Ｉｎの原子数が３４ａｔｍ％以上６０ａｔｍ％以下、Ｚｎの原子数が３９ａｔｍ％以上６５ａｔｍ％以下、Ｆｅの原子数が０．２ａｔｍ％以上０．９ａｔｍ％以下とすることで、光ストレス耐性が向上し、薄膜トランジスタの性能安定性を高めることができることが分かる。
以上説明したように、当該酸化物半導体薄膜を用いた薄膜トランジスタは、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。従って、当該薄膜トランジスタは、高速性が要求される例えば次世代の大型ディスプレイに好適に用いることができる。また、当該スパッタリングターゲットを用いることで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜を形成できる。
１ ゲート電極
２ ゲート絶縁膜
３ 酸化物半導体薄膜
４ ＥＳＬ保護膜
５ ソース及びドレイン電極
５ａ ソース電極
５ｂ ドレイン電極
６ パッシベーション絶縁膜
７ 導電膜
８ コンタクトホール
Ｘ 基板

Claims (5)

  1. 金属元素を含む酸化物半導体薄膜であって、
    上記金属元素は、Ｉｎ、Ｚｎ、Ｆｅ及び不可避的不純物からなり、
    Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、
    Ｉｎの原子数が２０ａｔｍ％以上８９ａｔｍ％以下、
    Ｚｎの原子数が１０ａｔｍ％以上７９ａｔｍ％以下、
    Ｆｅの原子数が０．２ａｔｍ％以上２ａｔｍ％以下
    である酸化物半導体薄膜。
  2. 請求項１に記載の酸化物半導体薄膜を有する薄膜トランジスタ。
  3. 光照射による閾値電圧シフトが２Ｖ以下である請求項２に記載の薄膜トランジスタ。
  4. キャリア移動度が２０ｃｍ２／Ｖｓ以上である請求項２又は請求項３に記載の薄膜トランジスタ。
  5. 金属元素を含む酸化物半導体薄膜の形成に用いられるスパッタリングターゲットであって、
    上記金属元素は、Ｉｎ、Ｚｎ、Ｆｅ及び不可避的不純物からなり、
    Ｉｎ、Ｚｎ及びＦｅの合計原子数に対し、
    Ｉｎの原子数が２０ａｔｍ％以上８９ａｔｍ％以下、
    Ｚｎの原子数が１０ａｔｍ％以上７９ａｔｍ％以下、
    Ｆｅの原子数が０．２ａｔｍ％以上２ａｔｍ％以下
    であるスパッタリングターゲット。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020196660A (ja) * 2019-05-30 2020-12-10 株式会社コベルコ科研 酸化物焼結体及びスパッタリングターゲット
WO2020241227A1 (ja) * 2019-05-30 2020-12-03 株式会社コベルコ科研 酸化物焼結体及びスパッタリングターゲット

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911303A (zh) * 2007-12-25 2010-12-08 出光兴产株式会社 氧化物半导体场效应晶体管及其制造方法
JP2014015673A (ja) * 2012-06-13 2014-01-30 Idemitsu Kosan Co Ltd スパッタリングターゲット、半導体薄膜及びそれを用いた薄膜トランジスタ
JP2014084479A (ja) * 2012-10-19 2014-05-12 Idemitsu Kosan Co Ltd スパッタリングターゲット

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
WO2005101915A1 (ja) * 2004-04-06 2005-10-27 Idemitsu Kosan Co., Ltd. 電極基板及びその製造方法
CN100412661C (zh) * 2005-06-07 2008-08-20 株式会社神户制钢所 显示装置
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
TWI535037B (zh) * 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2010118407A (ja) 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
WO2010110571A2 (en) * 2009-03-23 2010-09-30 Samsung Electronics Co., Ltd. Oxide semiconductor and thin film transistor including the same
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JP2016050327A (ja) * 2014-08-29 2016-04-11 株式会社豊田中央研究所 半導体電極、光エネルギー変換装置および半導体電極の製造方法
CN107484435A (zh) * 2015-03-27 2017-12-15 株式会社半导体能源研究所 晶体管及电子设备
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911303A (zh) * 2007-12-25 2010-12-08 出光兴产株式会社 氧化物半导体场效应晶体管及其制造方法
US20130140175A1 (en) * 2007-12-25 2013-06-06 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
JP2014030040A (ja) * 2007-12-25 2014-02-13 Idemitsu Kosan Co Ltd 酸化物半導体電界効果型トランジスタ及びその製造方法
JP2014015673A (ja) * 2012-06-13 2014-01-30 Idemitsu Kosan Co Ltd スパッタリングターゲット、半導体薄膜及びそれを用いた薄膜トランジスタ
JP2014084479A (ja) * 2012-10-19 2014-05-12 Idemitsu Kosan Co Ltd スパッタリングターゲット

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