TWI701353B - 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材 - Google Patents

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Abstract

本發明的目的在於提供一種製造成本相對低、形成了薄膜電晶體時的載子移動率及光應力耐性高的氧化物半導體薄膜、使用有所述氧化物半導體薄膜的薄膜電晶體。本發明的氧化物半導體薄膜包含In、Zn及Fe，相對於In、Zn及Fe的合計原子數，In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下，Fe的原子數為0.2at%以上且2at%以下。本發明包括具有該氧化物半導體薄膜的薄膜電晶體。

Description

氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
本發明是有關於一種氧化物半導體薄膜、薄膜電晶體及濺鍍靶材。
非晶氧化物半導體例如與非晶矽半導體相比，形成了薄膜電晶體(Thin Film Transistor：TFT)時的載子移動率高。而且，非晶氧化物半導體的光學能帶隙(band gap)大，可見光的透過性高。進而，非晶氧化物半導體的薄膜與非晶矽半導體相比能夠以低溫進行成膜。藉由活用該些特徵，非晶氧化物半導體薄膜被期待應用於能夠以高解析度進行高速驅動的下一代的大型顯示器、或使用有需要在低溫下成膜的樹脂基板的可撓性顯示器。
作為所述非晶氧化物半導體薄膜，公知的是包含銦、鎵、鋅及氧的In-Ga-Zn-O(IGZO)非晶氧化物半導體薄膜(例如，參照日本專利特開2010-219538號公報)。使用有非晶矽半導體的薄膜電晶體的載子移動率為0.5cm2/Vs左右，相對於此，使用有所述公報所記載的IGZO非晶氧化物半導體薄膜的TFT具有1cm2/Vs以上的移動率。
進而，作為移動率得到提升的非晶氧化物半導體薄膜，公知的是包含銦、鎵、鋅及錫的氧化物半導體薄膜(例如，參照 日本專利特開2010-118407號公報)。在使用有所述公報所記載的In-Ga-Zn-Sn非晶氧化物半導體薄膜的TFT中，通道(channel)長度1000μm，並且其載子移動率超過20cm2/Vs。然而，在通道長度短的TFT中，存在載子移動率下降的傾向，若要在需要高速性的例如下一代的大型顯示器中使用，則有在低通道區域下的載子移動率不足之虞。
而且，該些非晶氧化物半導體包含稀有元素即鎵(Ga)，所以相對而言製造成本高。因此，要求不含Ga的氧化物半導體。
進而，為了將薄膜電晶體中所使用的非晶氧化物半導體薄膜用於顯示器，期望即使對薄膜電晶體進行光的照射，時序性的臨限值電壓的偏移(shift)亦少，所謂的光應力(light stress)耐性高。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-219538號公報
[專利文獻2]日本專利特開2010-118407號公報
本發明是基於上述情況而成，目的在於提供一種製造成本相對低、形成了薄膜電晶體時的載子移動率及光應力耐性高的氧化物半導體薄膜、使用有所述氧化物半導體薄膜的薄膜電晶體、及用以形成所述氧化物半導體薄膜的濺鍍靶材。
本發明者等發現藉由使氧化物半導體薄膜中包含規定量的鐵(Fe)，而可獲得即便不含Ga，亦具有高的載子移動率及光應力耐性的氧化物半導體薄膜，從而完成了本發明。
即，為了解決所述課題而成的發明為一種氧化物半導體薄膜，其包含In、Zn及Fe，相對於In、Zn及Fe的合計原子數，In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下，Fe的原子數為0.2at%以上且2at%以下。
該氧化物半導體薄膜使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有高的光應力耐性。而且，該氧化物半導體薄膜使Fe的原子數為所述上限以下，因此可提高使用該氧化物半導體薄膜形成了薄膜電晶體時的載子移動率。進而，該氧化物半導體薄膜無需包含Ga，因此可減少製造成本。
該氧化物半導體薄膜較佳為：相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且80at%以下，Zn的原子數為18at%以上且65at%以下，Fe的原子數為0.2at%以上且1.8at%以下。該氧化物半導體薄膜使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有高的光應力耐性。而且，該氧化物半導體薄膜使Fe的原子數為所述上限以下，因此可進一步提高使用該氧化物半導體薄膜形成了薄膜電晶體時的載子移動率。
該氧化物半導體薄膜進而佳為：相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且60at%以下，Zn的原子數為39at%以上且65at%以下，Fe的原子數為0.2at%以上且0.9at%以下。該氧化物半導體薄膜使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有更高的光應力耐性。而且，該氧化物半導體薄膜使Fe的原子數為所述上限以下，因此可進一步提高使用該氧化物半導體薄膜形成了薄膜電晶體時的載子移動率。
本發明包括具有該氧化物半導體薄膜的薄膜電晶體。該薄膜電晶體具有該氧化物半導體薄膜，因此製造成本相對低、載子移動率及光應力耐性高。
該薄膜電晶體的因光照射而產生的臨限值電壓偏移較佳為2V以下。藉由使所述臨限值電壓偏移為所述上限以下，可提高薄膜電晶體的性能穩定性。
該薄膜電晶體的載子移動率較佳為20cm2/Vs以上。藉由使所述載子移動率為所述下限以上，可適宜地用於需要高速性的例如下一代的大型顯示器中。
為了解決所述課題而成的另一發明是一種濺鍍靶材，其用於氧化物半導體薄膜的形成，所述濺鍍靶材包含In、Zn及Fe，相對於In、Zn及Fe的合計原子數，In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下，Fe的原子數為0.2at%以上且2at%以下。
該濺鍍靶材包含原子數為所述範圍內的In、Zn及Fe，因此藉由使用該濺鍍靶材來對氧化物半導體薄膜進行成膜，可製造一種製造成本相對低、載子移動率及光應力耐性高的薄膜電晶體。
此處，「載子移動率」表示在薄膜電晶體的飽和區域下的場效應移動率，「場效應移動率」是指在設閘極電壓為Vg[V]、臨限值電壓為Vth[V]、汲極電流為Id[A]、通道長度為L[m]、通道寬度為W[m]、閘極絕緣膜的電容為Cox[F]時，在薄膜電晶體的電流-電壓特性的飽和區域(Vg>Vd-Vth)中，藉由以下的式(1)所示的μFE[m2/Vs]而求出的值。
Figure 107140437-A0305-02-0007-1
另外，薄膜電晶體的「臨限值電壓」是指使電晶體的汲極電流成為10-9A的閘極電壓。
而且，「因光照射而產生的臨限值電壓偏移」是指在基板溫度60℃，在薄膜電晶體的源極-汲極間為10V，閘極-源極間為-10V的電壓條件下，對薄膜電晶體照射了2小時的白色發光二極體(Light Emitting Diode，LED)時，照射前後的臨限值電壓之差的絕對值。
如以上所說明般，使用有該氧化物半導體薄膜的薄膜電晶體的製造成本相對低、載子移動率及光應力耐性高。而且，藉由使用該濺鍍靶材，可形成製造成本相對低、載子移動率及光應力耐性高的氧化物半導體薄膜。
1:閘極電極
2:閘極絕緣膜
3:氧化物半導體薄膜
4:ESL保護膜
5:源極及汲極電極
5a:源極電極
5b:汲極電極
6:鈍化絕緣膜
7:導電膜
8:接觸孔
X:基板
圖1是表示形成於基板表面的本發明的一實施方式的薄膜電晶體的示意性剖面圖。
以下，參照適當圖示對本發明的實施方式進行詳細說明。
[薄膜電晶體]
圖1所示的該薄膜電晶體例如可用於下一代的大型顯示器或可撓性顯示器等顯示裝置的製造。該薄膜電晶體為形成於基板X的表面的底閘(bottom gate)型的電晶體。該薄膜電晶體具有閘極電極1、閘極絕緣膜2、氧化物半導體薄膜3、蝕刻停止層(Etch Stop Layer，ESL)保護膜4、源極及汲極電極5、鈍化(passivation)絕緣膜6以及導電膜7。
(基板)
作為基板X，並無特別限定，例如可列舉顯示裝置中所使用的基板。作為此種基板X，可列舉玻璃基板或矽酮樹脂基板等透 明基板。作為所述玻璃基板中所使用的玻璃，並無特別限定，例如可列舉無鹼玻璃、高應變點玻璃、鈉鈣玻璃等。而且，作為基板X，亦可使用不銹鋼薄膜等金屬基板、聚對苯二甲酸乙二酯(Polyethylene Terephthalate，PET)膜等樹脂基板。
基板X的平均厚度就加工性的觀點而言，較佳為0.3mm以上且1.0mm以下。而且，基板X的大小及形狀是根據所使用的顯示裝置等的大小或形狀而適當決定。
(閘極電極)
閘極電極1形成於基板X的表面，具有導電性。作為構成閘極電極1的薄膜，並無特別限定，可使用Al合金或者在Al合金的表面積層Mo、Cu、Ti等的薄膜或合金膜而得者。
作為閘極電極1的形狀，並無特別限定，就通道長度及通道寬度的控制性的觀點而言，較佳為以該薄膜電晶體的通道長度方向及通道寬度方向為縱橫的俯視時的方形狀。作為閘極電極1的大小，只要為可確保該薄膜電晶體的通道長度及通道寬度的大小即可。此處，薄膜電晶體的通道長度方向是指該薄膜電晶體的源極電極5a及汲極電極5b的相向方向。而且，該薄膜電晶體的通道寬度方向是與該薄膜電晶體的通道長度方向正交且與基板X的表面平行的方向。
作為閘極電極1的平均厚度的下限，較佳為50nm，更佳為170nm。另一方面，作為閘極電極1的平均厚度的上限，較佳為500nm，更佳為400nm。若閘極電極1的平均厚度不足所述 下限，則閘極電極1的電阻大，所以有閘極電極1的電力消耗增大之虞或變得容易發生斷線之虞。相反，若閘極電極1的平均厚度超過所述上限，則閘極電極1的表面側所積層的閘極絕緣膜2等的平坦化變得困難，從而有該薄膜電晶體的特性惡化之虞。
另外，為了改善閘極絕緣膜2的覆蓋率(coverage)，閘極電極1的厚度方向的剖面宜設為朝向基板X擴張的錐狀。將閘極電極1設為錐狀時的錐角較佳為30°以上且40°以下。
(閘極絕緣膜)
閘極絕緣膜2以覆蓋閘極電極1的方式積層在基板X的表面側。作為構成閘極絕緣膜2的薄膜，並無特別限定，可列舉氧化矽膜、氮化矽膜、氮氧化矽膜、Al2O3或Y2O3等的金屬氧化物膜等。而且，閘極絕緣膜2既可為該些薄膜的單層結構，亦可為對兩種以上的薄膜進行積層而得的多層結構。
只要閘極電極1得到包覆，則閘極絕緣膜2的形狀並無限定，例如閘極絕緣膜2亦可覆蓋基板X整個面。
作為閘極絕緣膜2的平均厚度的下限，較佳為50nm，更佳為100nm。而且，作為閘極絕緣膜2的平均厚度的上限，較佳為300nm，更佳為250nm。若閘極絕緣膜2的平均厚度不足所述下限，則閘極絕緣膜2的耐壓不足，從而有因閘極電壓的施加而閘極絕緣膜2崩潰(break down)之虞。相反，若閘極絕緣膜2的平均厚度超過所述上限，則閘極電極1與該氧化物半導體薄膜3之間所形成的電容器(capacitor)的電容不足，從而有汲極電流變 得不充分之虞。另外，在閘極絕緣膜2為多層結構的情況下，「閘極絕緣膜的平均厚度」是指其合計的平均厚度。
(氧化物半導體薄膜)
該氧化物半導體薄膜3其自身為本發明的另一實施方式。該氧化物半導體薄膜3包含In、Zn及Fe。該氧化物半導體薄膜3除包含作為金屬元素的In、Zn及Fe以外，亦包含不可避免的雜質。即，該氧化物半導體薄膜3實質上不包含In、Zn及Fe以外的金屬元素。
相對於In、Zn及Fe的合計原子數而言的In的原子數的下限為20at%，更佳為29at%，進而佳為34at%。另一方面，所述In的原子數的上限為89at%，更佳為81at%，進而佳為80at%，尤佳為60at%。若所述In的原子數不足所述下限，則有該薄膜電晶體的載子移動率下降之虞。相反，若所述In的原子數超過所述上限，則有因該氧化物半導體薄膜3的漏電流增大或臨限值電壓向負側偏移，而該氧化物半導體薄膜3導體化之虞。
相對於In、Zn及Fe的合計原子數而言的Zn的原子數的下限為10at%，更佳為18at%，進而佳為39at%。另一方面，所述Zn的原子數的上限為79at%，更佳為70at%，進而佳為65at%。若所述Zn的原子數不足所述下限，則其他金屬原子數相對變多，所以有導體化之虞。相反，若所述Zn的原子數超過所述上限，則載子濃度得到抑制，從而有該薄膜電晶體的載子移動率下降之虞。
相對於In、Zn及Fe的合計原子數而言的Fe的原子數的下限為0.2at%，更佳為0.4at%，進而佳為0.5at%。另一方面，所述Fe的原子數的上限為2at%，更佳為1.8at%，進而佳為1at%，尤佳為0.9at%。若所述Fe的原子數不足所述下限，則有因光照射而產生的臨限值電壓偏移變大之虞。相反，若所述Fe的原子數超過所述上限，則載子濃度得到抑制，從而有該薄膜電晶體的載子移動率下降之虞。
該氧化物半導體薄膜3較佳為：相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且81at%以下，Zn的原子數為18at%以上且65at%以下，Fe的原子數為0.2at%以上且1.8at%以下。該氧化物半導體薄膜3使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有高的光應力耐性。而且，該氧化物半導體薄膜3使Fe的原子數為所述上限以下，因此可進一步提高使用該氧化物半導體薄膜3形成了薄膜電晶體時的載子移動率。
該氧化物半導體薄膜3較佳為：相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且80at%以下，Zn的原子數為18at%以上且65at%以下，Fe的原子數為0.4at%以上且1.8at%以下。該氧化物半導體薄膜3使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有高的光應力耐性。而且，該氧化物半導體薄膜3使Fe的原子數為所述上限以下，因此可進一步提高使用該氧化物半導體薄膜3形成了薄膜電晶體時 的載子移動率。
該氧化物半導體薄膜3進而佳為：相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且60at%以下，Zn的原子數為39at%以上且65at%以下，Fe的原子數為0.2at%以上且1at%以下。該氧化物半導體薄膜3使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有更高的光應力耐性。而且，該氧化物半導體薄膜3使Fe的原子數為所述上限以下，因此可進一步提高使用該氧化物半導體薄膜3形成了薄膜電晶體時的載子移動率。
該氧化物半導體薄膜3進而佳為：相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且60at%以下，Zn的原子數為39at%以上且65at%以下，Fe的原子數為0.5at%以上且0.9at%以下。該氧化物半導體薄膜3使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有更高的光應力耐性。而且，該氧化物半導體薄膜3使Fe的原子數為所述上限以下，因此可進一步提高使用該氧化物半導體薄膜3形成了薄膜電晶體時的載子移動率。
該氧化物半導體薄膜3的俯視形狀並無特別限定，就該薄膜電晶體的通道長度及通道寬度的控制性的觀點而言，較佳為與閘極電極1相同的形狀。該氧化物半導體薄膜3的俯視時的大小只要為可確保該薄膜電晶體的通道長度及通道寬度的大小即可。
而且，為了使該氧化物半導體薄膜3切實地配設於閘極電極1的正上方，該氧化物半導體薄膜3的俯視時的大小較佳為小於閘極電極1的俯視時的大小。作為該氧化物半導體薄膜3與閘極電極1的通道長度方向及通道寬度方向的邊的長度之差的下限，較佳為2nm，更佳為4nm。另一方面，作為所述邊的長度之差的上限，較佳為10nm，更佳為8nm。若所述邊的長度之差不足所述下限，則有因圖案化的偏差等，該氧化物半導體薄膜3的一部分自閘極電極1的正上方偏離，結果該氧化物半導體薄膜3的平坦性惡化，從而該薄膜電晶體的特性惡化之虞。相反，當所述邊的長度之差超過所述上限時，有該薄膜電晶體不必要地變大之虞。
該氧化物半導體薄膜3的平均厚度可根據在用作開關(switching)元件的情況下可使汲極電流成為斷開(off)狀態的條件來決定。具體而言，可藉由施加閘極電壓而使該氧化物半導體薄膜3的內部完全地空乏化。因此，在設絕緣膜的介電常數為εOX、半導體的介電常數為εAOS、半導體的費米能階(fermi level)為Φf[eV]、電子電荷為q[C]時，該氧化物半導體薄膜3的平均厚度tch[m]可相對於載子濃度NC[m-3]而滿足以下所示的式(2)的關係。就下述式(2)與後述載子濃度的關係、以及製造該氧化物半導體薄膜3時的膜厚分佈的控制精度的觀點而言，該氧化物半導體薄膜3的平均厚度例如可設為20nm以上且60nm以下。
[數式2]
Figure 107140437-A0305-02-0015-2
另外，為了改良源極及汲極電極5的覆蓋率，該氧化物半導體薄膜3的厚度方向的剖面宜設為朝向基板X擴張的錐狀。將該氧化物半導體薄膜3設為錐狀時的錐角較佳為30°以上且40°以下。
作為該氧化物半導體薄膜3的載子濃度的下限，較佳為1×1012cm-3，更佳為1×1013cm-3，進而佳為1×1014cm-3。另一方面，作為該氧化物半導體薄膜3的載子濃度的上限，較佳為1×1020cm-3，更佳為1×1019cm-3，進而佳為1×1018cm-3。若該氧化物半導體薄膜3的載子濃度不足所述下限，則有該薄膜電晶體的汲極電流不足之虞。相反，若該氧化物半導體薄膜3的載子濃度超過所述上限，則難以將該氧化物半導體薄膜3的內部完全地空乏化，所以有臨限值電壓偏移至負側，而不作為開關元件發揮功能之虞。
作為該氧化物半導體薄膜3的電洞移動率的下限，較佳為20cm2/Vs，更佳為23cm2/Vs，進而佳為30cm2/Vs。若該氧化物半導體薄膜3的電洞移動率不足所述下限，則有該薄膜電晶體的開關特性下降之虞。另一方面，該氧化物半導體薄膜3的電洞移動率的上限並無特別限定，但通常該氧化物半導體薄膜3的電洞移動率為100cm2/Vs以下。「電洞移動率」是指藉由電洞效果測 定而獲得的載子移動率。
(ESL保護膜)
ESL保護膜4是對因在藉由蝕刻形成源極及汲極電極5時該氧化物半導體薄膜3受到損傷而該薄膜電晶體的特性下降這一情況進行抑制的保護膜。作為構成ESL保護膜4的薄膜，並無特別限定，但適宜地使用氧化矽膜。
作為ESL保護膜4的平均厚度的下限，較佳為50nm，更佳為80nm。另一方面，作為ESL保護膜4的平均厚度的上限，較佳為250nm，更佳為200nm。若ESL保護膜4的平均厚度不足所述下限，則有ESL保護膜4對該氧化物半導體薄膜3的保護效果不足之虞。相反，在ESL保護膜4的平均厚度超過所述上限的情況下，有鈍化絕緣膜6的平坦化變得困難之虞，或來自源極及汲極電極5的配線變得容易斷線之虞。
(源極及汲極電極)
源極及汲極電極5覆蓋閘極絕緣膜2及ESL保護膜4的一部分，並且在該薄膜電晶體的通道的兩端與該氧化物半導體薄膜3電性連接。在此源極電極5a與汲極電極5b之間，相應於閘極電極1與源極電極5a間的電壓以及源極電極5a與汲極電極5b間的電壓而流動該薄膜電晶體的汲極電流。
構成源極及汲極電極5的薄膜只要具有導電性，則並無特別限定，例如可使用與閘極電極1相同的薄膜。
作為源極及汲極電極5的平均厚度的下限，較佳為100 nm，更佳為150nm。另一方面，作為源極及汲極電極5的平均厚度的上限，較佳為400nm，更佳為300nm。若源極及汲極電極5的平均厚度不足所述下限，則源極及汲極電極5的電阻大，所以有源極及汲極電極5的電力消耗增大之虞或變得容易發生斷線之虞。相反，若源極及汲極電極5的平均厚度超過所述上限，則鈍化絕緣膜6的平坦化變得困難，從而有利用導電膜7進行配線變得困難之虞。
源極電極5a與汲極電極5b的相向距離，即該薄膜電晶體的通道長度的下限，較佳為5μm，更佳為10μm。另一方面，作為該薄膜電晶體的通道長度的上限，較佳為50μm，更佳為30μm。若該薄膜電晶體的通道長度不足所述下限，則需要精度高的加工，從而有製造良率下降之虞。相反，若該薄膜電晶體的通道長度超過所述上限，則有該薄膜電晶體的開關時間變長之虞。
源極電極5a及汲極電極5b的通道寬度方向的長度，即該薄膜電晶體的通道寬度的下限，較佳為100μm，更佳為150μm。另一方面，作為該薄膜電晶體的通道寬度的上限，較佳為300μm，更佳為250μm。若該薄膜電晶體的通道寬度不足所述下限，則有汲極電流不足之虞。相反，若該薄膜電晶體的通道寬度超過所述上限，則汲極電流變得過剩，從而有該薄膜電晶體的消耗電力不必要地增大之虞。
(鈍化絕緣膜)
鈍化絕緣膜6覆蓋閘極電極1、閘極絕緣膜2、該氧化物半導體薄膜3、ESL保護膜4、源極電極5a及汲極電極5b，防止該薄膜電晶體的特性劣化。構成鈍化絕緣膜6的薄膜並無特別限定，但適宜地使用因氫的含量而相對地容易控制片電阻的氮化矽膜。而且，為了進一步提高片電阻的控制性，鈍化絕緣膜6例如亦可設為氧化矽膜與氮化矽膜的雙層結構。
作為鈍化絕緣膜6的平均厚度的下限，較佳為100nm，更佳為250nm。另一方面，作為鈍化絕緣膜6的平均厚度的上限，較佳為500nm，更佳為300nm。若鈍化絕緣膜6的平均厚度不足所述下限，則有該薄膜電晶體的特性的劣化防止效果不足之虞。相反，若鈍化絕緣膜6的平均厚度超過所述上限，則鈍化絕緣膜6不必要地變厚，從而有發生該薄膜電晶體的製造成本的上昇或生產效率的下降之虞。另外，在鈍化絕緣膜6為多層結構的情況下，「鈍化絕緣膜的平均厚度」是指其合計的平均厚度。
而且，對鈍化絕緣膜6，以可與汲極電極5b電性連接的方式開設有接觸孔(contact hole)8。接觸孔8的俯視形狀及大小只要確保與汲極電極5b的電性連接則並無特別限定，例如可設為俯視時一邊為10μm以上且30μm以下的方形狀。
(導電膜)
導電膜7經由開設於鈍化絕緣膜6的接觸孔8而連接於汲極電極5b。藉由此導電膜7而構成自該薄膜電晶體獲取汲極電流的配線。
導電膜7並無特別限定，可使用與閘極電極1相同的薄膜。其中，較佳為適合應用於顯示器的透明導電膜。作為此種透明導電膜，可列舉ITO膜、ZnO膜等。
作為導電膜7與汲極電極5b進行連接的位置，較佳為汲極電極5b與閘極絕緣膜2相接的位置且非閘極電極1的正上方的位置。藉由使導電膜7在所述位置與汲極電極5b連接，導電膜7與汲極電極5b的連接部分的平坦性提高，所以可抑制接觸電阻的增大。
作為導電膜7的平均配線寬度的下限，較佳為5μm，更佳為10μm。另一方面，作為導電膜7的平均配線寬度的上限，較佳為50μm，更佳為30μm。若導電膜7的平均配線寬度不足所述下限，則導電膜7構成的配線成為高電阻，從而有導電膜7構成的配線的消耗電力或電壓降增大之虞。相反，若導電膜7的平均配線寬度超過所述上限，則有該薄膜電晶體的積體度下降之虞。此處，「導電膜的平均配線寬度」是指導電膜7之中配設於鈍化絕緣膜6的表面，自該薄膜電晶體獲取汲極電流的配線部分的平均寬度。
作為導電膜7的平均厚度的下限，較佳為50nm，更佳為80nm。另一方面，作為導電膜7的平均厚度的上限，較佳為200nm，更佳為150nm。若導電膜7的平均厚度不足所述下限，則導電膜7構成的配線成為高電阻，從而有導電膜7構成的配線的消耗電力或電壓降增大之虞。相反，若導電膜7的平均厚度超 過所述上限，則相對於導電膜7構成的配線的平均配線寬度，導電膜7的平均厚度過度變大，所以配線容易傾斜，從而有變得容易發生配線自身的斷線或與鄰接的配線的短路之虞。此處，「導電膜的平均厚度」是指導電膜7之中配設於鈍化絕緣膜6的表面，自該薄膜電晶體獲取汲極電流的配線部分的平均厚度。
(薄膜電晶體的特性)
作為該薄膜電晶體的載子移動率(電子移動率)的下限，較佳為20cm2/Vs，更佳為23cm2/Vs，進而佳為30cm2/Vs。若該薄膜電晶體的載子移動率不足所述下限，則有該薄膜電晶體的開關特性下降之虞。另一方面，該薄膜電晶體的載子移動率的上限並無特別限定，但通常該薄膜電晶體的載子移動率為100cm2/Vs以下。
作為該薄膜電晶體的臨限值電壓的下限，較佳為-1V，更佳為0V。另一方面，作為該薄膜電晶體的臨限值電壓的上限，較佳為3V，更佳為2V。若該薄膜電晶體的臨限值電壓不足所述下限，則有作為不對閘極電極1施加電壓的開關元件的斷開狀態下的漏電流變大，而該薄膜電晶體的待機電力過度變大之虞。相反，若該薄膜電晶體的臨限值電壓超過所述上限，則有作為對閘極電極1施加有電壓的開關元件的接通(on)狀態下的汲極電流不足之虞。
作為該薄膜電晶體的因光照射而產生的臨限值電壓偏移的上限，較佳為2V，更佳為1.5V，進而佳為1V。若所述臨 限值電壓偏移超過所述上限，則在將該薄膜電晶體用於顯示裝置的情況下，有該薄膜電晶體的性能不穩定，而無法獲得必要的開關特性之虞。作為所述臨限值電壓偏移的下限，較佳為0V，即不發生所述臨限值電壓偏移。
作為該薄膜電晶體的S值(次臨限擺動(Subthreshold Swing)值)的上限，較佳為0.7V，更佳為0.5V。在該薄膜電晶體的S值超過所述上限的情況下，有該薄膜電晶體的開關需要時間之虞。另一方面，該薄膜電晶體的S值的下限並無特別限定，但通常該薄膜電晶體的S值為0.2V以上。此處，薄膜電晶體的「S值」是指為了使汲極電流上升1數位(digit)而所需的閘極電壓的變化量的最小值。
[薄膜電晶體的製造方法]
該薄膜電晶體例如可藉由包括閘極電極成膜步驟、閘極絕緣膜成膜步驟、氧化物半導體薄膜成膜步驟、ESL保護膜成膜步驟、源極及汲極電極成膜步驟、鈍化絕緣膜成膜步驟、導電膜成膜步驟及後退火(post anneal)處理步驟的製造方法來製造。
<閘極電極成膜步驟>
在閘極電極成膜步驟中，在基板X的表面對閘極電極1進行成膜。
具體而言，首先在基板X的表面，藉由公知的方法，例如濺鍍法對導電膜以成為期望的膜厚的方式進行積層。作為藉由濺鍍法來積層導電膜時的條件，並無特別限定，例如可設為基板 溫度為20℃以上且50℃以下、成膜能量密度為3W/cm2以上且4W/cm2以下、壓力為0.1Pa以上且0.4Pa以下、載氣為Ar的條件。
其次，藉由對此導電膜進行圖案化，來形成閘極電極1。作為圖案化的方法，並無特別限定，例如，可使用在進行光微影術(photolithography)之後進行濕式蝕刻的方法。此時，為了使閘極絕緣膜2的覆蓋率變良好，宜將閘極電極1的剖面蝕刻為朝向基板X擴張的錐狀。
<閘極絕緣膜成膜步驟>
在閘極絕緣膜成膜步驟中，以覆蓋閘極電極1的方式在基板X的表面側對閘極絕緣膜2進行成膜。
具體而言，首先在基板X的表面側，藉由公知的方法例如各種化學氣相沈積(chemical vapor deposition，CVD)法對絕緣膜以成為期望的膜厚的方式進行積層。例如，若藉由電漿CVD法來積層氧化矽膜，則可設為基板溫度為300℃以上且400℃以下、成膜能量密度為0.7W/cm2以上且1.3W/cm2以下、壓力為100Pa以上且300Pa以下的條件，並使用N2O與SiH4的混合氣體作為原料氣體來進行。
<氧化物半導體薄膜成膜步驟>
在氧化物半導體薄膜成膜步驟中，在閘極絕緣膜2的表面且閘極電極1的正上方，對該氧化物半導體薄膜3進行成膜。具體而言，當在基板X的表面積層氧化物半導體層之後，對此氧化物半導體層進行圖案化，藉此形成該氧化物半導體薄膜3。
(氧化物半導體層的積層)
具體而言，首先例如使用公知的濺鍍裝置，藉由濺鍍法在基板X的表面積層氧化物半導體層。藉由使用濺鍍法，可容易地形成其成分或膜厚的面內均勻性優異的氧化物半導體層。
濺鍍法中所使用的濺鍍靶材其本身為本發明的另一實施方式。即，所述濺鍍靶材為用於該氧化物半導體薄膜3的形成的濺鍍靶材，包含In、Zn及Fe。作為該濺鍍靶材，具體而言可列舉包含In、Zn及Fe的氧化物靶材(IZFO靶材)。
相對於該濺鍍靶材的In、Zn及Fe的合計原子數而言的In的原子數的下限為20at%，更佳為29at%，進而佳為34at%。另一方面，所述In的原子數的上限為89at%，更佳為81at%，進而佳為80at%，尤佳為60at%。而且，相對於In、Zn及Fe的合計原子數而言的Zn的原子數的下限為10at%，更佳為18at%，進而佳為39at%。另一方面，所述Zn的原子數的上限為79at%，更佳為70at%，進而佳為65at%。而且，相對於In、Zn及Fe的合計原子數而言的Fe的原子數的下限為0.2at%，更佳為0.4at%，進而佳為0.5at%。另一方面，所述Fe的原子數的上限為2at%，更佳為1.8at%，進而佳為1at%，尤佳為0.9at%。藉由使用該濺鍍靶材來對該氧化物半導體薄膜3進行成膜，可製造一種製造成本相對低、載子移動率及光應力耐性高的該薄膜電晶體。
該濺鍍靶材較佳為設為與期望的氧化物半導體層相同的組成。藉由如此將該濺鍍靶材的組成設為與期望的氧化物半導 體層相同，可抑制所形成的氧化物半導體層的組成偏差，所以容易獲得具有期望的組成的氧化物半導體層。
該濺鍍靶材例如可藉由粉末燒結法來製造。
另外，用以積層氧化物半導體層的濺鍍靶材並不限定於上述包含In、Zn及Fe的靶材，亦可使用組成不同的多個靶材。在此情況下，所述多個靶材以整體包含In、Zn及Fe的方式構成。而且，各靶材亦可包含In、Zn及Fe中的多個元素。所述多個靶材亦可設為包含In、Zn及Fe中的一個或多個元素的氧化物靶材。關於所述多個靶材，例如可藉由粉末燒結法製造。在使用所述多個靶材的情況下，作為濺鍍法，可使用對所述多個靶材同時放電的共濺鍍法(Co-sputter法)。
作為藉由濺鍍法來積層氧化物半導體層時的條件，並無特別限定，例如可設為基板溫度為20℃以上且50℃以下、成膜能量密度為2W/cm2以上且3W/cm2以下、壓力為0.1Pa以上且0.3Pa以下、載氣為Ar的條件。而且，作為氧源，可使氣體環境中含有氧。氣體環境中的氧的含量可設為3體積%以上且5體積%以下。
另外，氧化物半導體層的積層方法並不限定於濺鍍法，亦可使用塗佈法等化學性成膜法。
(圖案化)
其次，藉由對此氧化物半導體層進行圖案化，形成該氧化物半導體薄膜3。作為氧化物半導體層的圖案化的方法，並無特別限 定，例如可使用在進行光微影術(photolithography)之後進行濕式蝕刻的方法。
另外，亦可在圖案化後進行預退火(pre-anneal)處理，減少該氧化物半導體薄膜3的陷阱能階(trap level)的密度。藉此，可減少所製造的薄膜電晶體的因光照射而產生的臨限值電壓偏移。
作為預退火處理的溫度的下限，較佳為300℃，更佳為350℃。另一方面，作為預退火處理的溫度的上限，較佳為450℃，更佳為400℃。在預退火處理的溫度不足所述下限的情況下，有該薄膜電晶體的電氣特性提升效果變得不充分之虞。相反，在預退火處理的溫度超過所述上限的情況下，有該氧化物半導體薄膜3因熱而受到損傷之虞。
預退火處理的壓力及時間的條件並無特別限定，例如可使用在大氣壓(0.9氣壓以上且1.1氣壓以下)的N2氣體環境中，10分鐘以上且60分鐘以下的時間的條件。
<ESL保護膜成膜步驟>
在ESL保護膜成膜步驟中，在該氧化物半導體薄膜3的表面不形成源極及汲極電極5的部分，對ESL保護膜4進行成膜。
具體而言，首先在基板X的表面側，藉由公知的方法，例如各種CVD法對絕緣膜以成為期望的膜厚的方式進行積層。例如，若藉由電漿CVD法來積層氧化矽膜，則可設為基板溫度為100℃以上且300℃以下、成膜能量密度為0.2W/cm2以上且0.5W/cm2 以下、壓力為100Pa以上且300Pa以下的條件，並使用N2O與SiH4的混合氣體作為原料氣體來進行。
<源極及汲極電極成膜步驟>
在源極及汲極電極成膜步驟中，對在該薄膜電晶體的通道兩端與該氧化物半導體薄膜3電性連接的源極電極5a及汲極電極5b進行成膜。
具體而言，首先在基板X的表面，藉由公知的方法，例如濺鍍法對導電膜以成為期望的膜厚的方式進行積層。作為藉由濺鍍法來積層導電膜時的條件，並無特別限定，例如可設為基板溫度為20℃以上且50℃以下、成膜能量密度為3W/cm2以上且4W/cm2以下、壓力為0.1Pa以上且0.4Pa以下、載氣為Ar的條件。
其次，藉由對此導電膜進行圖案化，形成源極電極5a及汲極電極5b。作為圖案化的方法，並無特別限定，例如，可使用在進行光微影術之後進行濕式蝕刻的方法。
<鈍化絕緣膜成膜步驟>
在鈍化絕緣膜成膜步驟中，對覆蓋該薄膜電晶體的鈍化絕緣膜6進行成膜。
具體而言，在基板X的表面側，藉由公知的方法，例如各種CVD法對絕緣膜以成為期望的膜厚的方式進行積層。作為例如藉由電漿CVD法來積層氮化矽膜時的條件，可設為基板溫度為100℃以上且200℃以下、成膜能量密度為0.2W/cm2以上且0.5W/cm2以下、壓力為100Pa以上且300Pa以下的條件，並使用 NH3與SiH4的混合氣體作為原料氣體來進行。
<導電膜成膜步驟>
在導電膜成膜步驟中，對經由接觸孔8而電性連接於汲極電極5b的導電膜7進行成膜。
具體而言，首先，藉由在利用公知的方法例如光微影術進行了與汲極電極5b的接觸部分的圖案化後，進行乾式蝕刻的方法，形成接觸孔8。其次，藉由公知的方法，例如濺鍍法對經由接觸孔8而電性連接於汲極電極5b的導電膜7進行成膜。作為藉由濺鍍法來積層導電膜7時的條件，並無特別限定，例如，可設為基板溫度為20℃以上且50℃以下、成膜能量密度為3W/cm2以上且4W/cm2以下、壓力為0.1Pa以上且0.4Pa以下、載氣為Ar的條件。
<後退火處理步驟>
後退火處理步驟是進行最終的熱處理的步驟。藉由此熱處理可減少形成於該氧化物半導體薄膜3與閘極絕緣膜2的界面或該氧化物半導體薄膜3與ESL保護膜4的界面的陷阱能階的密度。藉此，可減少該薄膜電晶體的因光照射而產生的臨限值電壓偏移。
作為後退火處理的溫度的下限，較佳為200℃，更佳為250℃。另一方面，作為後退火處理的溫度的上限，較佳為400℃，更佳為350℃。若後退火處理的溫度不足所述下限，則有該薄膜電晶體的電氣特性提升效果變得不充分之虞。相反，若後退火處理的溫度超過所述上限，則有該薄膜電晶體因熱而受到損傷之虞。
後退火處理的壓力及時間的條件並無特別限定，例如可使用在大氣壓(0.9氣壓以上且1.1氣壓以下)下，10分鐘以上且60分鐘以下的時間的條件。而且，作為後退火處理的氣體環境，亦可在大氣氣體環境下進行，但較佳為在氮等惰性氣體的氣體環境下進行。藉由如此在惰性氣體的氣體環境下進行，可抑制因在後退火處理中氣體環境中所含的分子等向該薄膜電晶體的結合而導致的該薄膜電晶體的品質不均。
[優點]
該氧化物半導體薄膜3中，相對於In、Zn及Fe的合計原子數，使In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下，並使Fe的原子數為0.2at%以上，因此具有高的光應力耐性。而且，該氧化物半導體薄膜3中，使Fe的原子數為2at%以下，因此使用該氧化物半導體薄膜3形成了薄膜電晶體時的載子移動率高。進而，該氧化物半導體薄膜3無需包含Ga，因此可較少製造成本。
因此，使用有該氧化物半導體薄膜3的該薄膜電晶體的製造成本相對低、載子移動率及光應力耐性高。
[其他實施方式]
本發明的氧化物半導體薄膜、薄膜電晶體及濺鍍靶材並不限定於所述實施方式。
在所述實施方式中，作為薄膜電晶體，對底閘型的電晶體情況進行了說明，但亦可為頂閘型的電晶體。
在所述實施方式中，對薄膜電晶體具有ESL保護膜的情況進行了說明，但ESL保護膜並非必須的構成要件。例如，藉由遮罩蒸鍍或剝離(lift off)對源極及汲極電極進行成膜的情況下，氧化物半導體薄膜不易受到損傷，所以可省略ESL保護膜。
而且，在所述實施方式中，對氧化物半導體薄膜實質上不包含In、Zn及Fe以外的金屬元素的情況進行了說明，但亦可包含其他金屬元素。例如，作為此種金屬元素，可列舉Sn等。
[實施例]
以下，基於實施例對本發明進行詳述，但不應基於此實施例的記載來限定性地理解本發明。
[實施例1]
準備玻璃基板(康寧(Corning)公司製造的「EagleXG」、直徑6吋、厚度0.7mm)，首先在此玻璃基板的表面對Mo薄膜以平均厚度成為100nm的方式進行成膜。成膜條件設為基板溫度為25℃(室溫)、成膜能量密度為3.8W/cm2、壓力為0.266Pa、及載氣為Ar。對Mo薄膜成膜後，藉由圖案化形成閘極電極。
其次，作為閘極絕緣膜，藉由CVD法，對平均厚度250nm的氧化矽膜以覆蓋所述閘極電極的方式進行成膜。作為原料氣體，使用N2O與SiH4的混合氣體。成膜條件設為基板溫度為320℃、成膜能量密度為0.96W/cm2及壓力為133Pa。
其次，在玻璃基板的表面側，藉由濺鍍法形成平均厚度40nm的實質上僅包含In、Zn及Fe的氧化物半導體層，作為氧化 物半導體層。
濺鍍法使用先前被確立為調查最佳的組成比的方法的方法。具體而言，藉由將封裝有In2O3、ZnO及Fe晶片的In2O3的三個靶材配置於所述玻璃基板的周圍的不同位置，對靜止的所述玻璃基板進行濺鍍，而形成氧化物半導體層。根據此種方法，將構成元素不同的三個靶材配置於玻璃基板的周圍的不同位置，因此，因玻璃基板上的位置而距各靶材的距離各異。隨著遠離濺鍍靶材，自所述靶材供給的元素減少，所以，例如在靠近ZnO靶材並遠離In2O3靶材的位置，相對於In而言Zn變多，相反，在靠近In2O3靶材並遠離ZnO靶材的位置，相對於Zn而言In變多。即，可獲得因玻璃基板上的位置而組成比各異的氧化物半導體層。
使用濺鍍裝置(愛發科(Ulvac)股份有限公司製造的「CS200」)，成膜條件設為基板溫度為25℃(室溫)、成膜能量密度為2.55W/cm2、壓力為0.133Pa、及載氣為Ar。而且，氣體環境的氧含量設為4體積%。
藉由光微影術及濕式蝕刻對所獲得的氧化物半導體層進行圖案化，形成因玻璃基板上的位置而組成各異的氧化物半導體薄膜。另外，濕式蝕刻劑使用關東化學股份有限公司製造的「ITO-07N」。
此處，為了改善此氧化物半導體薄膜的膜質而進行預退火處理。另外，預退火處理的條件設為大氣氣體環境(大氣壓)下350℃的環境下60分鐘。
其次，藉由CVD法在玻璃基板的表面側對氧化矽膜以平均厚度成為100nm的方式進行成膜。作為原料氣體，使用N2O與SiH4的混合氣體。成膜條件設為基板溫度為230℃、成膜能量密度為0.32W/cm2、及壓力為133Pa。在對氧化矽膜成膜後，藉由圖案化形成ESL保護膜。
其次，在玻璃基板的表面側，對Mo薄膜以平均厚度成為200nm的方式進行成膜。成膜條件設為基板溫度為25℃(室溫)、成膜能量密度為3.8W/cm2、壓力為0.266Pa、及載氣為Ar。對Mo薄膜成膜後，藉由圖案化形成源極電極及汲極電極。
其次，藉由CVD法在玻璃基板的表面側，形成氧化矽膜(平均厚度100nm)與氮化矽膜(平均厚度150nm)的雙層結構的鈍化絕緣膜。作為原料氣體，在氧化矽膜的形成中使用N2O與SiH4的混合氣體，在氮化矽膜的形成中，使用NH3與SiH4的混合氣體。成膜條件設為基板溫度為150℃、成膜能量密度為0.32W/cm2、及壓力為133Pa。
其次，藉由光微影術及乾式蝕刻形成接觸孔，設置用以電性連接於汲極電極的焊墊(pad)。藉由將探頭(probe)抵接於此焊墊，可進行薄膜電晶體的電氣測定。
最後，進行後退火處理。另外，後退火處理的條件設為大氣壓的N2氣體環境下250℃的環境下30分鐘。
藉由如此操作，獲得實施例1的薄膜電晶體。另外，此薄膜電晶體的通道長度為20μm、通道寬度為200μm。而且，實 施例1的薄膜電晶體中的氧化物半導體薄膜的組成如表1所示。
[實施例2~實施例15、比較例1~比較例7]
使相對於所使用的濺鍍靶材的In、Zn及Fe的合計原子數而言的In、Zn及Fe的原子數，即相對於所形成的氧化物半導體薄膜的In、Zn及Fe的合計原子數而言的In、Zn及Fe的原子數，以及預退火及後退火的溫度如表1般變化，除此之外，以與實施例1同樣的方式，獲得實施例2~實施例15及比較例1~比較例7的薄膜電晶體。
[測定方法]
針對實施例1~實施例15及比較例1~比較例7的薄膜電晶體，進行載子移動率、臨限值電壓、臨限值電壓偏移及S值的測定。
該些的測定中，載子移動率、臨限值電壓及S值的測定均自電晶體的薄膜電晶體的靜特性(Id-Vg特性)算出。所述靜特性的測定是使用半導體參數分析器(安捷倫科技(Agilent Technologies)公司製造的「HP4156C」)來進行。作為測定條件，設為將源極電壓固定為0V，將汲極電壓固定為10V，使閘極電壓自-30V起至30V為止以0.25V為單位變化的條件。另外，測定是在室溫(25℃)下進行。以下對測定方法進行描述。
<載子移動率>
載子移動率設為在所述靜特性的飽和區域下的場效應移動率μFE[m2/Vs]。此場效應移動率μFE[m2/Vs]在設閘極電壓為Vg[V]、 臨限值電壓為Vth[V]、汲極電流為Id[A]、通道長度為L[m]、通道寬度為W[m]、閘極絕緣膜的電容為Cox[F]時，在所述靜特性的飽和區域(Vg>Vd-Vth)中，藉由以下式(3)所示的μFE[m2/Vs]而算出。將結果示於表1。
Figure 107140437-A0305-02-0033-3
<臨限值電壓>
臨限值電壓設為自薄膜電晶體的靜特性算出的使所述電晶體的汲極電流成為10-9A的閘極電壓。將結果示於表1。
<S值>
S值設為自所述靜特性算出使汲極電流上升一數位所需的閘極電壓的變化量時，所述變化量的最小值。將結果示於表1。
<臨限值電壓偏移>
臨限值電壓偏移是在基板溫度為60℃，將薄膜電晶體的源極電壓固定為0V、汲極電壓固定為10V、閘極電壓固定為-10V，並對薄膜電晶體照射2小時的白色LED(飛利浦(PHILIPS)公司製造的「LXHL-PW01」)時，以照射前後的臨限值電壓之差的絕對值的形式算出。可謂：此數值越小，光應力耐性越高。將結果示於表1。
[判定]
以上述的測定結果為基礎，以以下的判定基準進行綜合判定。將結果示於表1。
A：載子移動率為20m2/Vs以上、且臨限值電壓偏移為2V以下，適合於下一代大型顯示器或可撓性顯示器。
B：載子移動率為20m2/Vs以上、且臨限值電壓偏移為超過2V且4V以下，可用於下一代大型顯示器或可撓性顯示器。
C：載子移動率不足20m2/Vs，或臨限值電壓偏移超過4V，無法用於下一代大型顯示器或可撓性顯示器。
Figure 107140437-A0305-02-0034-4
Figure 107140437-A0305-02-0035-6
在表1中，載子移動率的「導體化」是指薄膜電晶體導體化，不呈現MOS特性。而且，臨限值電壓、臨限值電壓偏移及S值的「-」是指因薄膜電晶體的導體化而無法測定。
根據表1，實施例1~實施例15的薄膜電晶體的載子移動率高，臨限值電壓偏移小。相對於此，比較例1~比較例4的薄膜電晶體被認為因氧化物半導體薄膜不含Fe而臨限值電壓偏移變大，因此光應力耐性差。而且，比較例5~比較例6的薄膜電晶體被認為因相對於氧化物半導體薄膜的In、Zn及Fe的合計原子數而言的Fe的原子數超過2at%，而載子移動率變低，因此開關動作差。而且，比較例7的薄膜電晶體被認為因氧化物半導體薄膜不含Fe且相對於In、Zn及Fe的合計原子數而言的In的原子數多，所以導體化。
根據以上可知：藉由相對於氧化物半導體薄膜的In、Zn及Fe的合計原子數，使In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下的範圍範圍，並使Fe的原子數為0.2at%以上且2at%以下，可提高載子移動率及光應力耐性。
對具有相對於In、Zn及Fe的合計原子數，In的原子數 為34at%以上且80at%以下，Zn的原子數為18at%以上且65at%以下，Fe的原子數為0.2at%以上且1.8at%以下的氧化物半導體薄膜的實施例1~實施例6及實施例8~實施例15進行觀察，發現在任一實施例中載子移動率均為23cm2/Vs以上。另一方面，在氧化物半導體薄膜的原子數不屬於上述原子數的範圍的實施例7中，載子移動率不足23cm2/Vs。據此可知：藉由使In的原子數為34at%以上且80at%以下，Zn的原子數為18at%以上且65at%以下，Fe的原子數為0.2at%以上且1.8at%以下，可提升載子移動率。
而且，對具有In的原子數為34at%以上且60at%以下，Zn的原子數為39at%以上且65at%以下，Fe的原子數為0.2at%以上且0.9at%以下的氧化物半導體薄膜的實施例1、實施例2、實施例5、實施例6、實施例9、實施例12、實施例13、實施例14進行觀察，發現在任一實施例中，臨限值電壓偏移均為1V以下。另一方面，在氧化物半導體薄膜的原子數不屬於上述原子數的範圍的實施例中，存在臨限值電壓偏移成為1.25V者(實施例11、實施例15)。據此可知：藉由使In的原子數為34at%以上且60at%以下，Zn的原子數為39at%以上且65at%以下，Fe的原子數為0.2at%以上且0.9at%以下，光應力耐性提升，從而可提高薄膜電晶體的性能穩定性。
[產業上之可利用性]
如以上所說明般，使用有該氧化物半導體薄膜的薄膜電 晶體的製造成本相對低、載子移動率及光應力耐性高。因此，該薄膜電晶體可適宜地用於需要高速性的例如下一代的大型顯示器。而且，藉由使用該濺鍍靶材，可形成製造成本相對低、載子移動率及光應力耐性高的氧化物半導體薄膜。
1:閘極電極
2:閘極絕緣膜
3:氧化物半導體薄膜
4:ESL保護膜
5:源極及汲極電極
5a:源極電極
5b:汲極電極
6:鈍化絕緣膜
7:導電膜
8:接觸孔
X:基板

Claims (8)

  1. 一種氧化物半導體薄膜，其包含In、Zn及Fe，相對於In、Zn及Fe的合計原子數，In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下，Fe的原子數為0.2at%以上且1.8at%以下。
  2. 如申請專利範圍第1項所述的氧化物半導體薄膜，其中相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且80at%以下，Zn的原子數為18at%以上且65at%以下。
  3. 如申請專利範圍第1項所述的氧化物半導體薄膜，其中相對於In、Zn及Fe的合計原子數，In的原子數為34at%以上且60at%以下，Zn的原子數為39at%以上且65at%以下，Fe的原子數為0.2at%以上且0.9at%以下。
  4. 一種薄膜電晶體，其具有如申請專利範圍第1項、第2項或第3項所述的氧化物半導體薄膜。
  5. 如申請專利範圍第4項所述的薄膜電晶體，其中因光照射而產生的臨限值電壓偏移為2V以下。
  6. 如申請專利範圍第4項所述的薄膜電晶體，其中載子移動率為20cm2/Vs以上。
  7. 如申請專利範圍第5項所述的薄膜電晶體，其中載子移 動率為20cm2/Vs以上。
  8. 一種濺鍍靶材，其用於氧化物半導體薄膜的形成，所述濺鍍靶材包含In、Zn及Fe，相對於In、Zn及Fe的合計原子數，In的原子數為20at%以上且89at%以下，Zn的原子數為10at%以上且79at%以下，Fe的原子數為0.2at%以上且1.8at%以下。
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