KR20200070411A - 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃 - Google Patents

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃 Download PDF

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Abstract

본 발명은 제조 비용이 비교적 낮고, 박막 트랜지스터를 형성하였을 때의 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막, 이 산화물 반도체 박막을 사용한 박막 트랜지스터의 제공을 목적으로 한다. 본 발명의 산화물 반도체 박막은, In, Zn 및 Fe를 포함하고, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 20atm％ 이상 89atm％ 이하, Zn의 원자수가 10atm％ 이상 79atm％ 이하, Fe의 원자수가 0.2atm％ 이상 2atm％ 이하이다. 본 발명은 당해 산화물 반도체 박막을 갖는 박막 트랜지스터를 포함한다.

Description

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃
본 발명은 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃에 관한 것이다.
아몰퍼스 산화물 반도체는, 예를 들어 아몰퍼스 실리콘 반도체에 비하여 박막 트랜지스터(Thin Film Transistor: TFT)를 형성하였을 때의 캐리어 이동도가 높다. 또한, 아몰퍼스 산화물 반도체는 광학 밴드 갭이 커서, 가시광의 투과성이 높다. 또한, 아몰퍼스 산화물 반도체의 박막은, 아몰퍼스 실리콘 반도체보다 저온에서 성막할 수 있다. 이들 특징을 살려, 아몰퍼스 산화물 반도체 박막은, 고해상도로 고속 구동할 수 있는 차세대 대형 디스플레이나, 저온에서의 성막이 요구되는 수지 기판을 사용한 가요성 디스플레이로의 응용이 기대되고 있다.
이와 같은 아몰퍼스 산화물 반도체 박막으로서는, 인듐, 갈륨, 아연 및 산소를 포함하는 In-Ga-Zn-O(IGZO) 아몰퍼스 산화물 반도체 박막이 공지이다(예를 들어 일본 특허 공개 제2010-219538호 공보 참조). 아몰퍼스 실리콘 반도체를 사용한 박막 트랜지스터의 캐리어 이동도가 0.5㎠/Vs정도인 것에 비해, 상기 공보에 기재된 IGZO 아몰퍼스 산화물 반도체 박막을 사용한 TFT는, 1㎠/Vs 이상의 이동도를 갖는다.
또한 이동도가 향상된 아몰퍼스 산화물 반도체 박막으로서, 인듐, 갈륨, 아연 및 주석을 포함하는 산화물 반도체 박막이 공지이다(예를 들어 일본 특허 공개 제2010-118407호 공보 참조). 상기 공보에 기재된 In-Ga-Zn-Sn 아몰퍼스 산화물 반도체 박막을 사용한 TFT에서는, 채널 길이 1000㎛로 그 캐리어 이동도가 20㎠/Vs를 초과한다. 그러나, 채널 길이가 짧은 TFT에서는 캐리어 이동도가 저하되는 경향이 있어, 고속성이 요구되는, 예를 들어 차세대 대형 디스플레이에 사용하기에는 저채널 영역에서의 캐리어 이동도가 부족할 우려가 있다.
또한, 이들 아몰퍼스 산화물 반도체는, 희소 원소인 갈륨(Ga)을 포함하기 때문에, 비교적 제조 비용이 높다. 이 때문에, Ga를 포함하지 않는 산화물 반도체가 요구되고 있다.
또한, 박막 트랜지스터에 사용되는 아몰퍼스 산화물 반도체 박막을 디스플레이에 사용하기에는, 박막 트랜지스터에 대해 광의 조사를 행해도 계시적인 임계값 전압의 시프트가 적은, 소위 광 스트레스 내성이 높을 것이 요망되고 있다.
일본 특허 공개 제2010-219538호 공보 일본 특허 공개 제2010-118407호 공보
본 발명은 상술한 바와 같은 사정에 기초하여 이루어진 것이며, 제조 비용이 비교적 낮고, 박막 트랜지스터를 형성하였을 때의 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막, 이 산화물 반도체 박막을 사용한 박막 트랜지스터 및 이 산화물 반도체 박막을 형성하기 위한 스퍼터링 타깃 제공을 목적으로 한다.
본 발명자들은, 산화물 반도체 박막에 철(Fe)을 소정량 포함함으로써, Ga를 포함하지 않아도 높은 캐리어 이동도와, 광 스트레스 내성을 갖는 산화물 반도체 박막이 얻어지는 것을 알아내어, 본 발명을 완성시켰다.
즉, 상기 과제를 해결하기 위해 이루어진 발명은, In, Zn 및 Fe를 포함하고, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 20atm％ 이상 89atm％ 이하, Zn의 원자수가 10atm％ 이상 79atm％ 이하, Fe의 원자수가 0.2atm％ 이상 2atm％ 이하인, 산화물 반도체 박막이다.
당해 산화물 반도체 박막은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 높일 수 있다. 또한, 당해 산화물 반도체 박막은, Ga를 포함할 필요가 없으므로, 제조 비용을 저감할 수 있다.
당해 산화물 반도체 박막은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 80atm％ 이하, Zn의 원자수가 18atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 1.8atm％ 이하인 것이 바람직하다. 당해 산화물 반도체 박막은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 더욱 높일 수 있다.
당해 산화물 반도체 박막은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 60atm％ 이하, Zn의 원자수가 39atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 0.9atm％ 이하인 것이 더욱 바람직하다. 당해 산화물 반도체 박막은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 더욱 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 더욱 높일 수 있다.
본 발명은 당해 산화물 반도체 박막을 갖는 박막 트랜지스터를 포함한다. 당해 박막 트랜지스터는, 당해 산화물 반도체 박막을 가지므로, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다.
당해 박막 트랜지스터의 광 조사에 의한 임계값 전압 시프트로서는, 2V 이하가 바람직하다. 상기 임계값 전압 시프트를 상기 하한 이하로 함으로써, 박막 트랜지스터의 성능 안정성을 높일 수 있다.
당해 박막 트랜지스터의 캐리어 이동도로서는, 20㎠/Vs 이상이 바람직하다. 상기 캐리어 이동도를 상기 하한 이상으로 함으로써 고속성이 요구되는 예를 들어 차세대 대형 디스플레이에 적합하게 사용할 수 있다.
상기 과제를 해결하기 위해 이루어진 다른 발명은, 산화물 반도체 박막의 형성에 사용되는 스퍼터링 타깃이며, In, Zn 및 Fe를 포함하고, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 20atm％ 이상 89atm％ 이하, Zn의 원자수가 10atm％ 이상 79atm％ 이하, Fe의 원자수가 0.2atm％ 이상 2atm％ 이하이다.
당해 스퍼터링 타깃은 원자수가 상기 범위 내의 In, Zn 및 Fe를 포함하므로, 당해 스퍼터링 타깃을 사용하여 산화물 반도체 박막을 성막함으로써, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 박막 트랜지스터를 제조할 수 있다.
여기서, 「캐리어 이동도」란, 박막 트랜지스터의 포화 영역에서의 전계 효과 이동도를 나타내며, 「전계 효과 이동도」란, 게이트 전압 Vg[V], 임계값 전압 Vth[V], 드레인 전류 Id[A], 채널 길이 L[m], 채널 폭 W[m], 게이트 절연막의 용량 Cox[F]라 할 때, 박막 트랜지스터의 전류-전압 특성의 포화 영역(Vg>Vd-Vth)에 있어서, 이하의 식 (1)에 나타내는 μFE[㎡/Vs]에 의해 구해지는 값을 가리킨다.
Figure pct00001
또한, 박막 트랜지스터의 「임계값 전압」이란, 트랜지스터의 드레인 전류가 10-9A가 되는 게이트 전압을 가리킨다.
또한, 「광 조사에 의한 임계값 전압 시프트」란, 기판 온도 60℃에서, 박막 트랜지스터의 소스-드레인간에 10V, 게이트-소스간에 -10V의 전압 조건에서, 박막 트랜지스터에 백색 LED를 2시간 조사하였을 때의 조사 전후의 임계값 전압의 차의 절댓값을 가리킨다.
이상 설명한 바와 같이, 당해 산화물 반도체 박막을 사용한 박막 트랜지스터는, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다. 또한, 당해 스퍼터링 타깃을 사용함으로써 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막을 형성할 수 있다.
도 1은 기판 표면에 형성된 본 발명의 일 실시 형태의 박막 트랜지스터를 도시하는 모식적 단면도이다.
이하, 본 발명의 실시 형태를 적절하게 도면을 참조하면서 상세하게 설명한다.
[박막 트랜지스터]
도 1에 도시하는 당해 박막 트랜지스터는, 예를 들어 차세대 대형 디스플레이나 가요성 디스플레이 등의 표시 장치의 제조에 사용할 수 있다. 당해 박막 트랜지스터는, 기판 X의 표면에 형성된 보텀 게이트형 트랜지스터이다. 당해 박막 트랜지스터는, 게이트 전극(1), 게이트 절연막(2), 산화물 반도체 박막(3), ESL(Etch Stop Layer) 보호막(4), 소스 및 드레인 전극(5), 패시베이션 절연막(6), 그리고 도전막(7)을 갖는다.
(기판)
기판 X로서는, 특별히 한정되지 않지만, 예를 들어 표시 장치에 사용되는 기판을 들 수 있다. 이와 같은 기판 X로서는, 유리 기판이나 실리콘 수지 기판 등의 투명 기판을 들 수 있다. 상기 유리 기판에 사용되는 유리로서는, 특별히 한정되지 않으며, 예를 들어 무알칼리 유리, 고왜곡점 유리, 소다 석회 유리 등을 들 수 있다. 또한, 기판 X로서 스테인리스 박막 등의 금속 기판, 폴리에틸렌테레프탈레이트(PET) 필름 등의 수지 기판을 사용할 수도 있다.
기판 X의 평균 두께는, 가공성의 관점에서 0.3㎜ 이상 1.0㎜ 이하가 바람직하다. 또한, 기판 X의 크기 및 형상은, 사용되는 표시 장치 등의 크기나 형상에 따라 적절하게 결정된다.
(게이트 전극)
게이트 전극(1)은, 기판 X의 표면에 형성되어, 도전성을 갖는다. 게이트 전극(1)을 구성하는 박막으로서는, 특별히 한정되지 않지만, Al 합금이나 Al 합금의 표면에 Mo, Cu, Ti 등의 박막이나 합금막을 적층한 것을 사용할 수 있다.
게이트 전극(1)의 형상으로서는, 특별히 한정되지 않지만, 채널 길이 및 채널 폭의 제어성의 관점에서, 당해 박막 트랜지스터의 채널 길이 방향 및 채널 폭 방향을 종횡으로 하는 평면으로 보아 사각 형상이 바람직하다. 게이트 전극(1)의 크기로서는, 당해 박막 트랜지스터의 채널 길이 및 채널 폭을 확보할 수 있는 크기라면 된다. 여기서, 박막 트랜지스터의 채널 길이 방향이란, 당해 박막 트랜지스터의 소스 전극(5a) 및 드레인 전극(5b)의 대향 방향이다. 또한, 당해 박막 트랜지스터의 채널 폭 방향이란, 당해 박막 트랜지스터의 채널 길이 방향에 직교하며, 또한 기판 X의 표면에 평행인 방향이다.
게이트 전극(1)의 평균 두께의 하한으로서는 50㎚가 바람직하고, 170㎚가 보다 바람직하다. 한편, 게이트 전극(1)의 평균 두께의 상한으로서는 500㎚가 바람직하고, 400㎚가 보다 바람직하다. 게이트 전극(1)의 평균 두께가 상기 하한 미만이면, 게이트 전극(1)의 저항이 크기 때문에, 게이트 전극(1)에서의 전력 소비가 증대될 우려나 단선이 발생하기 쉬워질 우려가 있다. 반대로, 게이트 전극(1)의 평균 두께가 상기 상한을 초과하면, 게이트 전극(1)의 표면측에 적층되는 게이트 절연막(2) 등의 평탄화가 곤란해져, 당해 박막 트랜지스터의 특성이 악화될 우려가 있다.
또한, 게이트 절연막(2)의 커버리지를 좋게 하기 위해, 게이트 전극(1)의 두께 방향의 단면은, 기판 X를 향하여 확장되는 테이퍼 형상으로 하면 된다. 게이트 전극(1)을 테이퍼 형상으로 하는 경우의 테이퍼 각도로서는, 30°이상 40°이하가 바람직하다.
(게이트 절연막)
게이트 절연막(2)은, 게이트 전극(1)을 덮도록 기판 X의 표면측에 적층된다. 게이트 절연막(2)을 구성하는 박막으로서는, 특별히 한정되지 않지만, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, Al2O3이나 Y2O3 등의 금속 산화물막 등을 들 수 있다. 또한, 게이트 절연막(2)은, 이들 박막의 단층 구조여도 되고, 2종 이상의 박막을 적층한 다층 구조여도 된다.
게이트 절연막(2)의 형상은 게이트 전극(1)이 피복되는 한 한정되지 않고, 예를 들어 게이트 절연막(2)이 기판 X 전체면을 덮어도 된다.
게이트 절연막(2)의 평균 두께의 하한으로서는 50㎚가 바람직하고, 100㎚가 보다 바람직하다. 또한, 게이트 절연막(2)의 평균 두께의 상한으로서는 300㎚가 바람직하고, 250㎚가 보다 바람직하다. 게이트 절연막(2)의 평균 두께가 상기 하한 미만이면, 게이트 절연막(2)의 내압(耐壓)이 부족하고, 게이트 전압의 인가에 의해 게이트 절연막(2)이 브레이크다운 될 우려가 있다. 반대로, 게이트 절연막(2)의 평균 두께가 상기 상한을 초과하면, 게이트 전극(1)과 당해 산화물 반도체 박막(3)의 사이에 형성되는 커패시터의 용량이 부족하고, 드레인 전류가 불충분해질 우려가 있다. 또한, 게이트 절연막(2)이 다층 구조인 경우, 「게이트 절연막의 평균 두께」란, 그 합계의 평균 두께를 가리킨다.
(산화물 반도체 박막)
당해 산화물 반도체 박막(3)은, 그 자체가 본 발명의 다른 실시 형태이다. 당해 산화물 반도체 박막(3)은, In, Zn 및 Fe를 포함한다. 당해 산화물 반도체 박막(3)은, 금속 원소로서 In, Zn 및 Fe 이외에 불가피적 불순물을 포함한다. 즉, 당해 산화물 반도체 박막(3)은, 실질적으로 In, Zn 및 Fe 이외의 금속 원소를 포함하지 않는다.
In, Zn 및 Fe의 합계 원자수에 대한 In의 원자수의 하한으로서는 20atm％이며, 29atm％가 보다 바람직하고, 34atm％가 더욱 바람직하다. 한편, 상기 In의 원자수의 상한으로서는 89atm％이며, 81atm％가 보다 바람직하고, 80atm％가 더욱 바람직하고, 60atm％가 특히 바람직하다. 상기 In의 원자수가 상기 하한 미만이면, 당해 박막 트랜지스터의 캐리어 이동도가 저하될 우려가 있다. 반대로, 상기 In의 원자수가 상기 상한을 초과하면, 당해 산화물 반도체 박막(3)의 누설 전류가 증대하거나, 임계값 전압이 마이너스측으로 시프트하거나 하기 때문에, 당해 산화물 반도체 박막(3)이 도체화될 우려가 있다.
In, Zn 및 Fe의 합계 원자수에 대한 Zn의 원자수의 하한으로서는 10atm％이며, 18atm％가 보다 바람직하고, 39atm％가 더욱 바람직하다. 한편, 상기 Zn의 원자수의 상한으로서는 79atm％이며, 70atm％가 보다 바람직하고, 65atm％가 더욱 바람직하다. 상기 Zn의 원자수가 상기 하한 미만이면, 다른 금속 원자수가 상대적으로 많아지기 때문에, 도체화될 우려가 있다. 반대로, 상기 Zn의 원자수가 상기 상한을 초과하면, 캐리어 농도가 억제되어, 당해 박막 트랜지스터의 캐리어 이동도가 저하될 우려가 있다.
In, Zn 및 Fe의 합계 원자수에 대한 Fe의 원자수의 하한으로서는 0.2atm％이며, 0.4atm％가 보다 바람직하고, 0.5atm％가 더욱 바람직하다. 한편, 상기 Fe의 원자수의 상한으로서는 2atm％이며, 1.8atm％가 보다 바람직하고, 1atm％가 더욱 바람직하고, 0.9atm％가 특히 바람직하다. 상기 Fe의 원자수가 상기 하한 미만이면, 광 조사에 의한 임계값 전압 시프트가 커질 우려가 있다. 반대로, 상기 Fe의 원자수가 상기 상한을 초과하면, 캐리어 농도가 억제되어, 당해 박막 트랜지스터의 캐리어 이동도가 저하될 우려가 있다.
당해 산화물 반도체 박막(3)은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 81atm％ 이하, Zn의 원자수가 18atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 1.8atm％ 이하인 것이 바람직하다. 당해 산화물 반도체 박막(3)은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막(3)은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막(3)을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 더욱 높일 수 있다.
당해 산화물 반도체 박막(3)은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 80atm％ 이하, Zn의 원자수가 18atm％ 이상 65atm％ 이하, Fe의 원자수가 0.4atm％ 이상 1.8atm％ 이하인 것이 바람직하다. 당해 산화물 반도체 박막(3)은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막(3)은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막(3)을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 더욱 높일 수 있다.
당해 산화물 반도체 박막(3)은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 60atm％ 이하, Zn의 원자수가 39atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 1atm％ 이하인 것이 더욱 바람직하다. 당해 산화물 반도체 박막(3)은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 더욱 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막(3)은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막(3)을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 더욱 높일 수 있다.
당해 산화물 반도체 박막(3)은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 60atm％ 이하, Zn의 원자수가 39atm％ 이상 65atm％ 이하, Fe의 원자수가 0.5atm％ 이상 0.9atm％ 이하인 것이 더욱 바람직하다. 당해 산화물 반도체 박막(3)은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 더욱 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막(3)은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막(3)을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도를 더욱 높일 수 있다.
당해 산화물 반도체 박막(3)의 평면으로 보아 형상으로서는, 특별히 한정되지 않지만, 당해 박막 트랜지스터의 채널 길이 및 채널 폭의 제어성의 관점에서, 게이트 전극(1)과 마찬가지의 형상이 바람직하다. 당해 산화물 반도체 박막(3)의 평면으로 본 크기로서는, 당해 박막 트랜지스터의 채널 길이 및 채널 폭을 확보할 수 있는 크기라면 된다.
또한, 당해 산화물 반도체 박막(3)의 평면으로 본 크기는, 당해 산화물 반도체 박막(3)을 게이트 전극(1)의 바로 위에 확실하게 배치시키기 위해, 게이트 전극(1)의 평면으로 본 크기보다 작은 것이 바람직하다. 당해 산화물 반도체 박막(3)과 게이트 전극(1)의 채널 방향 및 채널 폭 방향의 변의 길이의 차의 하한으로서는 2㎚가 바람직하고, 4㎚가 보다 바람직하다. 한편, 상기 변의 길이의 차의 상한으로서는 10㎚가 바람직하고, 8㎚가 보다 바람직하다. 상기 변의 길이의 차가 상기 하한 미만이면, 패터닝의 어긋남 등에 의해 당해 산화물 반도체 박막(3)의 일부가 게이트 전극(1)의 바로 위에서 어긋나고, 그 결과 당해 산화물 반도체 박막(3)의 평탄성이 악화되어, 당해 박막 트랜지스터의 특성이 악화될 우려가 있다. 반대로, 상기 변의 길이의 차가 상기 상한을 초과하면, 당해 박막 트랜지스터가 불필요하게 커질 우려가 있다.
당해 산화물 반도체 박막(3)의 평균 두께는, 스위칭 소자로서 사용하는 경우에 드레인 전류를 오프 상태로 할 수 있는 조건으로부터 결정할 수 있다. 구체적으로는, 게이트 전압을 인가함으로써 당해 산화물 반도체 박막(3)의 내부가 완전히 공핍화되면 된다. 이것을 위해서는, 절연막의 유전율을 εOX, 반도체의 유전율을 εAOS, 반도체의 페르미준위를 φf[eV], 전자 전하를 q[C]라 할 때, 당해 산화물 반도체 박막(3)의 평균 두께 tch[m]는, 캐리어 농도 NC[m-3]에 대해, 이하에 나타내는 식 (2)의 관계를 만족하면 된다. 하기 식 (2)와 후술하는 캐리어 농도의 관계 및 당해 산화물 반도체 박막(3)을 제조할 때의 막 두께 분포의 제어 정밀도의 관점에서, 당해 산화물 반도체 박막(3)의 평균 두께는, 예를 들어 20㎚ 이상 60㎚ 이하로 할 수 있다.
Figure pct00002
또한, 소스 및 드레인 전극(5)의 커버리지를 양호하게 하기 위해, 당해 산화물 반도체 박막(3)의 두께 방향의 단면은, 기판 X를 향하여 확장되는 테이퍼 형상으로 하면 된다. 당해 산화물 반도체 박막(3)을 테이퍼 형상으로 하는 경우의 테이퍼 각도로서는, 30°이상 40°이하가 바람직하다.
당해 산화물 반도체 박막(3)의 캐리어 농도의 하한으로서는 1×1012㎝-3이 바람직하고, 1×1013㎝-3이 보다 바람직하고, 1×1014㎝-3이 더욱 바람직하다. 한편, 당해 산화물 반도체 박막(3)의 캐리어 농도의 상한으로서는 1×1020㎝-3이 바람직하고, 1×1019㎝-3이 보다 바람직하고, 1×1018㎝-3이 더욱 바람직하다. 당해 산화물 반도체 박막(3)의 캐리어 농도가 상기 하한 미만이면, 당해 박막 트랜지스터의 드레인 전류가 부족할 우려가 있다. 반대로, 당해 산화물 반도체 박막(3)의 캐리어 농도가 상기 상한을 초과하면, 당해 산화물 반도체 박막(3)의 내부를 완전히 공핍화하기가 곤란해지기 때문에, 임계값 전압이 마이너스측으로 시프트해 버려, 스위칭 소자로서 기능하지 못할 우려가 있다.
당해 산화물 반도체 박막(3)의 홀 이동도의 하한으로서는 20㎠/Vs가 바람직하고, 23㎠/Vs가 보다 바람직하고, 30㎠/Vs가 보다 바람직하다. 당해 산화물 반도체 박막(3)의 홀 이동도가 상기 하한 미만이면, 당해 박막 트랜지스터의 스위칭 특성이 저하될 우려가 있다. 한편, 당해 산화물 반도체 박막(3)의 홀 이동도의 상한은, 특별히 한정되지 않지만, 통상 당해 산화물 반도체 박막(3)의 홀 이동도는 100㎠/Vs 이하이다. 「홀 이동도」란, 홀 효과 측정에 의해 얻어지는 캐리어 이동도를 가리킨다.
(ESL 보호막)
ESL 보호막(4)은, 소스 및 드레인 전극(5)을 에칭에 의해 형성할 때 당해 산화물 반도체 박막(3)이 손상을 받아 당해 박막 트랜지스터의 특성이 저하되는 것을 억제하는 보호막이다. ESL 보호막(4)을 구성하는 박막으로서는, 특별히 한정되지 않지만, 실리콘 산화막이 적합하게 사용된다.
ESL 보호막(4)의 평균 두께의 하한으로서는 50㎚가 바람직하고, 80㎚가 보다 바람직하다. 한편, ESL 보호막(4)의 평균 두께의 상한으로서는 250㎚가 바람직하고, 200㎚가 보다 바람직하다. ESL 보호막(4)의 평균 두께가 상기 하한 미만인 경우, ESL 보호막(4)의 당해 산화물 반도체 박막(3)의 보호 효과가 부족할 우려가 있다. 반대로, ESL 보호막(4)의 평균 두께가 상기 상한을 초과하는 경우, 패시베이션 절연막(6)의 평탄화가 곤란해질 우려나, 소스 및 드레인 전극(5)로부터의 배선이 단선되기 쉬워질 우려가 있다.
(소스 및 드레인 전극)
소스 및 드레인 전극(5)은, 게이트 절연막(2) 및 ESL 보호막(4)의 일부를 덮음과 함께, 당해 박막 트랜지스터의 채널 양단에서 당해 산화물 반도체 박막(3)과 전기적으로 접속한다. 이 소스 전극(5a) 및 드레인 전극(5b) 사이에는, 게이트 전극(1) 및 소스 전극(5a)간의 전압 그리고 소스 전극(5a) 및 드레인 전극(5b)간의 전압에 따라, 당해 박막 트랜지스터의 드레인 전류가 흐른다.
소스 및 드레인 전극(5)을 구성하는 박막으로서는, 도전성을 갖는 한 특별히 한정되지 않으며, 예를 들어 게이트 전극(1)과 마찬가지의 박막을 사용할 수 있다.
소스 및 드레인 전극(5)의 평균 두께의 하한으로서는 100㎚가 바람직하고, 150㎚가 보다 바람직하다. 한편, 소스 및 드레인 전극(5)의 평균 두께의 상한으로서는 400㎚가 바람직하고, 300㎚가 보다 바람직하다. 소스 및 드레인 전극(5)의 평균 두께가 상기 하한 미만이면, 소스 및 드레인 전극(5)의 저항이 크기 때문에, 소스 및 드레인 전극(5)에서의 전력 소비가 증대될 우려나 단선이 발생되기 쉬워질 우려가 있다. 반대로, 소스 및 드레인 전극(5)의 평균 두께가 상기 상한을 초과하면, 패시베이션 절연막(6)의 평탄화가 곤란해져, 도전막(7)에 의한 배선이 곤란해질 우려가 있다.
소스 전극(5a) 및 드레인 전극(5b)의 대향 거리, 즉 당해 박막 트랜지스터의 채널 길이의 하한으로서는 5㎛가 바람직하고, 10㎛가 보다 바람직하다. 한편, 당해 박막 트랜지스터의 채널 길이의 상한으로서는 50㎛가 바람직하고, 30㎛가 보다 바람직하다. 당해 박막 트랜지스터의 채널 길이가 상기 하한 미만이면, 정밀도가 높은 가공이 필요해지고, 제조 수율이 저하될 우려가 있다. 반대로, 당해 박막 트랜지스터의 채널 길이가 상기 상한을 초과하면, 당해 박막 트랜지스터의 스위칭 시간이 길어질 우려가 있다.
소스 전극(5a) 및 드레인 전극(5b)의 채널 폭 방향의 길이, 즉 당해 박막 트랜지스터의 채널 폭의 하한으로서는 100㎛가 바람직하고, 150㎛가 보다 바람직하다. 한편, 당해 박막 트랜지스터의 채널 폭의 상한으로서는 300㎛가 바람직하고, 250㎛가 보다 바람직하다. 당해 박막 트랜지스터의 채널 폭이 상기 하한 미만이면, 드레인 전류가 부족할 우려가 있다. 반대로, 당해 박막 트랜지스터의 채널 폭이 상기 상한을 초과하면, 드레인 전류가 과잉이 되어, 당해 박막 트랜지스터의 소비 전력이 불필요하게 증대될 우려가 있다.
(패시베이션 절연막)
패시베이션 절연막(6)은, 게이트 전극(1), 게이트 절연막(2), 당해 산화물 반도체 박막(3), ESL 보호막(4), 소스 전극(5a) 및 드레인 전극(5b)을 덮고, 당해 박막 트랜지스터의 특성이 열화되는 것을 방지한다. 패시베이션 절연막(6)을 구성하는 박막으로서는, 특별히 한정되지 않지만, 수소의 함유량에 의해 비교적 시트 저항의 제어가 용이한 실리콘 질화막이 적합하게 사용된다. 또한, 시트 저항의 제어성을 더욱 높이기 위해 패시베이션 절연막(6)은, 예를 들어 실리콘 산화막과 실리콘 질화막의 2층 구조로 해도 된다.
패시베이션 절연막(6)의 평균 두께의 하한으로서는 100㎚가 바람직하고, 250㎚가 보다 바람직하다. 한편, 패시베이션 절연막(6)의 평균 두께의 상한으로서는 500㎚가 바람직하고, 300㎚가 보다 바람직하다. 패시베이션 절연막(6)의 평균 두께가 상기 하한 미만이면, 당해 박막 트랜지스터의 특성 열화 방지 효과가 부족할 우려가 있다. 반대로, 패시베이션 절연막(6)의 평균 두께가 상기 상한을 초과하면, 패시베이션 절연막(6)이 불필요하게 두꺼워져, 당해 박막 트랜지스터의 제조 비용의 상승이나 생산 효율의 저하가 발생될 우려가 있다. 또한, 패시베이션 절연막(6)이 다층 구조인 경우, 「패시베이션 절연막의 평균 두께」란, 그 합계의 평균 두께를 가리킨다.
또한, 패시베이션 절연막(6)에는, 드레인 전극(5b)과 전기적으로 접속할 수 있도록 콘택트 홀(8)이 뚫려 있다. 콘택트 홀(8)의 평면으로 보아 형상 및 크기는 드레인 전극(5b)과의 전기적인 접속이 확보되는 한 특별히 한정되지 않지만, 예를 들어 평면으로 보아 한 변 10㎛ 이상 30㎛ 이하의 사각형으로 할 수 있다.
(도전막)
도전막(7)은, 패시베이션 절연막(6)에 뚫린 콘택트 홀(8)을 통하여 드레인 전극(5b)에 접속된다. 이 도전막(7)에 의해 당해 박막 트랜지스터로부터 드레인 전류를 취득하는 배선이 구성된다.
도전막(7)으로서는, 특별히 한정되지 않고 게이트 전극(1)과 마찬가지의 박막을 사용할 수 있다. 그 중에서도 디스플레이에 대한 응용에 적합한 투명 도전막이 바람직하다. 이와 같은 투명 도전막으로서는 ITO막, ZnO막 등을 들 수 있다.
도전막(7)이 드레인 전극(5b)과 접속하는 위치로서는, 드레인 전극(5b)이 게이트 절연막(2)과 접하는 위치이며, 게이트 전극(1)의 바로 위가 아닌 위치가 바람직하다. 도전막(7)을 이러한 위치에서 드레인 전극(5b)과 접속함으로써, 도전막(7)과 드레인 전극(5b)의 접속 부분의 평탄성이 높아지기 때문에, 접촉 저항의 증대를 억제할 수 있다.
도전막(7)의 평균 배선폭의 하한으로서는 5㎛가 바람직하고, 10㎛가 보다 바람직하다. 한편, 도전막(7)의 평균 배선폭의 상한으로서는 50㎛가 바람직하고, 30㎛가 보다 바람직하다. 도전막(7)의 평균 배선폭이 상기 하한 미만이면, 도전막(7)에 의한 배선이 고저항이 되어, 도전막(7)에 의한 배선에서의 소비 전력이나 전압 강하가 증대할 우려가 있다. 반대로, 도전막(7)의 평균 배선폭이 상기 상한을 초과하면, 당해 박막 트랜지스터의 집적도가 저하될 우려가 있다. 여기서, 「도전막의 평균 배선폭」이란, 도전막(7) 중 패시베이션 절연막(6)의 표면에 배치되고, 당해 박막 트랜지스터로부터 드레인 전류를 취득하는 배선 부분의 평균 폭을 의미한다.
도전막(7)의 평균 두께의 하한으로서는 50㎚가 바람직하고, 80㎚가 보다 바람직하다. 한편, 도전막(7)의 평균 두께의 상한으로서는 200㎚가 바람직하고, 150㎚가 보다 바람직하다. 도전막(7)의 평균 두께가 상기 하한 미만이면, 도전막(7)에 의한 배선이 고저항이 되어, 도전막(7)에 의한 배선에서의 소비 전력이나 전압 강하가 증대할 우려가 있다. 반대로, 도전막(7)의 평균 두께가 상기 상한을 초과하면, 도전막(7)에 의한 배선의 평균 배선폭에 대해 도전막(7)의 평균 두께가 너무 커지기 때문에, 배선이 기울기 쉽고, 배선 자신의 단선이나 인접하는 배선과의 단락이 발생되기 쉬워질 우려가 있다. 여기서, 「도전막의 평균 두께」란, 도전막(7) 중 패시베이션 절연막(6)의 표면에 배치되고, 당해 박막 트랜지스터로부터 드레인 전류를 취득하는 배선 부분의 평균 두께를 의미한다.
(박막 트랜지스터의 특성)
당해 박막 트랜지스터의 캐리어 이동도(전자 이동도)의 하한으로서는 20㎠/Vs가 바람직하고, 23㎠/Vs가 보다 바람직하고, 30㎠/Vs가 더욱 바람직하다. 당해 박막 트랜지스터의 캐리어 이동도가 상기 하한 미만이면, 당해 박막 트랜지스터의 스위칭 특성이 저하될 우려가 있다. 한편, 당해 박막 트랜지스터의 캐리어 이동도의 상한으로서는 특별히 한정되지 않지만, 통상 당해 박막 트랜지스터의 캐리어 이동도는 100㎠/Vs 이하이다.
당해 박막 트랜지스터의 임계값 전압의 하한으로서는 -1V가 바람직하고, 0V가 보다 바람직하다. 한편, 당해 박막 트랜지스터의 임계값 전압의 상한으로서는 3V가 바람직하고, 2V가 보다 바람직하다. 당해 박막 트랜지스터의 임계값 전압이 상기 하한 미만이면, 게이트 전극(1)에 전압을 인가하지 않는 스위칭 소자로서의 오프 상태에 있어서의 누설 전류가 커져, 당해 박막 트랜지스터의 대기 전력이 너무 커질 우려가 있다. 반대로, 당해 박막 트랜지스터의 임계값 전압이 상기 상한을 초과하면, 게이트 전극(1)에 전압을 인가한 스위칭 소자로서의 온 상태에 있어서의 드레인 전류가 부족할 우려가 있다.
당해 박막 트랜지스터의 광 조사에 의한 임계값 전압 시프트의 상한으로서는 2V가 바람직하고, 1.5V가 보다 바람직하고, 1V가 더욱 바람직하다. 상기 임계값 전압 시프트가 상기 상한을 초과하면, 당해 박막 트랜지스터를 표시 장치에 사용한 경우, 당해 박막 트랜지스터의 성능이 안정되지 않고, 필요한 스위칭 특성을 얻지 못할 우려가 있다. 상기 임계값 전압 시프트의 하한으로서는 0V, 즉 상기 임계값 전압 시프트가 발생하지 않는 것이 바람직하다.
당해 박막 트랜지스터의 S값(Subthreshold Swing값)의 상한으로서는 0.7V가 바람직하고, 0.5V가 보다 바람직하다. 당해 박막 트랜지스터의 S값이 상기 상한을 초과하는 경우, 당해 박막 트랜지스터의 스위칭에 시간을 요할 우려가 있다. 한편, 당해 박막 트랜지스터의 S값의 하한으로서는 특별히 한정되지 않지만, 통상 당해 박막 트랜지스터의 S값은 0.2V 이상이다. 여기서, 박막 트랜지스터의 「S값」이란, 드레인 전류를 1자리 상승시키는 데 필요한 게이트 전압의 변화량의 최솟값을 가리킨다.
[박막 트랜지스터의 제조 방법]
당해 박막 트랜지스터는, 예를 들어 게이트 전극 성막 공정, 게이트 절연막 성막 공정, 산화물 반도체 박막 성막 공정, ESL 보호막 성막 공정, 소스 및 드레인 전극 성막 공정, 패시베이션 절연막 성막 공정, 도전막 성막 공정 및 포스트 어닐링 처리 공정을 구비하는 제조 방법에 의해 제조할 수 있다.
<게이트 전극 성막 공정>
게이트 전극 성막 공정에서는, 기판 X의 표면에 게이트 전극(1)을 성막한다.
구체적으로는, 먼저 기판 X의 표면에 공지의 방법, 예를 들어 스퍼터링법에 의해 도전막을 원하는 막 두께가 되도록 적층한다. 스퍼터링법에 의해 도전막을 적층할 때의 조건으로서는, 특별히 한정되지 않지만, 예를 들어 기판 온도 20℃ 이상 50℃ 이하, 성막 파워 밀도 3W/㎠ 이상 4W/㎠ 이하, 압력 0.1Pa 이상 0.4Pa 이하, 캐리어 가스 Ar의 조건으로 할 수 있다.
다음에, 이 도전막을 패터닝함으로써, 게이트 전극(1)을 형성한다. 패터닝의 방법으로는, 특별히 한정되지 않지만, 예를 들어 포토리소그래피를 행한 후에, 습식 에칭을 행하는 방법을 사용할 수 있다. 이 때, 게이트 절연막(2)의 커버리지가 양호해지도록, 게이트 전극(1)의 단면을 기판 X를 향하여 확장하는 테이퍼 형상으로 에칭하면 된다.
<게이트 절연막 성막 공정>
게이트 절연막 성막 공정에서는, 게이트 전극(1)을 덮도록 기판 X의 표면측에 게이트 절연막(2)을 성막한다.
구체적으로는, 먼저 기판 X의 표면측에 공지의 방법, 예를 들어 각종 CVD법에 의해 절연막을 원하는 막 두께가 되도록 적층한다. 예를 들어 플라스마 CVD법에 의해 실리콘 산화막을 적층하는 경우라면, 기판 온도 300℃ 이상 400℃ 이하, 성막 파워 밀도 0.7W/㎠ 이상 1.3W/㎠ 이하, 압력 100Pa 이상 300Pa 이하의 조건으로 하고, 원료 가스로서 N2O와 SiH4의 혼합 가스를 사용하여 행할 수 있다.
<산화물 반도체 박막 성막 공정>
산화물 반도체 박막 성막 공정에서는, 게이트 절연막(2)의 표면에서, 또한 게이트 전극(1)의 바로 위에 당해 산화물 반도체 박막(3)을 성막한다. 구체적으로는, 기판 X의 표면에 산화물 반도체층을 적층한 후, 이 산화물 반도체층을 패터닝함으로써, 당해 산화물 반도체 박막(3)을 형성한다.
(산화물 반도체층의 적층)
구체적으로는, 먼저 예를 들어 공지의 스퍼터링 장치를 사용하여, 스퍼터링법에 의해 기판 X의 표면에 산화물 반도체층을 적층한다. 스퍼터링법을 사용함으로써 그 성분이나 막 두께의 면내 균일성이 우수한 산화물 반도체층을 용이하게 형성할 수 있다.
스퍼터링법에 사용되는 스퍼터링 타깃은, 그 자체가 본 발명의 다른 실시 형태이다. 즉, 상기 스퍼터링 타깃은, 당해 산화물 반도체 박막(3)의 형성에 사용되는 스퍼터링 타깃이며, In, Zn 및 Fe를 포함한다. 당해 스퍼터링 타깃으로서는, 구체적으로는 In, Zn 및 Fe를 포함하는 산화물 타깃(IZFO 타깃)을 들 수 있다.
당해 스퍼터링 타깃의 In, Zn 및 Fe의 합계 원자수에 대한 In의 원자수의 하한으로서는 20atm％이며, 29atm％가 보다 바람직하고, 34atm％가 더욱 바람직하다. 한편, 상기 In의 원자수의 상한으로서는 89atm％이며, 81atm％가 보다 바람직하고, 80atm％가 더욱 바람직하고, 60atm％가 특히 바람직하다. 또한, In, Zn 및 Fe의 합계 원자수에 대한 Zn의 원자수의 하한으로서는 10atm％이며, 18atm％가 보다 바람직하고, 39atm％가 더욱 바람직하다. 한편, 상기 Zn의 원자수의 상한으로서는 79atm％이며, 70atm％가 보다 바람직하고, 65atm％가 더욱 바람직하다. 또한, In, Zn 및 Fe의 합계 원자수에 대한 Fe의 원자수의 하한으로서는 0.2atm％이며, 0.4atm％가 보다 바람직하고, 0.5atm％가 더욱 바람직하다. 한편, 상기 Fe의 원자수의 상한으로서는 2atm％이며, 1.8atm％가 보다 바람직하고, 1atm％가 더욱 바람직하고, 0.9atm％가 특히 바람직하다. 당해 스퍼터링 타깃을 사용하여 당해 산화물 반도체 박막(3)을 성막함으로써, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 당해 박막 트랜지스터를 제조할 수 있다.
당해 스퍼터링 타깃은, 원하는 산화물 반도체층과 동일한 조성으로 하는 것이 바람직하다. 이와 같이 당해 스퍼터링 타깃의 조성을 원하는 산화물 반도체층과 동일하게 함으로써, 형성될 산화물 반도체층의 조성 어긋남을 억제할 수 있으므로, 원하는 조성을 갖는 산화물 반도체층을 얻기 쉽다.
당해 스퍼터링 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
또한, 산화물 반도체층을 적층하기 위한 스퍼터링 타깃은, 상술한 In, Zn 및 Fe를 포함하는 타깃에 한정되는 것은 아니고, 조성이 다른 복수의 타깃을 사용해도 된다. 이 경우, 상기 복수의 타깃은 전체적으로 In, Zn 및 Fe를 포함하도록 구성된다. 또한, 각 타깃은 In, Zn 및 Fe 중 복수의 원소를 포함해도 된다. 상기 복수의 타깃은, In, Zn 및 Fe 중 하나 또는 복수의 원소를 포함하는 산화물 타깃으로 할 수도 있다. 상기 복수의 타깃에 대해서도, 예를 들어 분말 소결법에 의해 제조할 수 있다. 상기 복수의 타깃을 사용하는 경우, 스퍼터링법으로서는, 상기 복수의 타깃을 동시 방전하는 코스퍼터법(Co-sputter법)을 사용할 수 있다.
스퍼터링법에 의해 산화물 반도체층을 적층할 때의 조건으로서는, 특별히 한정되지 않지만, 예를 들어 기판 온도 20℃ 이상 50℃ 이하, 성막 파워 밀도 2W/㎠ 이상 3W/㎠ 이하, 압력 0.1Pa 이상 0.3Pa 이하, 캐리어 가스 Ar의 조건으로 할 수 있다. 또한, 산소원으로서, 분위기 중에 산소를 함유시키면 된다. 분위기 중의 산소 함유량으로서는, 3체적％ 이상 5체적％ 이하로 할 수 있다.
또한, 산화물 반도체층의 적층하는 방법은, 스퍼터링법에 한정되는 것이 아니라, 도포법 등의 화학적 성막법을 사용해도 된다.
(패터닝)
다음에, 이 산화물 반도체층을 패터닝함으로써, 당해 산화물 반도체 박막(3)을 형성한다. 산화물 반도체 박층의 패터닝 방법으로는, 특별히 한정되지 않지만, 예를 들어 포토리소그래피를 행한 후에, 습식 에칭을 행하는 방법을 사용할 수 있다.
또한, 패터닝 후에 프리어닐링 처리를 행하여 당해 산화물 반도체 박막(3)의 트랩 준위의 밀도를 저감해도 된다. 이 때문에 제조되는 박막 트랜지스터의 광 조사에 의한 임계값 전압 시프트를 저감할 수 있다.
프리어닐링 처리의 온도 하한으로서는 300℃가 바람직하고, 350℃가 보다 바람직하다. 한편, 프리어닐링 처리의 온도 상한으로서는 450℃가 바람직하고, 400℃가 보다 바람직하다. 프리어닐링 처리의 온도가 상기 하한 미만인 경우, 당해 박막 트랜지스터의 전기적인 특성 향상 효과가 불충분해질 우려가 있다. 반대로, 프리어닐링 처리의 온도가 상기 상한을 초과하는 경우, 당해 산화물 반도체 박막(3)이 열에 의한 손상을 받을 우려가 있다.
프리어닐링 처리의 압력 및 시간의 조건은 특별히 한정되지 않지만, 예를 들어 대기압(0.9 기압 이상 1.1기압 이하)의 N2 분위기 중에서, 10분 이상 60분 이하의 시간의 조건을 사용할 수 있다.
<ESL 보호막 성막 공정>
ESL 보호막 성막 공정에서는, 당해 산화물 반도체 박막(3)의 표면에서 소스 및 드레인 전극(5)이 형성되지 않는 부분에 ESL 보호막(4)을 성막한다.
구체적으로는, 먼저 기판 X의 표면측에 공지의 방법, 예를 들어 각종 CVD법에 의해 절연막을 원하는 막 두께가 되도록 적층한다. 예를 들어 플라스마 CVD법에 의해 실리콘 산화막을 적층하는 경우라면, 기판 온도 100℃ 이상 300℃ 이하, 성막 파워 밀도 0.2W/㎠ 이상 0.5W/㎠ 이하, 압력 100Pa 이상 300Pa 이하의 조건으로 하고, 원료 가스로서 N2O와 SiH4의 혼합 가스를 사용하여 행할 수 있다.
<소스 및 드레인 전극 성막 공정>
소스 및 드레인 전극 성막 공정에서는, 당해 박막 트랜지스터의 채널 양단에서 당해 산화물 반도체 박막(3)과 전기적으로 접속하는 소스 전극(5a) 및 드레인 전극(5b)을 성막한다.
구체적으로는, 먼저 기판 X의 표면에 공지의 방법, 예를 들어 스퍼터링법에 의해 도전막을 원하는 막 두께가 되게 적층한다. 스퍼터링법에 의해 도전막을 적층할 때의 조건으로서는, 특별히 한정되지 않지만, 예를 들어 기판 온도 20℃ 이상 50℃ 이하, 성막 파워 밀도 3W/㎠ 이상 4W/㎠ 이하, 압력 0.1Pa 이상 0.4Pa 이하, 캐리어 가스 Ar의 조건으로 할 수 있다.
다음에, 이 도전막을 패터닝함으로써, 소스 전극(5a) 및 드레인 전극(5b)을 형성한다. 패터닝의 방법으로는, 특별히 한정되지 않지만, 예를 들어 포토리소그래피를 행한 후에, 습식 에칭을 행하는 방법을 사용할 수 있다.
<패시베이션 절연막 성막 공정>
패시베이션 절연막 성막 공정에서는, 당해 박막 트랜지스터를 덮는 패시베이션 절연막(6)을 성막한다.
구체적으로는, 기판 X의 표면측에 공지의 방법, 예를 들어 각종 CVD법에 의해 절연막을 원하는 막 두께가 되도록 적층한다. 예를 들어 플라스마 CVD법에 의해 실리콘 질화막을 적층하는 경우의 조건으로서는, 기판 온도 100℃ 이상 200℃ 이하, 성막 파워 밀도 0.2W/㎠ 이상 0.5W/㎠ 이하, 압력 100Pa 이상 300Pa 이하의 조건으로 하고, 원료 가스로서 NH3과 SiH4의 혼합 가스를 사용하여 행할 수 있다.
<도전막 성막 공정>
도전막 성막 공정에서는, 콘택트 홀(8)을 통하여 드레인 전극(5b)에 전기적으로 접속하는 도전막(7)을 성막한다.
구체적으로는, 먼저 공지의 방법, 예를 들어 포토리소그래피에 의해 드레인 전극(5b)과의 콘택트 부분의 패터닝을 행한 후에 건식 에칭을 행하는 방법에 의해 콘택트 홀(8)을 형성한다. 다음으로 공지의 방법, 예를 들어 스퍼터링법에 의해 콘택트 홀(8)을 통하여 드레인 전극(5b)에 전기적으로 접속하는 도전막(7)을 성막한다. 스퍼터링법에 의해 도전막(7)을 적층할 때의 조건으로서는, 특별히 한정되지 않지만, 예를 들어 기판 온도 20℃ 이상 50℃ 이하, 성막 파워 밀도 3W/㎠ 이상 4W/㎠ 이하, 압력 0.1Pa 이상 0.4Pa 이하, 캐리어 가스 Ar의 조건으로 할 수 있다.
<포스트 어닐링 처리 공정>
포스트 어닐링 처리 공정은, 최종의 열처리를 행하는 공정이다. 이 열처리에 의해 당해 산화물 반도체 박막(3)과 게이트 절연막(2)의 계면이나, 당해 산화물 반도체 박막(3)과 ESL 보호막(4)의 계면에 형성된 트랩 준위의 밀도를 저감할 수 있다. 이 때문에 당해 박막 트랜지스터의 광 조사에 의한 임계값 전압 시프트를 저감할 수 있다.
포스트 어닐링 처리의 온도 하한으로서는 200℃가 바람직하고, 250℃가 보다 바람직하다. 한편, 포스트 어닐링 처리의 온도 상한으로서는 400℃가 바람직하고, 350℃가 보다 바람직하다. 포스트 어닐링 처리의 온도가 상기 하한 미만이면, 당해 박막 트랜지스터의 전기적인 특성 향상 효과가 불충분해질 우려가 있다. 반대로, 포스트 어닐링 처리의 온도가 상기 상한을 초과하면, 당해 박막 트랜지스터가 열에 의한 손상을 받을 우려가 있다.
포스트 어닐링 처리의 압력 및 시간의 조건은 특별히 한정되지 않지만, 예를 들어 대기압(0.9 기압 이상 1.1기압 이하)에서, 10분 이상 60분 이하의 시간의 조건을 사용할 수 있다. 또한, 포스트 어닐링 처리가 분위기로서는, 대기 분위기 하에서 행해도 되지만, 질소 등의 불활성 가스의 분위기 하에서 행하는 것이 바람직하다. 이와 같이 불활성 가스의 분위기 하에서 행함으로써, 포스트 어닐링 처리 중에 분위기 중에 포함되는 분자 등의 당해 박막 트랜지스터에 대한 결합에 의한 당해 박막 트랜지스터의 품질의 변동을 억제할 수 있다.
[이점]
당해 산화물 반도체 박막(3)은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수를 20atm％ 이상 89atm％ 이하, Zn의 원자수를 10atm％ 이상 79atm％ 이하로 하고, Fe의 원자수를 0.2atm％ 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막(3)은, Fe의 원자수를 2atm％ 이하로 하므로, 당해 산화물 반도체 박막(3)을 사용하여 박막 트랜지스터를 형성하였을 때의 캐리어 이동도가 높다. 또한, 당해 산화물 반도체 박막(3)은, Ga를 포함할 필요가 없으므로, 제조 비용을 저감할 수 있다.
따라서, 당해 산화물 반도체 박막(3)을 사용한 당해 박막 트랜지스터는, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다.
[그밖의 실시 형태]
본 발명의 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃은, 상기 실시 형태에 한정되는 것은 아니다.
상기 실시 형태에서는, 박막 트랜지스터로서 보텀 게이트형 트랜지스터의 경우를 설명하였지만, 톱 게이트형 트랜지스터여도 된다.
상기 실시 형태에서는, 박막 트랜지스터가 ESL 보호막을 갖는 경우를 설명하였지만, ESL 보호막은 필수의 구성 요건은 아니다. 예를 들어 마스크 증착이나 리프트오프에 의해 소스 및 드레인 전극을 성막하는 경우에는, 산화물 반도체 박막이 손상을 받기 어렵기 때문에, ESL 보호막을 생략할 수 있다.
또한, 상기 실시 형태에서는, 산화물 반도체 박막이 실질적으로 In, Zn 및 Fe 이외의 금속 원소를 포함하지 않는 경우를 설명하였지만, 다른 금속 원소를 포함하고 있어도 된다. 예를 들어 이와 같은 금속 원소로서는, Sn 등을 들 수 있다.
실시예
이하, 실시예에 기초하여 본 발명을 상세히 설명하지만, 이 실시예의 기재에 기초하여 본 발명이 한정적으로 해석되는 것은 아니다.
[실시예 1]
유리 기판(코닝사제의 「EagleXG」, 직경 6인치, 두께 0.7㎜)을 준비하고, 먼저 이 유리 기판의 표면에 Mo 박막을 평균 두께가 100㎚가 되도록 성막하였다. 성막 조건은 기판 온도 25℃(실온), 성막 파워 밀도 3.8W/㎠, 압력 0.266Pa 및 캐리어 가스 Ar로 하였다. Mo 박막을 성막 후, 패터닝에 의해 게이트 전극을 형성하였다.
다음에, 게이트 절연막으로서, 평균 두께 250㎚의 실리콘 산화막을 CVD법에 의해 상기 게이트 전극을 덮도록 성막하였다. 원료 가스로서는, N2O와 SiH4의 혼합 가스를 사용하였다. 성막 조건은 기판 온도 320℃, 성막 파워 밀도 0.96W/㎠ 및 압력 133Pa로 하였다.
다음에, 유리 기판의 표면측에 산화물 반도체층으로서, 평균 두께 40㎚의 실질적으로 In, Zn 및 Fe만을 포함하는 산화물 반도체층을 스퍼터링법에 의해 형성하였다.
스퍼터링법에는, 종래부터 최적의 조성비를 조사하는 방법으로서 확립되어 있는 방법을 사용하였다. 구체적으로는, In2O3, ZnO 및 Fe 칩을 장착한 In2O3의 3개의 타깃을 상기 유리 기판의 주위의 다른 위치에 배치하고, 정지하고 있는 상기 유리 기판에 대해 스퍼터링을 행함으로써, 산화물 반도체층을 성막하였다. 이와 같은 방법에 의하면, 구성 원소가 다른 3개의 타깃을 유리 기판의 주위의 다른 위치에 배치하고 있으므로, 유리 기판 상의 위치에 따라 각 타깃으로부터의 거리가 다르다. 스퍼터링 타깃으로부터 멀어짐에 따라서 그 타깃으로부터 공급되는 원소가 감소하기 때문에, 예를 들어 ZnO 타깃에 가깝고, In2O3 타깃으로부터 먼 위치에서는 In에 대해 Zn이 많아지고, 반대로 In2O3 타깃에 가깝고, ZnO 타깃으로부터 먼 위치에서는 Zn에 대해 In이 많아진다. 즉, 유리 기판 상의 위치에 따라 조성비가 다른 산화물 반도체층을 얻을 수 있다.
스퍼터링 장치(가부시키가이샤 알박제의 「CS200」)를 사용하여, 성막 조건은 기판 온도 25℃(실온), 성막 파워 밀도 2.55W/㎠, 압력 0.133Pa 및 캐리어 가스 Ar로 하였다. 또한, 분위기의 산소 함유량은 4체적％로 하였다.
얻어진 산화물 반도체층을 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하고, 유리 기판 상의 위치에 따라 조성이 다른 산화물 반도체 박막을 형성하였다. 또한, 웨트 에천트에는, 간토 가가쿠 가부시키가이샤제의 「ITO-07N」을 사용하였다.
여기서, 이 산화물 반도체 박막의 막질 개선을 위해 프리어닐링 처리를 행하였다. 또한, 프리어닐링 처리의 조건은, 대기 분위기(대기압)에서 350℃의 환경 하 60분간으로 하였다.
다음에, 유리 기판의 표면측에 실리콘 산화막을 CVD법에 의해 평균 두께가 100㎚가 되도록 성막하였다. 원료 가스로서는, N2O와 SiH4의 혼합 가스를 사용하였다. 성막 조건은 기판 온도 230℃, 성막 파워 밀도 0.32W/㎠ 및 압력 133Pa로 하였다. 실리콘 산화막을 성막 후, 패터닝에 의해 ESL 보호막을 형성하였다.
다음에, 유리 기판의 표면측에 Mo 박막을 평균 두께가 200㎚가 되도록 성막하였다. 성막 조건은 기판 온도 25℃(실온), 성막 파워 밀도 3.8W/㎠, 압력 0.266Pa 및 캐리어 가스 Ar로 하였다. Mo 박막을 성막 후, 패터닝에 의해, 소스 전극 및 드레인 전극을 형성하였다.
다음에, 유리 기판의 표면측에 실리콘 산화막(평균 두께 100㎚)과 실리콘 질화막(평균 두께 150㎚)의 2층 구조의 패시베이션 절연막을 CVD법에 의해 형성하였다. 원료 가스로서는, 실리콘 산화막의 형성에는 N2O와 SiH4의 혼합 가스를 사용하고, 실리콘 질화막의 형성에는, NH3과 SiH4의 혼합 가스를 사용하였다. 성막 조건은 기판 온도 150℃, 성막 파워 밀도 0.32W/㎠ 및 압력 133Pa로 하였다.
다음에, 포토리소그래피 및 건식 에칭에 의해 콘택트 홀을 형성하고, 드레인 전극에 전기적으로 접속하기 위한 패드를 마련하였다. 이 패드에 프로브를 닿게 함으로써 박막 트랜지스터의 전기적인 측정을 행할 수 있다.
마지막으로, 포스트 어닐링 처리를 행하였다. 또한, 포스트 어닐링 처리의 조건은, 대기압의 N2 분위기로 250℃의 환경 하 30분간으로 하였다.
이와 같이 하여 실시예 1의 박막 트랜지스터를 얻었다. 또한, 이 박막 트랜지스터의 채널 길이는 20㎛, 채널 폭은 200㎛로 하였다. 또한, 실시예 1의 박막 트랜지스터에서의 산화물 반도체 박막의 조성은 표 1에 나타내는 바와 같았다.
[실시예 2 내지 15, 비교예 1 내지 7]
사용하는 스퍼터링 타깃의 In, Zn 및 Fe의 합계 원자수에 대한 In, Zn 및 Fe의 원자수, 즉 형성될 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대한 In, Zn 및 Fe의 원자수, 그리고 프리어닐링 및 포스트 어닐링의 온도를 표 1과 같이 변화시킨 것 이외에는, 실시예 1과 마찬가지로 하여, 실시예 2 내지 15 및 비교예 1 내지 7의 박막 트랜지스터를 얻었다.
[측정 방법]
실시예 1 내지 15 및 비교예 1 내지 7의 박막 트랜지스터에 대해, 캐리어 이동도, 임계값 전압, 임계값 전압 시프트 및 S값의 측정을 행하였다.
이들 측정 중, 캐리어 이동도, 임계값 전압 및 S값의 측정은, 모두 트랜지스터의 박막 트랜지스터의 정특성(Id-Vg 특성)으로부터 산출하였다. 상기 정특성의 측정은, 반도체 파라미터 애널라이저(Agilent Technologies사제의 「HP4156C」)를 사용하여 행하였다. 측정 조건으로서는, 소스 전압을 0V, 드레인 전압을 10V로 고정하고, 게이트 전압을 -30V부터 30V까지 0.25V 간격으로 변화시키는 조건으로 하였다. 또한, 측정은 실온(25℃)에서 행하였다. 이하에 측정 방법을 기재한다.
<캐리어 이동도>
캐리어 이동도는, 상기 정특성의 포화 영역에서의 전계 효과 이동도 μFE[㎡/Vs]로 하였다. 이 전계 효과 이동도 μFE[㎡/Vs]는, 게이트 전압 Vg[V], 임계값 전압 Vth[V], 드레인 전류 Id[A], 채널 길이 L[m], 채널 폭 W[m], 게이트 절연막의 용량 Cox[F]라 할 때, 상기 정특성의 포화 영역(Vg>Vd-Vth)에 있어서, 이하의 식 (3)에 나타내는 μFE[㎡/Vs]에 의해 산출하였다. 결과를 표 1에 나타낸다.
Figure pct00003
<임계값 전압>
임계값 전압은, 트랜지스터의 드레인 전류가 10-9A가 되는 게이트 전압을 상기 박막 트랜지스터의 정특성으로부터 산출한 값으로 하였다. 결과를 표 1에 나타낸다.
<S값>
S값은, 상기 정특성으로부터 드레인 전류를 1자리 상승시키는 데 필요한 게이트 전압의 변화량을 산출하고, 그 최솟값으로 하였다. 결과를 표 1에 나타낸다.
<임계값 전압 시프트>
임계값 전압 시프트는, 기판 온도 60℃에서, 박막 트랜지스터의 소스 전압을 0V, 드레인 전압을 10V, 게이트 전압을 -10V에 고정하고, 박막 트랜지스터에 백색 LED(PHILIPS사제의 「LXHL-PW01」)를 2시간 조사하고, 조사 전후의 임계값 전압의 차의 절댓값으로서 산출하였다. 이 수치가 작을수록 광 스트레스 내성이 높다고 할 수 있다. 결과를 표 1에 나타낸다.
[판정]
상술한 측정 결과를 바탕으로, 이하의 판정 기준으로 총합 판정을 행하였다. 결과를 표 1에 나타낸다.
A: 캐리어 이동도가 20㎡/Vs 이상, 또한 임계값 전압 시프트가 2V 이하이고, 차세대 대형 디스플레이나 가요성 디스플레이에 적합하다.
B: 캐리어 이동도가 20㎡/Vs 이상, 또한 임계값 전압 시프트가 2V 초과 4V 이하이고, 차세대 대형 디스플레이나 가요성 디스플레이에 사용할 수 있다.
C: 캐리어 이동도가 20㎡/Vs 미만, 또는 임계값 전압 시프트가 4V 초과이며, 차세대 대형 디스플레이나 가요성 디스플레이에 사용할 수 없다.
Figure pct00004
표 1에서, 캐리어 이동도의 「도체화」는, 박막 트랜지스터가 도체화되고, MOS 특성을 나타내지 않음을 의미한다. 또한, 임계값 전압, 임계값 전압 시프트 및 S값의 「-」은, 박막 트랜지스터의 도체화에 의해 측정하지 못하였음을 의미한다.
표 1로부터, 실시예 1 내지 15의 박막 트랜지스터는, 캐리어 이동도가 높고, 임계값 전압 시프트가 작다. 이에 반하여, 비교예 1 내지 4의 박막 트랜지스터는, 산화물 반도체 박막이 Fe를 포함하지 않는 것이 원인으로, 임계값 전압 시프트가 커져 있다고 생각되고, 광 스트레스 내성이 저하된다. 또한, 비교예 5 내지 6의 박막 트랜지스터는, 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대한 Fe의 원자수가 2atm％를 초과하는 것이 원인으로, 캐리어 이동도가 낮아져 있다고 생각되고, 스위칭 동작이 저하된다. 또한, 비교예 7의 박막 트랜지스터는, 산화물 반도체 박막이 Fe를 포함하지 않으며, 또한 In, Zn 및 Fe의 합계 원자수에 대한 In의 원자수가 많은 것이 원인으로, 도체화되었다고 생각된다.
이상으로부터, 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 20atm％ 이상 89atm％ 이하, Zn의 원자수가 10atm％ 이상 79atm％ 이하의 범위에서, Fe의 원자수를 0.2atm％ 이상 2atm％ 이하로 함으로써, 캐리어 이동도 및 광 스트레스 내성을 높일 수 있다는 것을 알 수 있다.
In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 34atm％ 이상 80atm％ 이하, Zn의 원자수가 18atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 1.8atm％ 이하인, 산화물 반도체 박막을 갖는 실시예 1 내지 6 및 실시예 8 내지 15를 보면, 어느 실시예에 있어서도 캐리어 이동도가 23㎠/Vs 이상이다. 한편, 산화물 반도체 박막의 원자수가 상술한 원자수의 범위에 속하지 않는 실시예 7에서는, 캐리어 이동도가 23㎠/Vs 미만이다. 이와 같은 점에서, In의 원자수가 34atm％ 이상 80atm％ 이하, Zn의 원자수가 18atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 1.8atm％ 이하로 됨으로써, 캐리어 이동도를 향상시킬 수 있음을 알 수 있다.
또한, In의 원자수가 34atm％ 이상 60atm％ 이하, Zn의 원자수가 39atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 0.9atm％ 이하인, 산화물 반도체 박막을 갖는 실시예 1, 2, 5, 6, 9, 12, 13, 14를 보면, 어느 실시예에 있어서도 임계값 전압 시프트가 1V 이하이다. 한편, 산화물 반도체 박막의 원자수가 상술한 원자수의 범위에 속하지 않는 실시예에서는, 임계값 전압 시프트가 1.25V로 되는 것(실시예 11, 15)이 존재한다. 이와 같은 점에서, In의 원자수가 34atm％ 이상 60atm％ 이하, Zn의 원자수가 39atm％ 이상 65atm％ 이하, Fe의 원자수가 0.2atm％ 이상 0.9atm％ 이하로 됨으로써, 광 스트레스 내성이 향상되고, 박막 트랜지스터의 성능 안정성을 높일 수 있음을 알 수 있다.
이상 설명한 바와 같이, 당해 산화물 반도체 박막을 사용한 박막 트랜지스터는, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다. 따라서, 당해 박막 트랜지스터는, 고속성이 요구되는, 예를 들어 차세대 대형 디스플레이에 적합하게 사용할 수 있다. 또한, 당해 스퍼터링 타깃을 사용함으로써 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막을 형성할 수 있다.
1: 게이트 전극
2: 게이트 절연막
3: 산화물 반도체 박막
4: ESL 보호막
5: 소스 및 드레인 전극
5a: 소스 전극
5b: 드레인 전극
6: 패시베이션 절연막
7: 도전막
8: 콘택트 홀
X: 기판

Claims (8)

  1. In, Zn 및 Fe를 포함하고,
    In, Zn 및 Fe의 합계 원자수에 대해,
    In의 원자수가 20atm％ 이상 89atm％ 이하,
    Zn의 원자수가 10atm％ 이상 79atm％ 이하,
    Fe의 원자수가 0.2atm％ 이상 2atm％ 이하
    인, 산화물 반도체 박막.
  2. 제1항에 있어서, In, Zn 및 Fe의 합계 원자수에 대해,
    In의 원자수가 34atm％ 이상 80atm％ 이하,
    Zn의 원자수가 18atm％ 이상 65atm％ 이하,
    Fe의 원자수가 0.2atm％ 이상 1.8atm％ 이하
    인, 산화물 반도체 박막.
  3. 제1항에 있어서, In, Zn 및 Fe의 합계 원자수에 대해,
    In의 원자수가 34atm％ 이상 60atm％ 이하,
    Zn의 원자수가 39atm％ 이상 65atm％ 이하,
    Fe의 원자수가 0.2atm％ 이상 0.9atm％ 이하
    인, 산화물 반도체 박막.
  4. 제1항, 제2항 또는 제3항에 기재된 산화물 반도체 박막을 갖는, 박막 트랜지스터.
  5. 제4항에 있어서, 광 조사에 의한 임계값 전압 시프트가 2V 이하인, 박막 트랜지스터.
  6. 제4항에 있어서, 캐리어 이동도가 20㎠/Vs 이상인, 박막 트랜지스터.
  7. 제5항에 있어서, 캐리어 이동도가 20㎠/Vs 이상인, 박막 트랜지스터.
  8. 산화물 반도체 박막의 형성에 사용되는 스퍼터링 타깃이며,
    In, Zn 및 Fe를 포함하고,
    In, Zn 및 Fe의 합계 원자수에 대해,
    In의 원자수가 20atm％ 이상 89atm％ 이하,
    Zn의 원자수가 10atm％ 이상 79atm％ 이하,
    Fe의 원자수가 0.2atm％ 이상 2atm％ 이하
    인, 스퍼터링 타깃.
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