CN100339972C - 半导体器件和其制造方法 - Google Patents

半导体器件和其制造方法 Download PDF

Info

Publication number
CN100339972C
CN100339972C CNB03147165XA CN03147165A CN100339972C CN 100339972 C CN100339972 C CN 100339972C CN B03147165X A CNB03147165X A CN B03147165XA CN 03147165 A CN03147165 A CN 03147165A CN 100339972 C CN100339972 C CN 100339972C
Authority
CN
China
Prior art keywords
copper
metal layer
layer
interconnection
containing metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB03147165XA
Other languages
English (en)
Other versions
CN1494129A (zh
Inventor
国岛浩之
竹胁利至
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1494129A publication Critical patent/CN1494129A/zh
Application granted granted Critical
Publication of CN100339972C publication Critical patent/CN100339972C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

本发明涉及半导体器件和其制造方法。在半导体衬底上形成的电介质层(12)和第一HSQ层(14)上形成互连沟道，并在整个衬底上形成钽族阻挡金属层24a。然后，形成种子含铜金属层(60)和电镀铜层(62)，以填充部分互连沟道。之后，在电镀铜层(62)上形成偏压溅射含铜金属层(64)，以填充互连沟道的其余部分，然后进行热处理。结果，在偏压溅射的含铜金属层(64)中含有的异种金属均匀扩散到电镀铜层62中。

Description

半导体器件和其制造方法
本申请是根据No.2002-198432日本专利申请，本说明参引其内容。
技术领域
本发明涉及半导体器件和其制造方法。
背景技术
根据近年来半导体器件的高集成化程度的发展，铜已成为用于互连(interconnect)、栓塞(plug)和焊盘(pad)等的广泛使用的材料。铜比常规使用的铝的阻抗低，电迁移(electromigration)阻抗好。
但是，随着元件微型化的进展，即使用铜互连，电迁移(下称“EM”)也成为了要消除的问题。通常通过电镀构成铜互连的铜层，由多晶结构的几种结合的铜晶粒构成。在电压加到具有这样的结构的铜互连上时，铜晶粒的质量交换(mass transfer)通过晶界发生，引起EM的发生。在较小宽度的互连中，因为铜晶粒尺寸更小，由通过晶界的质量交换导致的EM的问题更严重。为了解决EM这个问题，正在进行着各种研究集中在铜互连中混合另一种金属的技术上。
例如，日本未决专利申请No.11-204524公开一种互连，它是由含有银、铌或Al2O3等的铜合金构成的。具体地说，这个申请提供了一种形成铜合金层的方法，其中通过溅射，将含有银的铜合金层淀积在互连沟道的底部上，在这层上，通过化学气相淀积(CVD)或电镀淀积一铜层，然后进行热处理，使得在铜合金层中原始含的银扩散到整个铜层中。另外，提供了另一方法，其中在CVD或电镀淀积铜层后，通过电镀在铜层上淀积银层，然后进行热处理，使得银扩散到铜层中。
但是，通过现有技术方法将诸如银的异种金属扩散到整个互连中是困难的。为了将异种金属扩散到整个互连中，需要提高温度或延长热处理的时间，同时在这样强化的热处理时，半导体器件容易被损坏。因此，在半导体器件生产中保持稳定的质量是困难的。另外，在互连沟道的底部上溅射淀积铜合金层时，因为在构成微小互连的情况，铜合金层不能够形成足够的厚度，所以不能够向整个互连提供足够量的异种金属。另一方面，在通过电镀淀积异种金属时，因为淀积的电位差，所以在电镀工艺过程中异种金属或铜产生偏析(elude)，因此形成均匀的铜合金层是困难的。
在铜互连中发生应力迁移近来成了另一个要解决的主要问题，使得情况更为复杂。图1是通过嵌埋(Damascene)法形成的铜多层互连的剖视图。上层互连121b与下层互连121a连接，上层互连121b由连接栓塞和在其上形成的互连构成。在这样的铜多层互连中，由于铜的应力迁移，空穴122会出现在下层互连121a和上层互连121b的栓塞的连接处，结果引起在互连之间的不连续，降低半导体器件的成品率，或由于这种不连续造成，在使用一定时间后半导体器件变得性能不稳定。
在图1a中，空穴122形成在上层互连121b的侧面。也就是说，空穴位于构成上层互连121b的连接栓塞的位置。比较之下，在图1b中，空穴122在下层互连121a的上表面上。这样的空穴122被认为是由于在半导体制造工艺过程当中加热历史等引起的铜互连中的内应力而形成的。见图1a，空穴122被认为是，在上层互连121b中引起铜“吸”和铜在连接栓塞中向上迁移时形成的。见图1b，空穴122被认为是在下层互连121a内铜在水平方向迁移时形成的。
根据本发明从事的研究，已证明，这样的空穴时最容易形成在例如焊接处理、光刻抗蚀烘干处理等中的半导体器件实际处理温度为150℃时形成。这样的空穴常引起在互连之间的不连续，结果是，半导体的成品率降低，或在使用一定时期后半导体器件变得性能不稳定。为了最小化这样的空穴的形成，关键在于增加在互连和连接栓塞之间界面上即在互连表面上的应力迁移阻抗。但是，上述在互连沟道的底部淀积异种金属的现有技术不能使得异种金属扩散达到互连的表面，结果是不能有效提高应力迁移阻抗。
为了抑制发生EM和应力迁移，与研究制造工艺一起研究构成互连等的金属区域用的材料是重要的。
鉴于上述问题，本发明的目的是，增加具有金属区域的半导体器件的EM和应力迁移阻抗，以提高它的可靠性。另外，本发明的另一目的是提供一种制造工艺，以便能够在稳定的质量水平上生产这样的半导体器件。
发明内容
本发明提供一种制造半导体器件的方法，它包括步骤：在半导体衬底上形成电介质层；在电介质层上形成槽或沟道；形成第一金属层，填充所述槽的一部分；在第一金属层上形成第二金属层，填满所述槽的其余部分；和对第一和第二金属层进行热处理。
用第一金属层填充槽的一部分和用第二金属层填充槽的其余部分，然后热处理，结果是构成第二金属层的金属能够扩散到第一金属层中。另外，通过热处理，第一和第二金属层的晶粒直径加大，因此，金属层的阻抗能够减小和应力迁移阻抗能够增加。同时，本发明排除了将第一金属层作为电镀的种子层和第二金属层组为电镀层的结合的做法。
第一金属层和第二金属层能含有铜。特别是，最好是，第一金属层由含铜金属构成，即含铜为其主要成分的金属。这里，含铜金属能够定义为，例如含有30％或大于30％的铜的金属。另外，含铜金属能够含有金，银，铂等。而且，含铜金属层能够含有铬，钼等。
第二金属层能够含有是第一层主要成分的金属，和与这样的金属不同的至少一种异种金属。
第二金属层能够包括是第一层的主要成分的金属、和与这样的金属不同的至少一种异种元素。在第一金属层的主要金属是铜的情况，作为在第二金属层中含的异种金属，能从Ag，W，Mg，Be，Zn，Pd，Cd，Au，Hg，Pt，Si，Zr，Ti和Sn中选择一种或不少于两种元素。在形成第一和第二金属层后进行热处理，在第二金属层中含的异种元素能够在槽内的第一金属层中均匀扩散。结果，第一金属层和第二金属层转变成合金，因此，使得这些金属层被增强。
另外，因为槽的剩余部分用第二金属层填充，所以尽管热处理的温度较低或时间较短，在第一金属层中异种金属能够均匀扩散。因此，即使例如用低热阻抗的材料作为夹层电介质膜时，能质量稳定地制造半导体器件。夹层电介质膜的例子能够包括：如HSQ(氢-硅倍半氧烷hydrogen-silsesquioxane)，MSQ(甲基-硅倍半氧烷methyl-silsesquioxane)，MHSQ(甲基-氢-硅倍半氧烷methyl-hydrogen-silsesquioxane)等的聚有机硅氧烷(polyorgano-siloxane)；含有芳族材料，如聚芳基醚(PAE)，二乙烯基硅氧烷双苯并环丁烯(divinylsiloxane bis-benzocylobutene)(BCB)，Silk(注册商标)，或低电介质材料，如SOG(旋涂式玻璃spin on glass)，FOX(可流动氧化物)，聚对二甲苯基，Cytop，BCB(苯并环丁烯benzocylobutene)的有机材料。特别在用HSQ作为夹层电介质膜时，因为HSQ具有与铜相似的热膨胀系数，因此更促进连接栓塞和互连的应力迁移的降低。
另外，术语“合金”在此指的是，通过熔合或凝结不少于两种金属元素形成的物质，其中还包括含有除金属元素外的那些非金属或半金属元素。合金的微结构状态能够是固溶体，金属互化物，或取决于组分元素的混合状态的它们的混合物。也就是说，含有超过它的溶解度的添加剂的物质在本文中也定义为“合金”(见Tokyo Kagaku Dozin公司出版的“化学百科字典Encyclopedic Dictionary of Chemistry”)。
作为异种元素加入Be，Mg，Zn，Pd，Ag，Cd，Au，Pt或Hg，抑制含铜金属层阻抗(resistance)的增加。通过用Zr或Ti作为异种元素，能够提高例如在电介质层或阻挡金属层之间的结合。在具有比铜低的氧化还原电位的金属，如Mg，Sn，Zn或Cd被用作异种元素时，能够防止金属层表面的腐蚀。
在第二金属层中异种元素的百分数上限不是特别确定的，但是，最好是，相对于构成第二金属层的整个金属的原子含量不大于5％，以通过热处理达到第一金属层和第二金属层的表面的基本均匀的取向，或获得较大尺寸的晶粒尺寸。
现在，通过电镀或等离子CND法形成第一金属层。能够在惰性气体如氩或氮的环境中进行热处理。
上述工艺过程能够还包括除去槽外的的第一和第二金属层。
在上述工艺过程中，槽能够是互连沟道，并且第一和第二金属层能够构成互连。
在热处理工艺过程中，第一金属层的表面和第二金属层的表面能够形成基本均匀的取向。
在热处理工艺过程中，第一和第二金属层能够形成不小于1微米的平均晶粒尺寸。
在热处理工艺过程中，第一和第二金属层的表面能够形成(200)的取向。
本发明也提供半导体器件的制作方法，它包括步骤：在半导体衬底上形成第一金属层；在第一金属层上形成含有第一金属层主要成分的金属和与这个金属不同的异种元素的第二金属层；和通过热处理形成由第一金属层和第二金属层构成的异种元素扩散的金属层，它的表面具有基本均匀的取向。
术语“基本均匀的取向”是指一种状态，在这状态中，至少90％晶粒被X射线分析证明具有相同取向。在金属层表面上这个取向不均匀时，空穴容易产生。例如，在通过电镀形成第一金属层的情况，因为晶粒的取向如(111)或(511)不均匀，不同的方位(aspect)倾向于在金属层的表面上露出，结果空穴出现的可能性较大。根据本发明的方法，因为在异种元素扩散的金属层的表面上的取向能够形成得基本均匀，能够抑制空穴的产生，并能够增进异种元素扩散的金属层的应力迁移阻抗。
本发明还提供半导体器件的制造方法，包括步骤：在半导体衬底上形成第一金属层；在第一金属层上形成含有第一金属层主要成分的金属和与这个金属不同的异种元素的第二金属层；和通过热处理形成由第一金属层和第二金属层构成的异种元素扩散的金属层，它具有不小于1微米的平均晶粒尺寸。
将异种元素扩散的金属层的平均晶粒尺寸形成不小于1微米，导致在异种元素扩散的金属层的表面上的晶粒之间的晶界的减少。在里“晶粒尺寸”是通过平均长轴和短轴获得的值，“平均晶粒尺寸”是各晶粒尺寸的数值的平均值。这也提高异种元素扩散的金属层的应力迁移阻抗。
在形成异种元素扩散金属层的步骤中，异种元素扩散的金属层的表面能够具有(200)的取向。这里，“(200)的取向”是指，在异种元素扩散的金属层的表面上具有(200)取向的晶粒是它的主要成分的晶粒。通过取得在异种金属扩散的金属层的表面上提供高热稳定性的(200)取向，异种元素扩散的金属层的取向变得均匀，结果能够抑制空穴的产生。因此，能够提高异种元素扩散的金属层的应力迁移阻抗。
本发明提供一种半导体器件的制作方法，它包括步骤：在半导体衬底上形成电介质层；在电介质层上形成第一互连沟道和比第一互连沟道窄的第二互连沟道；形成第一金属层，使得填充第一互连沟道内部的一部分和第二互连沟道的整个内部；和在第一金属层上形成第二金属层，使得也填充第一互连沟道的内部的其余部分。这个方法能够还包括步骤：热处理第一和第二金属层。这里，所述制造半导体器件的方法也能够包括步骤，形成多个第一互连沟道和多个第二互连沟道，在此时，在形成第一金属层的步骤中，各第一互连沟道内部的部分和各第二互连沟道的整个内部部分用第一金属层填充。而且，在形成第二金属层的步骤中，用第二金属层填充各第一互连沟道的内部的其余部分。
这个方法同时提供：一种互连，它形成具有较宽槽的第一互连沟道中，其中构成第二金属层的金属扩散在第一金属层中；和另一互连，它形成在具有较窄槽的第二互连沟道中，其中构成第二金属层的金属仅扩散在第一金属层部分表面中。
第二金属层能够含有与第一金属层的主要成分的金属不同的异种金属。根据此方法，能够在第一互连沟道和第二互连沟道分别同时形成含有在其全部扩散的异种元素的互连、和含有仅在其上部分扩散的异种元素的另一个互连。结果，能够将应尽可能低的在较小互连中的阻抗保持在低水平上，并且能够提高一般是不足够的较宽互连的应力迁移阻抗。
在形成第一金属层的步骤中，能够使用电镀的方法形成第一金属层。形成第一金属层的步骤能够包括：通过溅射形成种子金属层的工艺过程，和形成电镀的金属层以覆盖种子金属的电镀工艺过程。此时，种子金属层和电镀的金属层构成第一金属层。这个工艺过程也能够包括步骤，将第一点电镀金属层退火。因为退化，在电镀金属层中的晶粒长大，从而降低电镀金属层的阻抗。
形成第一金属层的步骤能够还包括步骤，通过溅射在半导体衬底上形成种子金属层，它含有第一金属层主要成分和异种元素；和通过电镀形成电镀层从而覆盖种子金属层，其中电镀层含有第一金属层的主要成分的金属。
根据这个方法，在第一金属层中含的异种元素能够扩散到电镀金属层中，在第二金属层也含有这异种元素时，因为异种元素从上下两方向向电镀金属层扩散，尽管热处理的温度低和延续时间短，异种元素也能够在整个第一金属层中均匀扩散。因此，即使用具有低热阻抗的材料，例如夹层电介质膜，也能够在稳定的质量水平制造半导体器件。
在形成第二金属层的步骤中，能使用溅射方法形成第二金属层。在进行溅射时，能使用各种元素形成第二金属层。另外，构成第二金属层的元素密度，能按希望进行控制。而且，在第二金属层含有异种元素时，通过形成第二金属层能避免由于淀积电位与构成第一金属层的金属的电位的差造成的金属偏析(elution)的问题，并且通过随后的热处理，异种元素能够在整个第一金属层中均匀扩散。
形成第二金属层的步骤能够还包括向半导体衬底施加偏压(bias)的偏压溅射法。
所述偏压溅射法是向半导体衬底施加RF(高频)偏压或DC(直流)偏压的技术。在这个工艺过程中，最好是，向半导体衬底施加的辐射能(等离子电位+偏压本身)是不小于80电子伏特的高偏压，或更为理想地不小于200电子伏特。通过偏压溅射法形成第二金属层的结果是，通过随后的热处理，第一和第二金属层的取向能够基本均匀，金属层的平均晶粒尺寸能不小于1微米，即为1微米或大于1微米。
在形成第二金属层的步骤中，在第二金属层的平面部分的膜厚度能够做成大于在第一金属层的平面部分的厚度。在热处理后，除了与第一金属层一起构成互连、栓塞或焊盘外，第二件金属层也能够起到向第一金属层扩散异种元素的作用。另外如上所述，通过偏压形成在其平面部分的厚度比第一金属层的平面厚度大的第二金属层，通过随后的热处理，能够形成异种元素扩散的金属层，其中第一和第二金属层的相应表面的取向是基本均匀的。因此，在形成第二金属层的步骤中，能够一次形成比获得异种元素扩散的金属层最终需要的厚度更大的第二金属层，并随后除去在不需要部分上的异种元素扩散的金属层。
本发明提供一种半导体器件制造方法，它包括步骤：在半导体衬底上形成第一金属层；在第一金属层上形成含有第一金属层主要成分的金属和与这个金属不同的异种元素的第二金属层；热处理第一和第二金属层，形成由第一金属层和第二金属层构成的异种元素扩散的金属层；和除去异种元素扩散的金属层的上部。
第二金属层能由含第一金属层主要成分的金属和异种元素的合金构成。在形成第一和第二金属层后热处理使得，在第二金属层中含有异种元素能够均匀地在整个第一金属层扩散，以致异种元素扩散的金属层成为合金。结果，异种元素扩散的金属层的强度提高。
在这个制造方法的除去步骤中，在比在形成第二金属层的步骤中限定的第二金属层的平面部分的厚度大的较大厚度中除去异种元素扩散的金属层。
第一金属层能够主要含铜。异种元素扩散的金属层能够构成互连、栓塞或焊盘。在连接栓塞形成在下层互连121a中的晶界附近时，图1b所示的空穴122容易产生，而在连接栓塞形成在离晶界足够远的位置上时，空穴不可能产生。另外，在连接栓塞靠近所述边界时，空穴倾向于在所述边界上出现，而不是出现在连接栓塞下。也证明，空穴特别容易形成在多个晶粒的多个边界重叠的位置上。因此，在本发明的方法应用于互连时，能抑制图1b所示的空穴的形成。并且能提高互连的应力迁移阻抗。另外，在几个晶界位于表面上时，连接栓塞或焊盘变得对应力迁移敏感。因此，通过将本发明方法用到连接栓塞或焊盘，能够提高它的应力迁移阻抗。
本发明提供一种半导体器件，它包括：半导体衬底；和含有铜和除了铜外的异种元素，在其表面上具有基本均匀取向的、在半导体衬底上形成的异种元素扩散的金属层。
因为这样的半导体器件在异种元素扩散的金属层上具有基本均匀取向，所以能够抑制空穴的形成，并因此能够增进异种元素扩散的金属层的应力迁移阻抗。
本发明也提供一种半导体器件，它包括：半导体衬底；和含有铜和除了铜外的异种元素，和由平均晶粒尺寸不大于1微米的晶粒构成的、在半导体衬底上形成的异种元素扩散的金属层。
因为这样的半导体器件在异种元素扩散的金属层表面上具有减小的晶粒之间的边界数目，所以增进了异种元素扩散的金属层的应力迁移阻抗。
在上述半导体器件中，异种元素扩散的金属层的结晶平均晶粒尺寸能形成得大于异种元素扩散的金属层的平均厚度。
因为在上述的半导体器件中，异种元素扩散的金属层的结晶的平均晶粒尺寸大于异种元素扩散的金属层的平均厚度，所以能够降低异种元素扩散的金属层的阻抗。另外，因为能够减少在异种元素扩散的金属层的表面上的晶粒之间的边界的数目，所以能增进异种元素扩散的金属层的应力迁移阻抗。
在上述半导体器件中，异种元素扩散的金属层的表面能够具有(200)的取向。通过在异种元素扩散的金属层的表面上取得提供高热稳定性的(200)取向，异种元素扩散的金属层的取向变得均匀，结果是能抑制空穴的产生。因此，能增进异种元素扩散的金属层的应力迁移阻抗。
在上述半导体器件中，异种元素扩散的金属层能够构成宽度不小于1微米的互连。
在1微米或大于1微米宽度的较宽的互连的情况，因为晶粒相对于互连宽度小，所以在构成互连的金属层上存在多个晶界，故此应力迁移容易发生。但是在根据本发明的半导体器件中，因为晶粒尺寸能较大，所以在异种元素扩散的金属层的表面上的晶粒之间的边界数目能够减少，结果能增进异种元素扩散的金属层的应力迁移阻抗。
在这样的半导体器件中，异种元素扩散的金属层能够构成互连、栓塞或焊盘。在这样的半导体器件中，能够通过电镀形成异种元素扩散的金属层。
本发明提供一种半导体器件，它包括：半导体衬底；第一互连，它形成在半导体衬底上；和第二互连，它由第一互连的主要成分的金属构成，位于相同的互连层中；其中第二互连比第一互连窄；且第一互连和第二互连在各自表面上具有不同的取向。
在这样的半导体器件中，第二互连的宽度能够比第一互连的窄，并且第一互连的表面能够具有(200)的主要取向，第二互连能够具有(111)的主要取向。“主要取向”是指主要成分的取向。第一互连的宽度例如能够不小于1微米，第二互连的宽度不大于1微米。
本发明提供一种半导体器件，它包括：半导体衬底；第一互连，它形成在半导体衬底上；和第二互连，它由第一互连的主要成分的金属构成，位于相同的互连层中；其中第二互连比第一互连窄；且第一互连含有在整个第一互连扩散的、除了第一互连的主要成分外的异种元素；和第二互连含有在其上表面上形成的异种元素。
本发明提供一种由含有多种异种元素的电镀金属层构成的金属互连，其中在电镀金属层中能够含有的晶粒的平均晶粒尺寸不小于1微米。这种金属互连能够具有不小于1微米的宽度。
本发明提供一种含有多种异种元素的电镀金属层构成的金属互连，其中电镀金属层由单晶粒构成。这种金属互连能够具有不小于1微米的宽度。
依据本发明的上述成分，在实际应用中能够形成各种变化方案。例如，在将本发明用于Damascene法形成的互连时，本发明的效果变得更明显。下面说明相似的例子。
通过单Damascene法或双Damascene法能够形成第一金属层、第二金属层和异种元素扩散的金属层。
单Damascene法包括以下步骤。
(a)在半导体衬底上形成金属层构成的第一互连；
(b)在半导体衬底的整个上表面上形成第一夹层电介质膜，以覆盖第一互连；
(c)选择性地除去第一夹层电介质膜，形成达到第一互连的上表面的连接孔；
(d)形成阻挡金属层以覆盖连接孔的内表面，随后形成金属层填充连接孔；
(e)除去连接孔外的金属层，形成连接栓塞；
(f)在半导体衬底的整个上表面上形成第二夹层电介质膜，以覆盖连接孔；
(g)选择地除去第二夹层电介质膜，形成互连沟道，使得在互连沟道底部上露出连接栓塞；
(h)形成阻挡金属层，以覆盖互连沟道的内表面，随后形成金属层以填充互连沟道；和
(i)除去互连沟道外的金属层，用于形成第二互连沟道。
在将部分或整个金属层当作“第一金属层”，“第二金属层”或“异种元素扩散的金属层”的情况下，能够将本发明的半导体器件和其制造方法用于上述工艺过程。而且，在情况可以时能省略上述步骤(a)-(i)的一部分。
双Damascene法包括以下步骤。
(a)在半导体衬底表面上形成金属层，以构成第一互连；
(b)在半导体衬底整个上表面上形成第一夹层电介质膜，以覆盖第一互连；
(c)选择地除去第一夹层电介质膜，用于形成达到第一互连的上表面的连接孔和达到连接孔的上部的互连沟道；
(d)形成阻挡金属层以覆盖连接孔和互连沟道的内表面，随后形成金属层填充连接孔和互连沟道；和
(e)除去互连沟道外的金属层，用于形成第二互连。
在将部分或整个金属层当作“第一金属层”，“第二金属层”或“异种元素扩散的金属层”的情况下，能够将本发明的半导体器件和其制造方法用于上述工艺过程。而且，在情况可以时能省略上述步骤(a)-(e)的一部分。
上述的单或双Damascene法能还包括步骤，在形成第一夹层电介质膜前，在第一互连上形成由SiC，SiCN，SiN，SiOF，SiOC或SiON构成的扩散阻挡，使得在形成连接孔的步骤中选择地除去第一夹层电介质膜和扩散阻挡。这样一来，利用低(low)电介质常数材料形成扩散阻挡，改进半导体器件的特性。
在上述单或双Damascene法中，阻挡金属层例如能够含有，耐高温金属如Ti，W，Ta等。优选的阻挡金属层的例子包括Ti，TiN，W，WN，Ta，TaN等。特别是，最好用具有TaN和Ta层的钽族阻挡金属。能通过溅射、CVD等形成阻挡金属层。
上述的Damascene法形成的互连结构包括半导体衬底；形成在半导体衬底上的第一互连；与第一互连连接的连接栓塞；和与连接栓塞连接的第二互连。
在将第一和第二互连和连接栓塞当作“第一金属层”，“第二金属层”或“异种元素扩散的金属层”的情况下，本发明能够用于这样的半导体器件。
另外，本发明能够用于，设置在半导体器件上的检查电极焊盘(inspection electrode pad)，所述半导体器件包括：半导体衬底；在半导体衬底上形成的互连层；和在互连层上的检查电极焊盘。在将互连和所述电极焊盘的部分或全部当作“第一金属层”“第二金属层”或“异种元素扩散的金属层”的情况下，能够将本发明用与这样的半导体器件。
本发明提供一种半导体器件，它包括：半导体衬底；在其表面上具有基本均匀取向的形成在半导体衬底上的含铜金属层。
本发明提供一种半导体器件，它包括：半导体衬底；在其表面上具有不小于1微米的平均晶粒尺寸的形成在半导体衬底上的含铜金属层。
因为这样的半导体器件在含铜金属层表面上具有减少的晶粒之间的边界数目，所以能够增进含铜金属层的应力迁移阻抗。
本发明提供一种半导体器件，它包括：半导体衬底；在半导体衬底上的含铜金属层；其中含铜金属层的结晶平均晶粒尺寸大于含铜金属层的平均厚度。
因为在上述半导体器件中含铜金属层的结晶平均晶粒尺寸大于含铜金属层的平均厚度，所以能够减小含铜金属层的阻抗。另外，因为在含铜金属层表面上的晶粒之间的边界的数目能够减少，所以能增进异种元素扩散的金属层的应力迁移阻抗。
在这样的半导体器件中，含铜金属层的表面可以具有(200)的取向。
在这样的半导体器件中，含铜金属层可以构成具有不小于1微米宽度的互连。
就例如1微米或更大的较宽现有技术铜互连来说，因为相对于互连的宽度晶粒尺寸较小，所以在铜层上存在多个晶界，应力迁移就易于发生。在上述半导体器件中，因为晶粒尺寸能够较大，所以能减少铜层表面上的晶粒之间的边界数目，结果能增进互连的应力迁移阻抗。
在上述半导体器件中，含铜金属层能够构成互连、栓塞或焊盘。
本发明提供一种含铜的电镀层构成的金属互连，其中在含铜的电镀层中的含有的晶粒的平均尺寸不小于1微米。所述金属互连能够具有不小于1微米的宽度。
本发明提供一种含铜金属电镀层构成的金属互连，其中含铜电镀层由单晶粒构成。所述金属互连能够具有不小于1微米的宽度。
应注意的是，在方法、装置、系统等之间改变的上述结构组件和表述的任意结合都是同样有效的，并在本发明的范围内。
而且，本发明的这个概述不一定说明了所有需要的特征，所以本发明也可以是这些说明特征的局部结合。
附图说明
图1a和1b是嵌埋(Damascene)法形成的铜多层互连的剖视图；
图2是根据本发明的半导体器件的剖视图；
图3a，3b，3c，3d，3e和3f是图2的互连结构的制造工艺过程剖视图；
图4a，4b，4c，4d，4e，4f和4g是图2互连结构的制造工艺过程剖视图；
图5是图2的互连结构的部分剖视图；
图6a，6b，6c和6d是根据第二实施例的互连结构的制作工艺过程的剖视图；
图7a，7b，7c，7d，7e，7f和7g是根据第二实施例的互连结构的制造工艺过程的剖视图；
图8a，8b，8c和8d是根据第三实施例的互连结构的制作工艺过程的剖视图；
图9a，9b，9c，9d和9e是根据第三实施例的互连结构的制作工艺过程的剖视图；
图10a，10b，10c，10d，10e和10f是根据第四实施例的互连结构的制作工艺过程的剖视图；
图11a，11b和11c是根据第五实施例的互连结构的制作工艺过程的剖视图；
图12a，12b，12c和12d是根据第六实施例的电极焊盘的制作工艺过程的剖视图；
图13a和13b是根据第六实施例的电极焊盘的制作工艺过程的剖视图；和
图14是评价实施例使用的双水平面(level)互连结构透视图。
具体实施方式
下面根据优选实施例说明本发明，这些实施了不是限定本发明的范围，而是示范说明本发明。在实施例中说明的所有特征和它们的结合对本发明来说不一定是必需的。
图2是根据本发明的半导体器件的剖视图。带有栅极102、扩散层104等的金属氧化物(MOS)晶体管位于在硅衬底100上。设置电介质层106使得，嵌入这个MOS晶体管。与扩散层104连接的连接栓塞108设在电介质层106中，在连接栓塞108上依序设置第一含铜金属互连22a，连接栓塞28，和第二含铜金属互连22b。在包括铜互连的这些层上，相似构成的铜互连层分层构成，钝化层114提供在最上平面上。另外，含铜金属互连22a与在硅衬底100上的元件电连接。而且，在下面说明中涉及到的第一含铜金属互连22a，连接栓塞28和第二含铜金属互连22b能够被构造为在图2中的不同层中示出的那些的任何一些。作为例子，现在参见在图2中用虚线包围的部分，下面说明本发明实施例。
第一实施例
参照图3a-5，相对于结合本发明的单Damascene法形成的互连，说明第一实施例。
开始，在硅衬底(未示出)上形成的电介质层106上，形成第一SiCN层12(约厚70毫微米)和第一HSQ层(约厚700毫微米)14a，然后在其上设置规定设计中构图的光致抗蚀层(未示出)，在第一SiCN层12和第一HSQ层14a上进行顺序腐蚀形成互连沟道(图3a)。
然后，通过溅射和反应溅射(reactive sputtering)将Ta和TaN分层，以在整个衬底上(图3b)形成钽族阻挡金属层24a(Ta约厚20毫微米、TaN约厚10毫微米)。
在然后，在钽族阻挡金属层24a上通过溅射，形成种子含铜金属层60(约厚100毫微米)。虽然种子含铜金属层60能单独用铜构成，但是它也能够含有，与稍后说明的在偏压溅射的含铜金属层64中含有的相似异种元素。作为这种异种元素的例子，能够从Ag，W，Mg，Be，Zn，Pd，Cd，Au，Hg，Pt，Si，Zr，Ti或Sn中选择出一种或不少于两种元素，这在下面将详细说明。
另外，进行电解电镀，在种子含铜金属层60上形成电镀铜层62(在平面部分约厚200毫微米)。对于这个工艺过程，能够使用如硫酸铜溶液等的普通电镀液。但是，在稍后说明的，种子含铜金属层60或偏压溅射的含铜金属层64含有银作为异种元素的情况下，最好是使用不含氯离子的电镀液。在这种情况，最好使用，例如从中除去氯离子的普通硫酸铜溶液，焦磷酸铜或乙烯二胺铜电镀液。使用这样的溶液防止了在随后的工艺过程中的电镀铜层62中的氯离子和银的反应和沉淀，并能够稳定形成第一含铜件金属互连22a。例如能够通过在温度约为25℃的电镀液中浸入衬底形成电镀铜层62。
在这个阶段，电镀铜层62具有(111)的取向。在此，用t1表示种子含铜金属层60和电镀铜层62的总厚度。最好是，形成这样厚度的电镀铜层，使得它不完全填充互连沟道。然后，在电镀铜层62的表面上的氧化铜在清洁室中通过室温的Ar/H2等离子体溅射和还原。然后不暴露到大气中，将衬底转移到含铜金属溅射室，在此，在电镀铜层62上进行向所述衬底施加RF(高频)或DC(直流)偏压的偏压溅射，以形成偏压溅射的含铜金属层64(平面部分约厚1000毫微米)，从而填充互连沟道(图3d)。
在此，偏压溅射的含铜金属层64能够，如种子含铜金属层60那样，仅由铜构成，但是它也可以含有例如从Ag，Be，Mg，Zn，Pd，Cd，Au，Hg，或Pt中选择出的一种或不少于两种金属元素。因为即使在铜层中扩散时，这些金属元素能够抑制铜层的阻抗的上升，所以能够将第一含铜金属互连22a的阻抗保持在低水平上。另外，通过用铜和这样的合金构成第一含铜金属互连22a，能够增进含铜金属互连22a的应力迁移阻抗。而且，偏压溅射的含铜金属层64能含有Zr和/或Ti作为异种元素。这些金属元素在扩散在铜层中时，起改善电介质层或阻挡金属层等与第一含铜金属互连22a和铜层的结合力的作用。另外，在具有比铜低还原电位的金属，如Mg，Sn，Zn，Cd等用作异种元素时，能够防止金属层表面的腐蚀。而且，偏压溅射的含铜金属层64能够含有从W，Si，或Sn中选择出一种或不少于两种金属元素，而且，偏压溅射的含铜金属层64也能够含有各种结合的上述异种元素。偏压溅射的含铜金属层64的异种元素含量的上限没有特别确定，但是最好是，相对于偏压溅射的含铜金属层64的整个成分，异种元素的原子含量不大于5％，以便通过热处理形成具有基本均匀一致取向和大晶粒尺寸的含铜金属层66a，这在下面说明。另外，根据在异种元素是银时的原子标准和质量标准的关系，例如，原子含量为0.9％的银，相对应于1.5％质量。
为了形成偏压溅射含铜金属层64，在它的溅射的增长表面上辐射氩离子。此时离子辐射能(等离子电势+偏压本身)不小于80电子伏特为好，不小于200电子伏特为更好。最好是，将衬底温度设定在-5℃，以防止由于在淀积当中等离子体辐射的过分的升温。另外，最好是，这样形成偏压溅射含铜金属层64，使得它的厚度t2变的大于上述的t1。最好是t1+t2的总厚度不小于1微米。其结果，通过随后的热处理，种子含铜金属层60，电镀铜层62和偏压溅射的含铜金属层64在各相应表面上取得基本均匀一致的趋向，和大的晶粒尺寸。
然后，在氩和氮的惰性气体的气氛中，在如上所述形成了种子含铜金属层60，电镀铜层62和偏压溅射的含铜金属层64的衬底上进行热处理。在200-500℃的温度下，这个热处理能进行约30分钟。因为这样的热处理，种子含铜金属层60，电镀铜层60和偏压溅射的含铜金属层64的结晶取向转变成(200)，其提供高热稳定性，也获得具有大到几百微米的晶粒的含铜金属层66a。另外，在种子含铜金属层60和/或偏压溅射的含铜金属层64含有异种元素时，因为由于热处理，异种元素扩散到电镀铜层62中，则异种元素在整个含铜金属层66a中均匀扩散。
然后，进行CMP(化学机械抛光)，除去在互连沟道外的多余的含铜金属层66a和钽族阻挡金属层24a，以致含铜金属层66a等仅在互连沟道内保留，从而形成第一含铜金属互连22a(图3f)。
根据此实施例，因为含铜金属层66a由几百微米的巨大晶粒构成，所以在第一含铜金属互连22a的表面上几乎不存在晶界。因此，几乎不能够产生空穴。另外，因为含铜金属层66a是由铜和异种元素合金构成的，能够增进第一含铜金属互连22a的强度。而且，这个热处理提供的另一个优点是，第一含铜金属互连22a的阻抗变得比热处理前的低。
随后，淀积第二SiCN层16(厚约70毫微米)和氧化硅层18(厚约350毫微米)(图4a)。
然后，通过光刻法在氧化硅层18上进行腐蚀，以致暴露出第二SiCN层16，在第二SiCN层16上用不同的腐蚀气体再腐蚀，暴露第一含铜金属互连22a的上表面。结果，如图4b所示，形成连接孔40。
接下来，形成钽族阻挡金属层30，以填充连接孔40(图4c)。在钽族阻挡金属层30上，与上述的第一含铜金属互连22a相同地，通过溅射形成种子含铜金属层70，并通过电解电镀形成电镀铜层72(平面部分约厚200毫微米)(图4d)。然后，在电镀铜层72上形成偏压溅射含铜金属层74(在平面部分约厚1000毫微米)(图4e)。与第一含铜金属互连22a的工艺过程中偏压溅射含铜金属层64相似地，形成偏压溅射含铜金属层74。最好是，这样形成偏压溅射含铜金属层74，使得它的厚度t4大于种子含铜金属层70和电镀铜层72的厚度和t3。
然后，在形成了种子含铜金属层70，电镀铜层72，和偏压溅射的含铜金属层74的衬底上进行热处理。因为这样的热处理，种子含铜金属层70，电镀铜层72和偏压溅射的含铜金属层74的结晶取向转变成(200)，也获得具有大到几百微米的晶粒的含铜金属层76(图4f)。另外，在种子含铜金属层70和/或偏压溅射的含铜金属层74含有异种元素时，因为由于热处理异种元素扩散到电镀铜层72中，所以异种元素在整个含铜金属层76中均匀扩散。在热处理后，进行CMP处理平面化，因此形成连接栓塞28(图4g)。
然后，在连接栓塞28上，形成第三SiCN层20(约厚70毫微米)和第二HSQ层14b(约厚300毫微米)，在这之后，通过干腐蚀形成互连沟道(未示出)，并顺序形成钽族阻挡金属层24b和含铜金属层66b，以填充连接沟道。与第一含铜金属互连22a的工艺过程中含铜金属层66a相似地，形成含铜金属层66b。然后进行CMP处理平面化，因此形成第二含铜金属互连22b。通过上述所有的工艺过程，取得图5所示的互连结构。重复上述工艺过程取得具有如图2所示的不少于三层的多层互连结构的半导体器件。
上述取得的互连结构增进了应力迁移阻抗，因为分别构成第一含铜金属互连22a，连接栓塞28和第二含铜金属互连22b的含铜金属层66a，76和66b具有基本均匀表面取向和大的晶粒。由于以下的原因，增进了应力迁移阻抗：首先是因为，在第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b中减少了晶粒之间的边界数目；第二是因为，第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b是由含有铜和异种元素的合金构成。
相对于上述实施例的第一含铜金属互连22a，用含0.2％银的银-铜合金作为种子含铜金属层60和偏压溅射含铜金属层64，制造出实际试样。通过SIMS(二次离子质量光谱secondary ion massspectroscopy)检验在含铜金属层66a中的银浓度的结果证明，沿含铜金属层66a的厚度方向，银均匀地扩散。
同时，虽然本发明的方法应用于所有第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b，但是，本发明也可以独立地仅用于第一含铜金属互连22a或仅用于连接栓塞28。
第二实施例
第二实施例与第一实施例的不同之处是，在形成第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b时，通过等离子体CVD法形成CVD层68，代替形成种子含铜金属层60和电镀铜层62。
参见图6和7说明此实施例。在形成钽族阻挡金属层24a后，通过CVD法形成CVD铜层68(平面部分约厚200毫微米)。在这个阶段，CVD铜层68的结晶取向是(111)。最好是，这样形成CVD铜层68，使得它不完全填充互连沟道。
然后，在清洁室中，通过室温的Ar/H2等离子体溅射和还原在电镀铜层68的表面上的氧化铜。然后不暴露到大气中，将衬底转移到含铜金属溅射室，在此，在CVD铜层68上进行向所述衬底施加RF(高频)或DC(直流)偏压的偏压溅射，以形成偏压溅射的含铜金属层64(平面部分约厚1000毫微米)(图6b)。这里，与第一实施例相同，偏压溅射的含铜金属层64能够含有异种元素。溅射的条件与在第一实施例中用的相似。并且在此实施例中，与第一实施例相同，也是最好是，形成偏压溅射的含铜金属层64，使得它的厚度t6大于CVD铜层68的厚度t5。另外最好是，t5和t6的和不小于1微米。
在氩和氮的惰性气体的环境中进行热处理。这个热处理能在200-500℃的温度下，进行约30分钟。因为这样的热处理，CVD铜层68和偏压溅射的含铜金属层64的结晶取向转变成(200)，也获得具有大到几百微米的晶粒的含铜金属层66a(图6c)。
然后，进行CMP(化学机械抛光)，除去在互连沟道外的多余的含铜金属层66a和钽族阻挡金属层24a，以致含铜金属层66a等仅在互连沟道内保留，从而形成第一含铜金属互连22a(图6d)。另外，在偏压溅射的含铜金属层64含有异种元素时，因为由于热处理，异种元素在CVD铜层68中扩散，所以异种元素在整个含铜金属层66a中均匀扩散。
随后，淀积第二SiCN层16(厚约70毫微米)和氧化硅层18(厚约350毫微米)(图7a)。
然后，通过光刻法在氧化硅层18上进行腐蚀，以致暴露出第二SiCN层16，在第二SiCN层16上用不同的腐蚀气体再腐蚀，暴露第一含铜金属互连22a的上表面。结果，如图7b所示，形成连接孔40。
接下来，在连接孔40中形成钽族阻挡金属层30(图7c)。在钽族阻挡金属层30上，与上述的第一含铜金属互连22a工艺过程相同地，通过等离子体CVD法形成CVD铜层78(平面部分约厚200毫微米)。然后，在CVD铜层78上形成偏压溅射含铜金属层74(平面部分约厚1000毫微米)(图7e)。与第一含铜金属互连22a的工艺过程中偏压溅射含铜金属层64相似地，形成偏压溅射含铜金属层74。最好是，形成偏压溅射含铜金属层74，使得它的厚度t8大于CVD铜层78的厚度t7。
然后，在形成了CVD铜层78和偏压溅射的含铜金属层74的衬底上进行热处理。因为这样的热处理，CVD铜层78和偏压溅射的含铜金属层74的结晶取向转变成(200)，也获得具有大到几百微米的晶粒的含铜金属层76(图7f)。另外，在偏压溅射的含铜金属层74含有异种元素时，因为由于热处理异种元素扩散到电镀铜层72中，所以异种元素在整个含铜金属层76中均匀扩散。在热处理后，进行CMP处理平面化，因此形成连接栓塞28(图7g)。
然后，在连接栓塞28上，形成第三SiCN层20(约厚70毫微米)和第二HSQ层14b(约厚300毫微米)，在这之后，通过干腐蚀形成互连沟道(未示出)，并顺序形成钽族阻挡金属层24b和含铜金属层66b，以填充互连沟道。与第一含铜金属互连22a的工艺过程中含铜金属层66a相似地，形成含铜金属层66b。然后进行CMP处理平面化，因此形成第二含铜金属互连22b。通过上述所有的工艺过程，与就第一实施例说明的相同，取得图5所示的互连结构。重复上述工艺过程取得具有如图2所示的不少于三层的多层互连结构的半导体器件。
上述取得的互连结构增进了应力迁移阻抗，这是因为分别构成第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b的含铜金属层66a、76和66b具有基本均匀一致的表面取向和大的晶粒。由于以下的原因，增进了应力迁移阻抗：首先是因为，在第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b中的在晶粒之间的边界数目被减少，第二是因为，第一含铜金属互连22a、连接栓塞28和第二含铜金属互连22b由含有铜和异种元素的合金构成。
第三实施例
第三实施例与第一实施例不同之处在于，通过双Damascene法形成连接栓塞28和第二含铜金属互连22b。见图8和9，与第一实施例的图3-5相似的组件用相同的符号表示，并在情况可以时省略说明。
能够与参照图3第一实施例的前面说明的或关于第二含铜金属互连22b的随后说明的相似方式，形成第一含铜金属互连22a。
在形成第一含铜金属互连22a后(图8a)，淀积第二SiCN层16和氧化硅层50(图8b)。之后，用光刻法在氧化硅层50上进行顺序腐蚀，形成连接栓塞28的连接孔52和互连沟道52。在第二SiCN层16上用不同的腐蚀气体再腐蚀(图8c)。接下来，在包括连接孔52和互连沟道54的整个氧化硅层50上形成由Ta和TaN层构成的钽族阻挡金属层56。
接下来，在钽族阻挡金属层56上，通过溅射形成种子含铜金属层80(约厚100毫微米)(图9a)。虽然种子含铜金属层80能够仅由铜构成，但是，与第一实施例的种子含铜金属层60相同，它也可以含有异种元素。然后，进行电解电镀，在种子含铜金属层80上形成电镀铜层82(平面部分约厚200毫微米)(图9b)。在这阶段，电镀铜层82具有(111)取向。这里，种子含铜金属层80和电镀铜层82的厚度和用t9表示。
然后在清洁室中，电镀铜层82表面上的氧化铜用室温的Ar/H2等离子体溅射和还原。再然后，在不暴露到大气的情况下衬底被转移到含铜金属溅射室，在此向衬底施加RF(高频)偏压或DC(直流)偏压，形成偏压溅射含铜金属层84(平面部分约厚1000毫微米)(图9c)。在此，与第一实施例的含铜金属层64相同，偏压溅射的含铜金属层84能够含有异种元素。为了形成偏压溅射含铜金属层84，在它的生长表面上辐射氩离子。此时最好是，向硅衬底施加的辐射能(等离子电势+偏压本身)是高偏压，例如，不小于80电子伏特为好，不小于200电子伏特为更好。最好是，将衬底温度设定在-5℃，以防止由于在淀积中等离子体辐射造成的过分的升温。另外，最好是，形成偏压溅射含铜金属层84，使得它的厚度t10大于上述的t9。最好是t9+t10的厚度和不小于1微米。
然后，在氩和氮的惰性气体的环境中，在如上所述形成了种子含铜金属层80、电镀铜层82和偏压溅射的含铜金属层84的衬底上进行热处理。在200-500℃的温度下，这个热处理能进行约30分钟。因为这样的热处理，种子含铜金属层80、电镀铜层82和偏压溅射的含铜金属层84的结晶取向转变成(200)，也获得具有大到几百微米的晶粒的含铜金属层86(图9d)。另外，在种子含铜金属层80和/或偏压溅射的含铜金属层84含有异种元素时，因为由于热处理，异种元素扩散到电镀铜层82中，所以异种元素在整个含铜金属层86中均匀扩散。然后，进行CMP平面化，从而形成连接栓塞28和第二含铜金属互连22b(图9e)。
根据此实施例，因为含铜金属层66a由几百微米的巨大晶粒构成，所以几乎在连接栓塞28和第二含铜互连22b的表面上不存在晶界。因此，几乎不能够产生空穴。另外，因为含铜金属层66a是由铜和异种元素的合金构成的，能够增进连接栓塞28和第二含铜金属互连22b的强度。而且，这个热处理提供的另一个优点是，第一含铜金属互连22a和连接栓塞28的阻抗变得比热处理前的低。
第四实施例
这个实施例表示具有不同宽度的两个互连的制造方法，下面参照图10a-10f说明。下面，与在第一实施例中涉及的图3a-5相似的组件用相同的符号表示，在情况允许时将省略其说明。
首先，在硅衬底(未示出)上的电介质层106上，形成第一SiCN层12和第一HSQ层14a，在其上，设置规定设计构图的光致抗蚀层(未示出)，在第一SiCN层12和第一HSQ层14a上顺序腐蚀，形成第一互连沟道90和第二互连沟道91(图10a)。这里，第一互连沟道90比第二互连沟道91宽。例如，第一互连沟道90的宽度不小于1微米，而第二互连沟道91比1微米窄。
然后，通过溅射和反应(reactive)溅射将Ta和TaN分层，在整个衬底上形成钽族阻挡金属层24a(Ta的厚度约20毫微米，TaN的厚度约为10毫微米)(图10b)。
接下来，在钽族阻挡金属层24a上通过溅射形成种子含铜金属层60(约厚100毫微米)。然后进行电解电镀，在种子含铜金属层60上形成电镀铜层62(平面部分约厚200毫微米)(图10c)。所述电镀铜层62能够与第一实施例的相似的方式形成。在此阶段，电镀铜层62具有(111)取向。最好是这样形成电镀铜层62，使得它的厚度不完全填充第一互连沟道90。
然后，在清洁室中用室温的Ar/H2等离子体溅射和还原在电镀铜层62的表面上的氧化铜。再然后，在不暴露到大气的情况下衬底被转移到含铜金属溅射室，在此在电镀铜层62上，进行向衬底施加RF(高频)偏压或DC(直流)偏压的偏压溅射，形成偏压溅射含铜金属层64，以填充第一互连沟道90(图10d)。溅射的条件与第一实施例中使用的相似。在此实施例，最好是，与第一实施例相同，这样形成偏压溅射含铜金属层64，使得它在平面部分的厚度t12大于电镀铜层62和种子含铜金属层60的厚度和t11。最好是t11+t12的厚度和不小于1微米。
现在，在氩和氮的惰性气体的环境中，在如上所述形成了种子含铜金属层60、电镀铜层62和偏压溅射的含铜金属层64的衬底上进行热处理。在200-500℃的温度下，这个热处理能进行约30分钟。因为这样的热处理，种子含铜金属层60、电镀铜层62和偏压溅射的含铜金属层64的结晶取向转变成(200)，也获得具有大到几百微米的晶粒的含铜金属层66a(图10e)。另外，在种子含铜金属层60和/或偏压溅射的含铜金属层64含有异种元素时，因为由于热处理，异种元素扩散到电镀铜层62中，所以异种元素在整个含铜金属层66a中均匀扩散。
然后，将进行CMP除去在第一互连沟道90和第二互连沟道91外的多余的含铜金属层66a和钽族阻挡金属层24a，使得含铜金属层66a等仅保留在第一互连沟道90和第二互连沟道91内，从而形成宽的互连94和窄的互连96(图10f)。
上述工艺过程的结果，宽的互连94和窄的互连96均由表面上具有(200)取向的含铜金属层66a构成。另外，在种子含铜金属层60和/或偏压溅射的含铜金属层64含有异种元素时，因为由于热处理，异种元素向电镀铜层62的扩散，所以在宽互连94和窄互连96中，异种元素在整个含铜金属层66a均匀扩散。
第五实施例
此实施例与第四实施例相同，也涉及具有不同宽度的两个互连的制造方法。在此实施例中，偏压溅射含铜金属层64的厚度不同于第四实施例的。改变偏压溅射含铜金属层64的厚度造成在构成宽互连94和窄互连96的含铜金属层表面上的不同取向，以及在含铜金属层含有异种元素时，造成异种元素不同的扩散状态。参照图10a-11c详细说明。
根据在第四实施例中所述的图10a-10c的工艺过程，首先在第一互连沟道90和第二互连沟道91上形成钽族阻挡金属层24a。之后，在钽族阻挡金属层24a上通过溅射形成种子含铜金属层60，继续在种子含铜金属层60上形成电镀铜层62。在此实施例中，种子含铜金属层60不一定必须含有异种元素。另外，形成电镀铜层62使得它的厚度不完全填充第一互连沟道90。
然后，在清洁室中，电镀铜层62表面上的氧化铜用室温的Ar/H2等离子体溅射和还原。再然后，在不暴露到大气的情况下衬底被转移到含铜金属溅射室，在此在电镀铜层62上，进行向衬底施加RF(高频)偏压或DC(直流)偏压的偏压溅射，形成偏压溅射含铜金属层64，使得填充第一互连沟道90(图11a)。形成偏压溅射含铜金属层64的形成过程，如溅射等的条件，与在第四实施例中使用的相似，同时，在此实施例中，最好是，形成偏压溅射含铜金属层64，使得它在平面部分的厚度t13不大于电镀铜层62和种子含铜金属层60的厚度和t11。但是，在此阶段，最好是，形成偏压溅射含铜金属层64，使得在第一互连90内的部分上的它的厚度t14大于t11。
然后，在200-500℃的温度下，在氩和氮的惰性气体的环境中，在如上所述形成了种子含铜金属层60、电镀铜层62和偏压溅射的含铜金属层64的衬底上进行热处理。因为这样的热处理，偏压溅射含铜金属层64中含有的异种元素扩散到电镀铜层62和种子含铜金属层60，从而形成含铜金属层66a(图11b)。在此阶段，在第一互连90内和上的种子含铜金属层60、电镀铜层62和偏压溅射含铜金属层64的结晶取向转变成(200)，也获得具有大到几百微米的晶粒。现在，通过灯光退火(lamp annealing)这个热处理能进行相对短的时间，如5-10分钟。结果，因为偏压溅射的含铜金属层64占据第一互连沟道90的大部分，所以通过短时间的热处理，异种元素能够在整个第一互连沟道90中均匀扩散，同时因为第二互连沟道91的主要部分用种子含铜金属层60和电镀铜层62填充，所以异种元素仅能在第二互连沟道91的上部扩散。
然后，进行CMP除去在第一互连沟道90和第二互连沟道91外的多余的含铜金属层66a和钽族阻挡金属层24a，使得含铜金属层66a等仅保留在第一互连沟道90和第二互连沟道91内，从而形成宽的互连94和窄的互连96(图11f)。
上述工艺过程的结果是，宽的互连94由表面上具有(200)取向的含铜金属层66a构成。相对照，窄的互连96由表面上具有(111)取向的含铜金属层98构成。另外，当偏压溅射的含铜金属层64含有异种元素时，由于热处理，异种元素扩散到电镀铜层94中。在宽互连94中，异种元素在整个互连中均匀扩散，同时在窄的互连96中异种元素仅在互连的上部扩散。
因此，根据此实施例，对应力迁移较敏感的宽的互连以大晶粒方式形成，异种元素在整个互连中均匀扩散，而在阻抗降低是主要问题的窄的互连中，异种元素仅在互连的上部扩散。这样一来，能够增进宽互连的应力迁移阻抗，和能够降低窄互连的互连阻抗。
第六实施例
这个实施例是将本发明用于电极焊盘的例子。为检验在半导体晶片上的半导体器件的电特性，普遍采用这样的方法，其中在要检验的器件中预先形成用于检查的电极焊盘，使得传感器探针能接触电极焊盘。下面参照图12a-13b说明，其中设置用于检查的电极焊盘的半导体器件的制造方法。
开始，在硅衬底210上形成由互连和夹层电介质膜等构成的多层211。在最顶部的夹层电介质膜上形成，由TiN/Ti层213，铝互连212和另一TiN/Ti层213构成的互连层。然后，形成由包括SiON和SiO2两层的夹层电介质膜214，从而形成到达互连层的上表面的通孔222(图12a)。
接下来，在夹层电介质膜214上顺序形成，粘接的Ti层(或TiW层)215，含铜金属层217和TiW层221，此后，以安装焊球(solderingball)相当的大小进行构图，因此形成焊盘电极(图12b)。与第一实施例的含铜金属层66a相似的方法，形成含铜金属层217。首先，在Ti层(或TiW层)215上通过溅射形成种子含铜金属层(约厚100毫微米)，在其上形成电镀含铜层(在平面部分约厚200毫微米)。然后通过偏压溅射在电镀铜层上形成偏压溅射含铜金属层(平面部分约厚1000毫微米)。这里，种子含铜金属层仅由铜构成，但是也可以含有从具有比铜低的的氧化还原电位的金属中选出一种或不少于两种异种元素，如Mg、Sn、Zn、Cd等。偏压溅射含铜金属层也能含有这样的异种元素。现在，在惰性氩和氮的环境中，在其上形成了种子含铜金属层、电镀含铜层和偏压溅射含铜金属层的衬底上进行热处理。在200-500℃的温度下，可进行30分钟热处理。因为这样的热处理，种子含铜金属层、电镀铜层和偏压溅射含铜金属层的结晶取向变成(200)，并获得具有大到几百微米的晶粒的含铜金属层217。另外，因为种子含铜金属层和/或偏压溅射含铜金属层中含有的异种元素扩散到电镀铜层，所以异种元素在整个含铜金属层217中均匀扩散。
然后形成聚亚酰胺层218，以覆盖焊盘电极，在聚亚酰胺层218上构图设置开口，以致暴露一部分焊盘电极(图12c)。此后，利用过氧化氢水溶液进行湿式腐蚀除去在开口的底部上的TiW层221，形成图12d所示的结构。
在这状态下，进行在半导体晶片上形成的半导体器件的电特性的检查。在此阶段，在含铜金属层217的表面上形成铜的氧化物层223(图13a)，随后在开口219中形成焊球221(图13b)。
在此实施例中，因为焊盘电极是由含有高抗腐蚀性的异种元素的含铜金属构成，所以能够防止在制造工艺过程当中的腐蚀。
例子
根据第一实施例中说明的各步骤制造出图14示出的双层互连结构，进行了成品率的评价。这个双层互连的结构是所谓的“通链viachain”型的，其中平行设置第一含铜金属互连22a的10000条线，并与第一含铜金属互连22a垂直地，平行设置第二含铜金属互连22b的10000条线。这些互连通过20000个连接的栓塞28连接。图中省略了半导体衬底和夹层电介质膜等。在向在这个通链的端部上两点施加预定电压时，电流沿图中的箭头表示的方向中流动。在这个配置下，能够测量通过这10000条第一含铜金属互连22a、10000条第二含铜金属互连和20000个连接栓塞的阻抗。
这里，关于根据第一实施例说明的含铜金属层66a、76和66b，相对于含铜金属层的整个金属重量含银量为0.1％的试样表示为互连a1，不含银的试样表示为互连a2。
也作为参考，相对于通过电镀形成种子含铜金属层60、形成电镀铜层以填充互连沟道然后退火制造的互连，也相对于相似制造的连接栓塞测量通链阻抗的成品率。参见这些项目，相对于互连和连接栓塞的整个金属(重量)含银0.1％的试样表示为互连结构a3，不含银的试样的表示为互连结构a4。
表1
互连结构   淀积方法 含银量重量％     成品率
a1   电镀→偏压溅射 0.1     88～98
a2   电镀→偏压溅射 0     78～84
a3   电镀 0.1     72～82
a4   电镀 0     8～19
相对于互连结构a1-a4，求出相应各试样的阻抗的相对值，限定通链的原始阻抗值为100％。表1示出一定范围的阻抗值的原因是，制备了记录多个结果的为了评价的多个上述试样。此值越高，该项获得的应力迁移阻抗越高。
从表1可见，通过电镀和偏压溅射含铜金属层形成的含铜金属层的热处理，使得在其表面上的结晶取向成为(200)和晶粒变大，制造出的互连结构a1和a2，明显地比在电镀后仅通过热处理制造的互连a3和a4优越。
另外，在构成互连的金属当中含有含银作为异种元素的互连结构a1比仅由铜构成的互连a2好。鉴于上述工作例子的这些结果证明，在含铜金属层的表面上实现基本均匀一致的取向，和形成较大晶粒，以减少在含铜金属表面上的晶粒的数目，在抑制应力迁移中是有效的。而且也证明，用含有银异种元素的铜合金构成互连，起到有效抑制应力迁移的作用。
根据本发明，能够增进具有金属区域的半导体器件的相对于EM和应力迁移的阻抗。另外，本发明提供的制造方法能够在稳定的质量水平上生产这样的半导体器件。
虽然通过示范的实施例说明了本发明，但是，本领域普通技术人员能够在不偏离权利要求的本发明范围内做出各种修改。本发明的范围由权利要求进行限定。

Claims (10)

1.一种制造半导体器件的方法，其特征在于包括步骤：
在半导体衬底上形成电介质层；
在所述电介质层上形成第一槽；
形成第一金属层，从而所述第一槽的一部分被填充并且第二槽形成在所述第一金属层上；
在所述第一金属层上形成第二金属层以填满所述第二槽，该第二金属层含有是所述第一层主要成分的金属、和与所述第一金属层不同的至少一种异种元素；和
对所述第一金属层和所述第二金属层进行热处理，以形成异种元素扩散的金属层。
2.根据权利要求1的制造方法，还包括步骤，除去在所述第一槽外形成的所述异种元素扩散的金属层。
3.根据权利要求1的制造方法，其中，所述异种元素扩散的金属层的所述平均晶粒尺寸不小于1微米。
4.根据权利要求1的制造方法，其中，通过所述形成异种元素扩散的金属层的步骤，所述异种元素扩散的金属层的所述表面达到基本均匀的(200)的取向。
5.根据权利要求1的制造方法，其中，
所述形成第一槽的步骤包括：在所述电介质层上形成第一互连沟道和比所述第一互连沟道窄的第二互连沟道的步骤；
所述形成第一金属层的步骤包括：形成所述第一金属层使得填充所述第一互连沟道的内部的一部分和所述第二互连沟道的整个内部的步骤；以及
所述形成第二金属层的步骤包括：在所述第一金属层上形成所述第二金属层，使得也填充所述第一互连沟道的所述内部的其余部分的步骤。
6.根据权利要求1的制造方法，其中，所述第二金属层在其平面部分的厚度大于所述第一金属层在其平面部分的厚度。
7.根据权利要求1的制造方法，其中，在形成所述第一金属层的所述步骤中，用电镀法形成所述第一金属层。
8.根据权利要求1的制造方法，其中，形成所述第一金属层的所述步骤还包括步骤：
在所述半导体衬底上，通过溅射，形成种子金属层，它含有是所述第一金属层的主要成分的金属和所述异种元素；和
通过电镀形成所述第一金属层以覆盖所述种子金属层。
9.根据权利要求1的制造方法，其中，在形成所述第二金属层的所述步骤中，用向所述半导体衬底施加偏压的偏压溅射方法，形成所述第二金属层。
10.根据权利要求1的制造方法，其中，所述第一金属层主要含铜。
CNB03147165XA 2002-07-08 2003-07-08 半导体器件和其制造方法 Expired - Fee Related CN100339972C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP198432/2002 2002-07-08
JP2002198432A JP4555540B2 (ja) 2002-07-08 2002-07-08 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2007100889078A Division CN101030568B (zh) 2002-07-08 2003-07-08 半导体器件和金属互连

Publications (2)

Publication Number Publication Date
CN1494129A CN1494129A (zh) 2004-05-05
CN100339972C true CN100339972C (zh) 2007-09-26

Family

ID=30437195

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2007100889078A Expired - Fee Related CN101030568B (zh) 2002-07-08 2003-07-08 半导体器件和金属互连
CNB03147165XA Expired - Fee Related CN100339972C (zh) 2002-07-08 2003-07-08 半导体器件和其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2007100889078A Expired - Fee Related CN101030568B (zh) 2002-07-08 2003-07-08 半导体器件和金属互连

Country Status (3)

Country Link
US (2) US6949832B2 (zh)
JP (1) JP4555540B2 (zh)
CN (2) CN101030568B (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6833320B2 (en) * 2002-11-04 2004-12-21 Intel Corporation Removing sacrificial material by thermal decomposition
JP2005038971A (ja) * 2003-07-17 2005-02-10 Ebara Corp 半導体装置及びその製造方法
US7192495B1 (en) * 2003-08-29 2007-03-20 Micron Technology, Inc. Intermediate anneal for metal deposition
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법
KR100575618B1 (ko) * 2003-10-07 2006-05-03 매그나칩 반도체 유한회사 구리막의 연마 방법 및 이를 이용한 구리막 배선의 형성방법
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
JP2006019708A (ja) * 2004-06-04 2006-01-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
CN100372098C (zh) * 2004-06-04 2008-02-27 株式会社东芝 半导体器件的制造方法及半导体器件
JP4528035B2 (ja) * 2004-06-18 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP4455214B2 (ja) * 2004-08-05 2010-04-21 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4940950B2 (ja) * 2004-08-12 2012-05-30 日本電気株式会社 半導体装置の製造方法
JP2006100698A (ja) 2004-09-30 2006-04-13 Toshiba Corp 半導体装置の製造方法
US7189650B2 (en) 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
CN100364057C (zh) * 2004-11-24 2008-01-23 中芯国际集成电路制造(上海)有限公司 用于金属阻挡层与晶种集成的方法与系统
DE102005005325B4 (de) * 2005-02-04 2011-12-15 Adesto Technology Corp., Inc. Verfahren zur Herstellung einer resistiv schaltenden nicht-flüchtigen Speicherzelle
US7544606B2 (en) * 2005-06-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method to implement stress free polishing
US7795134B2 (en) * 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20070032077A1 (en) * 2005-08-08 2007-02-08 Tzung-Yu Hung Method of manufacturing metal plug and contact
CN1983550A (zh) * 2005-12-14 2007-06-20 中芯国际集成电路制造(上海)有限公司 提高可靠性和成品率的消除铜位错的方法
EP1845554A3 (en) * 2006-04-10 2011-07-13 Imec A method to create super secondary grain growth in narrow trenches
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
JP4783261B2 (ja) 2006-10-30 2011-09-28 株式会社東芝 半導体装置の製造方法
US8157158B2 (en) * 2007-01-30 2012-04-17 International Business Machines Corporation Modification of solder alloy compositions to suppress interfacial void formation in solder joints
US20090197103A1 (en) * 2007-01-30 2009-08-06 Da-Yuan Shih Modification of pb-free solder alloy compositions to improve interlayer dielectric delamination in silicon devices and electromigration resistance in solder joints
US20090197114A1 (en) * 2007-01-30 2009-08-06 Da-Yuan Shih Modification of pb-free solder alloy compositions to improve interlayer dielectric delamination in silicon devices and electromigration resistance in solder joints
JP2008198703A (ja) * 2007-02-09 2008-08-28 Nec Electronics Corp 半導体装置の製造方法
JP5346497B2 (ja) 2007-06-12 2013-11-20 株式会社半導体エネルギー研究所 半導体装置
DE102007035837A1 (de) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
US7998857B2 (en) * 2007-10-24 2011-08-16 Intel Corporation Integrated circuit and process for fabricating thereof
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
JP5502339B2 (ja) * 2009-02-17 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI467658B (zh) * 2009-07-21 2015-01-01 United Microelectronics Corp 半導體製程
CN101996932B (zh) * 2009-08-20 2013-03-06 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
US9177917B2 (en) * 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
CN103187395B (zh) * 2011-12-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体互连结构及形成方法
CN103943550B (zh) * 2013-01-18 2016-07-27 中芯国际集成电路制造(上海)有限公司 顶层金属互连层的制造方法
US9425092B2 (en) * 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
KR101482429B1 (ko) * 2013-08-12 2015-01-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9558930B2 (en) 2014-08-13 2017-01-31 International Business Machines Corporation Mixed lithography approach for e-beam and optical exposure using HSQ
JP6253854B1 (ja) * 2016-03-30 2017-12-27 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置
US9847468B1 (en) * 2016-06-20 2017-12-19 Asm Technology Singapore Pte Ltd Plated lead frame including doped silver layer
CN107154380B (zh) * 2017-05-11 2020-04-24 上海华力微电子有限公司 一种金属互连结构的制备方法
CN109037148B (zh) * 2018-07-27 2021-06-15 武汉新芯集成电路制造有限公司 一种改善铜沉积富积的方法
CN111952263B (zh) * 2019-05-16 2022-08-05 上海交通大学 一种微米级单晶铜互连结构及其制备方法
US11430693B1 (en) * 2021-03-10 2022-08-30 Yuan Ze University Method for microstructure modification of conducting lines

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204524A (ja) * 1998-01-12 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
US6043153A (en) * 1997-09-25 2000-03-28 Advanced Micro Devices, Inc. Method for reducing electromigration in a copper interconnect
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US20020047208A1 (en) * 1999-08-18 2002-04-25 Cyprian Emeka Uzoh Method and structure for improving electromigration of chip interconnects
US6391774B1 (en) * 1999-04-21 2002-05-21 Nec Corporation Fabrication process of semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61264739A (ja) * 1985-05-20 1986-11-22 Oki Electric Ind Co Ltd 電極配線パタ−ンの形成方法
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
JPH04207033A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd 半導体装置の製造方法
US6517894B1 (en) * 1998-04-30 2003-02-11 Ebara Corporation Method for plating a first layer on a substrate and a second layer on the first layer
JP2933615B1 (ja) * 1998-07-15 1999-08-16 静岡日本電気株式会社 デジタルコードレスにおける通話チャネル切替判定装置
US6218302B1 (en) 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6121141A (en) * 1998-11-24 2000-09-19 Advanced Micro Devices, Inc. Method of forming a void free copper interconnects
JP2000349085A (ja) 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
GB0031806D0 (en) * 2000-12-29 2001-02-07 Chemetall Plc Electroless copper plating of ferrous metal substrates
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6043153A (en) * 1997-09-25 2000-03-28 Advanced Micro Devices, Inc. Method for reducing electromigration in a copper interconnect
JPH11204524A (ja) * 1998-01-12 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US6391774B1 (en) * 1999-04-21 2002-05-21 Nec Corporation Fabrication process of semiconductor device
US20020047208A1 (en) * 1999-08-18 2002-04-25 Cyprian Emeka Uzoh Method and structure for improving electromigration of chip interconnects

Also Published As

Publication number Publication date
CN1494129A (zh) 2004-05-05
US7476611B2 (en) 2009-01-13
JP4555540B2 (ja) 2010-10-06
US6949832B2 (en) 2005-09-27
CN101030568B (zh) 2010-05-26
US20040014312A1 (en) 2004-01-22
US20050095847A1 (en) 2005-05-05
CN101030568A (zh) 2007-09-05
JP2004040022A (ja) 2004-02-05

Similar Documents

Publication Publication Date Title
CN100339972C (zh) 半导体器件和其制造方法
CN1652310A (zh) 半导体器件和制造方法以及电镀液
CN1231970C (zh) 半导体器件
CN1476086A (zh) 半导体器件和半导体器件的制造方法
CN1444276A (zh) 半导体器件及其制造方法
CN1842903A (zh) 半导体装置及制造方法
CN1181532C (zh) 制造半导体器件的方法
CN1565047A (zh) 半导体器件的制造方法
CN1649125A (zh) 半导体器件的制造方法
CN1665017A (zh) 半导体器件及其制造方法
CN1458689A (zh) 半导体器件
CN1518075A (zh) 有机绝缘膜、其制造方法、使用该有机绝缘膜的半导体器件及其制造方法
CN1815728A (zh) 半导体器件以及其制造方法
CN1835226A (zh) 半导体器件及其制造方法
CN1897245A (zh) 半导体器件及其制造方法
CN1276506C (zh) 半导体器件及其制造方法
CN1536660A (zh) 半导体器件及其制造方法
CN1135618C (zh) 半导体装置及其制造方法
CN1842904A (zh) 半导体装置及其制造方法
CN1542958A (zh) 半导体器件及其制造方法
CN1510748A (zh) 具有多层互连结构的半导体器件及其制造方法
CN1519926A (zh) 半导体器件及其制造方法
CN1444279A (zh) 半导体器件及其制作方法
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1697175A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070926

Termination date: 20190708

CF01 Termination of patent right due to non-payment of annual fee