JP4307592B2 - 半導体素子における配線形成方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子における配線形成方法に関するものである。
【０００２】
【従来の技術】
Ａｌ配線に代わる次世代配線材料としてＣｕが注目されている。１．６９μΩｃｍの低い抵抗を有することもさることながら、優れたエレクトロマイグレーション（ＥＭ）耐性が得られるためである。しかしながら、配線の微細化による電流密度の増加に対して、高い信頼性を確保するためには、Ｃｕ自身の強化が必要になる。Ｃｕ膜のＥＭ耐性向上のためには、Ｃｕ膜の結晶性を改良する方法が、一つには考えられる。そのため、〈１１１〉に高配向したＴｉＮ膜の下地の使用が有効である。〈１１１〉に高配向したＴｉＮ膜上では、Ｃｕ膜も〈１１１〉に強く配向するためである（参考文献：Ｅｘｔｅｎｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９７ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｒｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，１９９７．ｐｐ．２９８−２９９）。
【０００３】
近年、絶縁膜の平坦化技術として導入されている化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術が、ダマシンＣｕ配線の形成にも使われ始めている背景がある。ダマシン配線の適用は、反応性イオンエッチング（ＲＩＥ）による微細な配線形成がＣｕでは困難であるという問題を解消し、層間膜の優れた段差被覆性を不要にする利点がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、ダマシン法により加工した配線は従来のＲＩＥ加工の配線とは異なり、Ｃｕ配線の下部だけではなく、側壁部においても下地膜からの結晶的な影響を受けると考えられる。そのため、側壁に接するＣｕグレインをエッジ領域（Ｅｄｇｅ ｒｅｇｉｏｎ）、それ以外のＣｕグレインを中央領域（Ｃｅｎｔｅｒ ｒｅｇｉｏｎ）と分類分けを行い、それぞれのグレインの配向性を解析した。その解析を行った配線の幅は５μｍであり、Ｃｕの平均グレインサイズは０．９μｍである。
【０００５】
その結果、エッジ領域は中央領域に比べ、〈１１１〉配向したＣｕグレインが減少することがわかった。このことは、上記の考え方を支持する。また、配線幅が狭くなるにつれ、前記の下地膜の利用によるＣｕ膜の結晶性改善効果が小さくなることもわかっている。
【０００６】
本発明は、上記問題点を除去し、微細ダマシンＣｕ配線に対する下地膜からの結晶的な影響を抑制することにより、ＥＭ耐性に優れた半導体素子における配線形成方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体素子における配線形成方法において、半導体基板（２１３）上に中間絶縁膜（２１５）を形成する工程と、前記中間絶縁膜（２１５）に形成したいパターンに応じた溝（２１７）を形成する工程と、Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜（２１９）及びＴｉＮ膜（２２１）を成膜し、次に、ＳｉＮ膜（２２３）を形成する工程と、前記ＳｉＮ膜（２２３）の形成が済んだ下地基板に対して溝側壁部以外のＳｉＮ膜（２２３）を除去する工程と、Ｃｕ膜（２２７）を堆積する工程と、前記Ｃｕ膜（２２７）の形成が済んだ下地基板に対して熱処理を行い、前記溝（２１７）をＣｕで埋め込む工程と、前記溝部以外の不要なＣｕ膜（２２７）、ＴｉＮ膜（２２１）、Ｔｉ膜（２１９）を除去する工程とを施し、Ｃｕ配線（２２９）を形成するようにしたものである。
【０００８】
〔２〕半導体素子における配線形成方法において、半導体基板（３１３）上に中間絶縁膜（３１５）を形成する工程と、前記中間絶縁膜（３１５）に形成したいパターンに応じた溝を形成する工程と、Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜（３１９）及びＴｉＮ膜（３２１）を成膜する工程と、Ｂイオン注入することによって、ＴｉＮ／Ｔｉ積層膜の最表面層のみ非晶質化し、非晶質層（３２３）を形成する工程と、Ｃｕ下地層の非晶質化が済んだ下地に対して、溝側壁部以外の非晶質層（３２３）を除去する工程と、Ｃｕ膜を堆積する工程と、前記Ｃｕ膜の形成が済んだ下地基板に対して熱処理を行い、前記溝をＣｕで埋め込む工程と、前記溝部以外の不要なＣｕ膜、ＴｉＮ膜（３２１）、Ｔｉ膜（３１９）を除去する工程とを施し、Ｃｕ配線（３２７）を形成するようにしたものである。
【０００９】
〔３〕半導体素子における配線形成方法において、半導体基板（４１３）上に中間絶縁膜（４１５）を形成する工程と、前記中間絶縁膜（４１５）に形成したいパターンに応じた溝を形成する工程と、Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜（４１９）及びＴｉＮ膜（４２１）を成膜する工程と、レジスト（４２３）を塗布する工程と、前記レジスト（４２３）のエッチバックを行い、このエッチバックにより前記溝の中にレジスト（４２３）を残す工程と、前記溝の外及び側壁部のＴｉＮ／Ｔｉ積層膜を除去する工程と、前記溝の中のレジスト（４２３）をアッシング除去した後に、Ｃｕ膜を堆積し、前記溝部以外の不要なＣｕ膜、ＴｉＮ膜（４２１）、Ｔｉ膜（４１９）を除去する工程とを施し、Ｃｕ配線（４３１）を形成するとともに、このＣｕ配線（４３１）の底部には、Ｔｉ膜（４２７）とＴｉＮ膜（４２９）が残されるようにしたものである。
【００１０】
〔４〕半導体素子における配線形成方法において、半導体基板（５１３）上に中間絶縁膜（５１５）を形成する工程と、前記中間絶縁膜（５１５）を研磨する工程と、Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜（５１７）及びＴｉＮ膜（５１９）を成膜する工程と、前記Ｔｉ膜（５１７）及びＴｉＮ膜（５１９）をパターニングする工程と、層間絶縁膜（５２１）を成膜し、形成したいパターンに応じた配置で溝（５２３）を形成し、この溝（５２３）の底部にはパターニングされたＴｉＮ膜（５１９）が露出するように形成する工程と、Ｃｕ膜を堆積する工程と、前記Ｃｕ膜の形成が済んだ下地基板に対して、熱処理を行い、前記溝（５２３）をＣｕで埋め込む工程とを施し、Ｃｕ配線（５２５）を形成するようにしたものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、詳細に説明する。
【００１２】
図１は本発明の参考例を示す半導体素子における配線形成工程断面図である。
【００１３】
（１）まず、図１（Ａ）に示すように、配線を形成したい下地基板１１１として半導体基板１１３上に中間絶縁膜１１５を備えたものを用いる。
【００１４】
（２）次に、図１（Ｂ）に示すように、セル部と周辺部のグローバルな平坦化のためにＣＭＰにより所定量中間絶縁膜１１５の研磨を行う。その後、形成したいパターンに応じた配置で溝１１７を、公知のリソグラフィー技術及びエッチング技術により形成する。
【００１５】
（３）次に、図１（Ｃ）に示すように、Ｃｕの結晶性を向上させる役割を担う下地として、ここでは、ＩＭＰ（Ｉｏｎｉｚｅｄ Ｍｅｔａｌ Ｐｌａｓｕｍａ）スパッタ、コリメートスパッタ、ロングスロースパッタ等の指向性を高めた成膜法により、１００Åの膜厚を有するＴｉ膜１１９及び４００Åの膜厚を有するＴｉＮ膜１２１を、真空中で連続して成膜する。
【００１６】
例えば、Ｔｉ膜１１９はＡｒガスを流しながら、ＤＣパワー３〜５ｋＷ、ＲＦパワー２〜４ｋＷ、成膜圧力１０〜５０ｍＴｏｒｒの条件で、ＴｉＮ膜１２１はＮ2 ガスを流しながら、ＤＣパワー４〜８ｋＷ、ＲＦパワー１．５〜４ｋＷ、成膜圧力２５〜４０ｍＴｏｒｒの条件でＩＭＰスパッタにより形成する。この時、Ｔｉ膜１１９及びＴｉＮ膜１２１を指向性を高めたスパッタ方法で堆積することにより溝の側壁への堆積を抑制する。
【００１７】
（４）次に、図１（Ｄ）に示すように、薄膜としてＣｕ膜１２３を７０００Åの膜厚で、スパッタ法により堆積する。
【００１８】
スパッタ時のパワーは８ｋＷ、Ａｒ圧力は０．８ｍＴｏｒｒとしている。Ｃｕ膜１２３の形成が済んだ下地に対して、スパッタ装置の成膜室から出すことなく、超高真空中（ここでは１０-10 Ｔｏｒｒ程度の真空）で熱処理を行う。この熱処理によりＣｕがリフローし、溝１１７をＣｕで埋め込むことができる。
【００１９】
（５）次いで、図１（Ｅ）に示すように、溝部以外の不要なＣｕ膜、ＴｉＮ膜を化学的機械研磨法（ＣＭＰ）により除去する。使用するスラリーはＡｌ2 Ｏ3 ベースのものであり、スラリーとＨ2 Ｏ2 を３：１の割合で混合する。キャリアのダウンフォースは３ｐｓｉ（ポンド・スケア・インチ）、キャリア及びテーブルスピードはそれぞれ３０ｒｐｍとする。不要なＣｕ膜、ＴｉＮ膜の除去が済むと、所望のＣｕ配線１２５が得られる。
【００２０】
この参考例では、Ｃｕの結晶性を向上させる下地として、ＴｉＮ／Ｔｉ積層膜を用いたが、Ｔｉの直接窒化膜（例えば、Ｔｉ膜を７６０℃、３０ｓｅｃでＮ2 雰囲気で熱処理をして形成）を用いても良い。また、ここでは、配線材料にＣｕを用いているが、アルミニウムあるいはアルミニウム合金を用いても良い。
【００２１】
本発明によれば、指向性を高めた下地膜の成膜により、溝底部におけるＣｕ下地膜の堆積膜厚は極薄膜になる。そのため、溝側壁に接するＣｕグレインの側壁下地層からの結晶的な影響を抑制でき、主に溝底部の下地膜によりＣｕの結晶性が改善されるため、ダマシンＣｕ配線において優れたＥＭ耐性を実現できる。本参考例は、工程数は以下に述べる実施例に比べて最も少ない。
【００２２】
次に、本発明の第１実施例について説明する。
【００２３】
図２は本発明の第１実施例を示す半導体素子における配線形成工程断面図である。
【００２４】
（１）まず、図２（Ａ）に示すように、配線を形成したい下地基板２１１として、この実施例では半導体基板２１３上に中間絶縁膜２１５を備えたものを用いる。
【００２５】
（２）次に、図２（Ｂ）に示すように、セル部と周辺部のグローバルな平坦化のためにＣＭＰにより所定量中間絶縁膜２１５の研磨を行う。その後、形成したいパターンに応じた配置で溝２１７を、公知のリソグラフィー技術及びエッチング技術により形成する。
【００２６】
（３）次に、図２（Ｃ）に示すように、Ｃｕの結晶性を向上させる役割を担う下地として、ここでは、スパッタ法を用いて１００Åの膜厚を有するＴｉ膜２１９及び４００Åの膜厚を有するＴｉＮ膜２２１を、真空中で連続して成膜する。例えば、Ｔｉ膜２１９はＡｒガスを流しながら、パワー１ｋＷ、成膜圧力２ｍＴｏｒｒの条件で、ＴｉＮ膜２２１はＮ2 ガスを流しながら、パワー５ｋＷ、成膜圧力９ｍＴｏｒｒの条件で形成する。次に、ＳｉＮ膜２２３を化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により形成する。
【００２７】
この実施例では、成膜温度４２０℃、チャンバー圧力４Ｔｏｒｒ、ＲＦパワー５００Ｗの成膜条件にてＳｉＨ4 、ＮＨ3 、Ｎ2 ガスを用いて、ＳｉＮ膜２２３を５００Å堆積する。
【００２８】
（４）次に、図２（Ｄ）に示すように、ＳｉＮ膜２２３の形成が済んだ下地基板に対して、溝側壁部以外のＳｉＮ膜２２３を異方性エッチングにより除去する。ここでは、ＲＦパワー１３００Ｗ、チャンバー圧力４０ｍＴｏｒｒの条件にて、ＣＨＦ3 、ＣＯガスを用いてエッチングを行う。
【００２９】
（５）次いで、図２（Ｅ）に示すように、薄膜としてＣｕ膜２２７を７０００Å、スパッタ法により堆積する。ここで、スパッタ時のパワーは８ｋＷ、Ａｒ圧力は０．８ｍＴｏｒｒとしている。次いで、Ｃｕ膜２２７の形成が済んだ下地基板に対して、スパッタ装置の成膜室から出すことなく、超高真空中（ここでは１０-10 Ｔｏｒｒ程度の真空）で熱処理を行う。この熱処理により、Ｃｕがリフローし、溝２１７をＣｕで埋め込むことができる。
【００３０】
（６）次に、図２（Ｆ）に示すように、溝部以外の不要なＣｕ膜２２７、ＳｉＮ膜２２３、ＴｉＮ膜２２１、Ｔｉ膜２１９を化学的機械研磨法（ＣＭＰ）により除去する。使用するスラリーはＡｌ2 Ｏ3 ベースのものであり、スラリーとＨ2 Ｏ2 を３：１の割合で混合する。キャリアのダウンフォースは３ｐｓｉ、キャリア及びテーブルスピードはそれぞれ３０ｒｐｍとする。不要なＣｕ膜２２７、ＳｉＮ膜２２３、ＴｉＮ膜２２１、Ｔｉ膜２１９の除去が済むと、所望のＣｕ配線２２９が得られる。
【００３１】
この実施例によれば、Ｃｕ配線２２９は溝底部の下地膜のみに接触するため、溝底部からの結晶情報を引き継ぐことができる。したがって、溝側壁に接するＣｕグレインの側壁下地層からの結晶的な影響を制御でき、ダマシンＣｕ配線において優れたＥＭ耐性を実現できる。
【００３２】
次に、本発明の第２実施例について説明する。
【００３３】
図３は本発明の第２実施例を示す半導体素子における配線形成工程断面図である。
【００３４】
（１）上記第１実施例で示した図２（Ａ）〜図２（Ｂ）までと同じ工程（説明は省略する）を経た後に、図３（Ａ）に示すように、Ｃｕの結晶性を向上させる役割を担う下地として、スパッタ法を用いて１００Åの膜厚を有するＴｉ膜３１９及び４００Åの膜厚を有するＴｉＮ膜３２１を、真空中で連続して成膜する。なお、ここでは、配線を形成したい下地基板３１１として半導体基板３１３上に中間絶縁膜３１５を備えたものを用いる。
【００３５】
（２）次に、図３（Ｂ）に示すように、例えば加速電圧１０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件にてＢイオン注入することによって、ＴｉＮ／Ｔｉ積層膜の最表面層のみ非晶質化し、非晶質層３２３を形成する。
【００３６】
この時、ＡｒスパッタによるＴｉＮ／Ｔｉ積層膜表面層の非晶質化を行っても構わない。
【００３７】
（３）次に、図３（Ｃ）に示すように、Ｃｕ下地層の非晶質化が済んだ下地に対して、溝側壁部以外の非晶質層を異方性エッチングにより除去する。例えば、ＲＦパワー７０Ｗ、マイクロ波４００ｍＡ、チャンバー圧力５ｍＴｏｒｒでＢＣｌ3 及びＣｌ2 ガスを導入した条件でエッチングを行う。
【００３８】
（４）次いで、図３（Ｄ）に示すように、図２（Ｅ）以降に示した工程を同様に施すことにより、所望のＣｕ配線３２７が得られる。
【００３９】
この実施例によれば、イオン注入あるいはＡｒによるスパッタによりＣｕの下地層の結晶性を変質させることにより、溝側壁に接するＣｕグレインの側壁下地層からの結晶的な影響を抑制できるため、第１実施例に比べて工程数を減らすことができる。ダマシンＣｕ配線のＥＭ耐性の向上もさることながら、第１実施例に比べ低抵抗なＣｕの断面積をより大きくすることができ、配線抵抗も下げられる。つまり、ＴｉＮ膜の表面が非晶質化されるので、下地層の厚みは、実質的には、ＴｉＮ／Ｔｉ積層膜の厚みにすぎない。
【００４０】
次に、本発明の第３実施例について説明する。
【００４１】
図４は本発明の第３実施例を示す半導体素子における配線形成工程断面図である。
【００４２】
（１）第１実施例で示した図２（Ｂ）までと同じ工程（説明は省略する）を経た後に、図４（Ａ）に示すように、Ｃｕの結晶性を向上させる役割を担う下地として、スパッタ法を用いて１００Åの膜厚を有するＴｉ膜４１９及び４００Åの膜厚を有するＴｉＮ膜４２１を、真空中で連続して成膜する。なお、ここでは、配線を形成したい下地基板４１１として半導体基板４１３上に中間絶縁膜４１５を備えたものを用いる。
【００４３】
（２）次に、図４（Ｂ）に示すように、レジスト４２３を塗布する。
【００４４】
（３）次に、図４（Ｃ）に示すように、レジスト４２３のエッチバックを行う。このエッチバックにより、溝の中にレジスト４２３を残す。
【００４５】
（４）続いて、図４（Ｄ）に示すように、溝の外及び側壁部のＴｉＮ／Ｔｉ積層膜を異方性エッチングにより除去する。例えば、ＲＦパワー８０Ｗ、マイクロ波３００ｍＡ、チャンバー圧力１０ｍＴｏｒｒで１００％Ｃ１2 ガスを導入した条件でエッチングを行う。このとき、レジスト：ＴｉＮのエッチレートは１：２程度が得られる。溝の中のレジストをアッシング除去した後に、図２（Ｅ）以降に示した工程を同様に施すことにより、所望のＣｕ配線４３１が得られる。なお、Ｃｕ配線４２７の底部には、Ｔｉ膜４２７とＴｉＮ膜４２９が残される。
【００４６】
この実施例によれば、優れたＥＭ耐性を有するダマシンＣｕ配線を実現しつつ、溝側壁部におけるＣｕの下地膜を除去することにより、Ｃｕの断面積をより大きくすることが可能であり、第１乃至第２実施例よりも配線抵抗を下げることができる。
【００４７】
次に、本発明の第４実施例について説明する。
【００４８】
図５は本発明の第４実施例を示す半導体素子における配線形成工程断面図である。
【００４９】
（１）図２（Ａ）と同じ工程（説明は省略する）を経た後に、ＣＭＰにより中間絶縁膜を研磨する。次に、図５（Ａ）に示すように、Ｃｕの結晶性を向上させる役割を担う下地として、スパッタ法を用いてＴｉ膜５１７及びＴｉＮ膜５１９を、真空中で連続して成膜する。Ｔｉ膜５１７及びＴｉＮ膜５１９の堆積膜厚は、それぞれ１００Å及び４００Åとする。このＴｉ膜５１７及びＴｉＮ膜５１９を公知のリソグラフィー技術及びエッチング技術によりパターニングする。なお、ここでは、配線を形成したい下地基板５１１として半導体基板５１３上に中間絶縁膜５１５を備えたものを用いる。
【００５０】
（２）次に、図５（Ｂ）に示すように、層間絶縁膜５２１を成膜し、形成したいパターンに応じた配置で溝５２３を形成する。この時、溝底部にはパターニングされたＴｉＮ膜５１９が露出している。
【００５１】
（３）続いて、図５（Ｃ）に示すように、第１実施例で示した図２（Ｅ）以降に示した工程を同様に施すことにより、所望のＣｕ配線５２５が得られる。
【００５２】
この実施例によれば、Ｃｕの下地膜を予めパターニングしておくことにより、溝の中をＣｕのみで埋めることを可能にする。そのため、第１乃至第３実施例に比べ、Ｃｕ配線の断面積は最も大きくなるため、この実施例によれば、さらに配線抵抗を低減することができる。
【００５３】
また、Ｃｕの結晶性は溝底部の下地膜の部分の影響だけを受けるために、優れたＥＭ耐性を有するダマシンＣｕ配線も実現できる。第１実施例のように溝の中にＣｕの下地層が形成されていないため、下地層の厚さをさらに厚くすることにより、ダマシンＣｕ配線の結晶性の一層の向上も可能にする。
【００５４】
なお、本発明は、上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から排除するものではない。
【００５５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００５６】
（Ａ）請求項１記載の発明によれば、配線は溝底部の下地膜のみに接触するため、溝底部からの結晶情報を引き継ぐ。したがって、溝側壁に接する配線グレインの側壁下地層からの結晶的な影響を制御でき、ダマシン配線において優れたＥＭ耐性を実現できる。
【００５７】
（Ｂ）請求項２記載の発明によれば、イオン注入あるいはＡｒによるスパッタにより配線の下地層の結晶性を変質させることにより、溝側壁に接する配線グレインの側壁下地層からの結晶的な影響を抑制できるため、上記（Ａ）に比べて工程数が減らせる。ダマシン配線のＥＭ耐性の向上もさることながら、上記（Ａ）に比べ低抵抗な配線の断面積をより大きくすることができ、配線抵抗も下げられる。
【００５８】
（Ｃ）請求項３記載の発明によれば、優れたＥＭ耐性を有するダマシン配線を実現しつつ、溝側壁部における配線の下地膜を除去することにより、配線の断面積をより大きくすることが可能であり、上記（Ａ）乃至（Ｂ）よりも配線抵抗を下げることができる。
【００５９】
（Ｄ）請求項４記載の発明によれば、配線の下地膜を予めパターニングしておくことにより、溝の中を配線のみで埋めることを可能にする。そのため、上記（Ａ）乃至（Ｃ）に比べ、配線の断面積は最も大きくなるため、さらに配線抵抗を低減することができる。
【図面の簡単な説明】
【図１】 本発明の参考例を示す半導体素子における配線形成工程断面図である。
【図２】 本発明の第１実施例を示す半導体素子における配線形成工程断面図である。
【図３】 本発明の第２実施例を示す半導体素子における配線形成工程断面図である。
【図４】 本発明の第３実施例を示す半導体素子における配線形成工程断面図である。
【図５】 本発明の第４実施例を示す半導体素子における配線形成工程断面図である。
【符号の説明】
１１１，２１１，３１１，４１１，５１１ 下地基板
１１３，２１３，３１３，４１３，５１３ 半導体基板
１１５，２１５，３１５，４１５，５１５ 中間絶縁膜
１１７，２１７，５２３ 溝
１１９，２１９，３１９，４１９，４２７，５１７ Ｔｉ膜
１２１，２２１，３２１，４２１，４２９，５１９ ＴｉＮ膜
１２３，２２７ Ｃｕ膜
１２５，２２９，３２７，４３１，５２５ Ｃｕ配線
２２３ ＳｉＮ膜
３２３ 非晶質層
４２３ レジスト
５２１ 層間絶縁膜

Claims (4)

  1. （ａ）半導体基板上に中間絶縁膜を形成する工程と、
    （ｂ）前記中間絶縁膜に形成したいパターンに応じた溝を形成する工程と、
    （ｃ）Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜及びＴｉＮ膜を成膜し、次に、ＳｉＮ膜を形成する工程と、
    （ｄ）前記ＳｉＮ膜の形成が済んだ下地基板に対して溝側壁部以外のＳｉＮ膜を除去する工程と、
    （ｅ）Ｃｕ膜を堆積する工程と、
    （ｆ）前記Ｃｕ膜の形成が済んだ下地基板に対して熱処理を行い、前記溝をＣｕで埋め込む工程と、
    （ｇ）前記溝部以外の不要なＣｕ膜、ＴｉＮ膜、Ｔｉ膜を除去する工程とを施し、Ｃｕ配線を形成することを特徴とする半導体素子における配線形成方法。
  2. （ａ）半導体基板上に中間絶縁膜を形成する工程と、
    （ｂ）前記中間絶縁膜に形成したいパターンに応じた溝を形成する工程と、
    （ｃ）Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜及びＴｉＮ膜を成膜する工程と、
    （ｄ）Ｂイオン注入することによって、ＴｉＮ／Ｔｉ積層膜の最表面層のみ非晶質化し、非晶質層を形成する工程と、
    （ｅ）Ｃｕ下地層の非晶質化が済んだ下地に対して、溝側壁部以外の非晶質層を除去する工程と、
    （ｆ）Ｃｕ膜を堆積する工程と、
    （ｇ）前記Ｃｕ膜の形成が済んだ下地基板に対して熱処理を行い、前記溝をＣｕで埋め込む工程と、
    （ｈ）前記溝部以外の不要なＣｕ膜、ＴｉＮ膜、Ｔｉ膜を除去する工程とを施し、Ｃｕ配線を形成することを特徴とする半導体素子における配線形成方法。
  3. （ａ）半導体基板上に中間絶縁膜を形成する工程と、
    （ｂ）前記中間絶縁膜に形成したいパターンに応じた溝を形成する工程と、
    （ｃ）Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜及びＴｉＮ膜を成膜する工程と、
    （ｄ）レジストを塗布する工程と、
    （ｅ）前記レジストのエッチバックを行い、このエッチバックにより前記溝の中にレジストを残す工程と、
    （ｆ）前記溝の外及び側壁部のＴｉＮ／Ｔｉ積層膜を除去する工程と、
    （ｇ）前記溝の中のレジストをアッシング除去した後に、Ｃｕ膜を堆積し、前記溝部以外の不要なＣｕ膜、ＴｉＮ膜、Ｔｉ膜を除去する工程とを施し、Ｃｕ配線を形成するとともに、該Ｃｕ配線の底部には、Ｔｉ膜とＴｉＮ膜が残されるようにしたことを特徴とする半導体素子における配線形成方法。
  4. （ａ）半導体基板上に中間絶縁膜を形成する工程と、
    （ｂ）前記中間絶縁膜を研磨する工程と、
    （ｃ）Ｃｕの結晶性を向上させる役割を担う下地として、Ｔｉ膜及びＴｉＮ膜を成膜する工程と、
    （ｄ）前記Ｔｉ膜及びＴｉＮ膜をパターニングする工程と、
    （ｅ）層間絶縁膜を成膜し、形成したいパターンに応じた配置で溝を形成し、該溝の底部にはパターニングされたＴｉＮ膜が露出するように形成する工程と、
    （ｆ）Ｃｕ膜を堆積する工程と、
    （ｇ）前記Ｃｕ膜の形成が済んだ下地基板に対して、熱処理を行い、前記溝をＣｕで埋め込む工程とを施し、Ｃｕ配線を形成することを特徴とする半導体素子における配線形成方法。
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