JP2000021884A - 半導体素子における配線形成方法 - Google Patents

半導体素子における配線形成方法

Info

Publication number
JP2000021884A
JP2000021884A JP10191465A JP19146598A JP2000021884A JP 2000021884 A JP2000021884 A JP 2000021884A JP 10191465 A JP10191465 A JP 10191465A JP 19146598 A JP19146598 A JP 19146598A JP 2000021884 A JP2000021884 A JP 2000021884A
Authority
JP
Japan
Prior art keywords
wiring
forming
groove
thin film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10191465A
Other languages
English (en)
Other versions
JP4307592B2 (ja
Inventor
Kazuhide Abe
一英 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP19146598A priority Critical patent/JP4307592B2/ja
Priority to US09/346,943 priority patent/US6103618A/en
Publication of JP2000021884A publication Critical patent/JP2000021884A/ja
Priority to US09/609,930 priority patent/US6514848B1/en
Priority to US10/320,582 priority patent/US6903008B2/en
Application granted granted Critical
Publication of JP4307592B2 publication Critical patent/JP4307592B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 微細ダマシンＣｕ配線に対する下地膜からの
結晶的な影響を抑制することにより、ＥＭ耐性に優れた
半導体素子における配線形成方法を提供する。 【解決手段】 下地基板に形成したいパターンに応じた
溝１１７を形成する工程と、前記溝を形成した下地基板
に後に形成される配線の結晶性を向上させるための下地
層を形成する工程と、配線材料の薄膜を形成する工程
と、配線材料の薄膜を形成した下地基板に対してその薄
膜を前記溝内に埋め込むための熱処理をする工程と、前
記熱処理した薄膜の形成面側を、所定量研磨し、配線を
形成する工程を施す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子におけ
る配線形成方法に関するものである。
【０００２】
【従来の技術】Ａｌ配線に代わる次世代配線材料として
Ｃｕが注目されている。１．６９μΩｃｍの低い抵抗を
有することもさることながら、優れたエレクトロマイグ
レーション（ＥＭ）耐性が得られるためである。しかし
ながら、配線の微細化による電流密度の増加に対して、
高い信頼性を確保するためには、Ｃｕ自身の強化が必要
になる。Ｃｕ膜のＥＭ耐性向上のためには、Ｃｕ膜の結
晶性を改良する方法が、一つには考えられる。そのた
め、〈１１１〉に高配向したＴｉＮ膜の下地の使用が有
効である。〈１１１〉に高配向したＴｉＮ膜上では、Ｃ
ｕ膜も〈１１１〉に強く配向するためである（参考文
献：Ｅｘｔｅｎｄ Ａｂｓｔｒａｃｔｓ ｏｆｔｈｅ
１９９７ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒ
ｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｒｅ Ｄｅｖｉｃ
ｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，１９９７．ｐｐ．
２９８−２９９）。
【０００３】近年、絶縁膜の平坦化技術として導入され
ている化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術が、
ダマシンＣｕ配線の形成にも使われ始めている背景があ
る。ダマシン配線の適用は、反応性イオンエッチング
（ＲＩＥ）による微細な配線形成がＣｕでは困難である
という問題を解消し、層間膜の優れた段差被覆性を不要
にする利点がある。
【０００４】
【発明が解決しようとする課題】しかしながら、ダマシ
ン法により加工した配線は従来のＲＩＥ加工の配線とは
異なり、Ｃｕ配線の下部だけではなく、側壁部において
も下地膜からの結晶的な影響を受けると考えられる。そ
のため、側壁に接するＣｕグレインをエッジ領域（Ｅｄ
ｇｅ ｒｅｇｉｏｎ）、それ以外のＣｕグレインを中央
領域（Ｃｅｎｔｅｒ ｒｅｇｉｏｎ）と分類分けを行
い、それぞれのグレインの配向性を解析した。その解析
を行った配線の幅は５μｍであり、Ｃｕの平均グレイン
サイズは０．９μｍである。
【０００５】その結果、エッジ領域は中央領域に比べ、
〈１１１〉配向したＣｕグレインが減少することがわか
った。このことは、上記の考え方を支持する。また、配
線幅が狭くなるにつれ、前記の下地膜の利用によるＣｕ
膜の結晶性改善効果が小さくなることもわかっている。
本発明は、上記問題点を除去し、微細ダマシンＣｕ配線
に対する下地膜からの結晶的な影響を抑制することによ
り、ＥＭ耐性に優れた半導体素子における配線形成方法
を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体素子における配線形成方法において、下地
基板に形成したいパターンに応じた溝を形成する工程
と、前記溝を形成した下地基板に後に形成される配線の
結晶性を向上させるための下地層を形成する工程と、配
線材料の薄膜を形成する工程と、前記配線材料の薄膜を
形成した下地基板に対してこの薄膜を前記溝内に埋め込
むための熱処理をする工程と、前記熱処理した薄膜の形
成面側を、所定量研磨し、配線を形成する工程を施すよ
うにしたものである。
【０００７】〔２〕半導体素子における配線形成方法に
おいて、下地基板に形成したいパターンに応じた溝を形
成する工程と、前記溝を形成した下地基板に後に形成さ
れる配線の結晶性を向上させるための下地層を形成する
工程と、絶縁膜もしくは後の配線の結晶性を改善しない
下地層を形成する工程と、エッチバックにより前記溝の
側壁部に絶縁膜もしくは後に形成される配線の結晶性を
改善しない下地層を形成する工程と、配線材料の薄膜を
形成する工程と、前記配線材料の薄膜を形成した下地基
板に対してこの薄膜を前記溝内に埋め込むための熱処理
をする工程と、前記熱処理した薄膜の形成面側を、所定
量研磨し、配線を形成する工程を施すようにしたもので
ある。
【０００８】〔３〕半導体素子における配線形成方法に
おいて、下地基板に形成したいパターンに応じた溝を形
成する工程と、前記溝を形成した下地基板に後に形成さ
れる配線の結晶性を向上させるための下地層を形成する
工程と、前記下地層を非晶質化する工程と、前記溝の側
壁以外の非晶質化した下地層を除去する工程と、配線材
料の薄膜を形成する工程と、前記配線材料の薄膜を形成
した下地基板に対してこの薄膜を前記溝内に埋め込むた
めの熱処理をする工程と、前記熱処理した薄膜の形成面
側を、所定量研磨し、配線を形成する工程を施すように
したものである。
【０００９】〔４〕半導体素子における配線形成方法に
おいて、下地基板に形成したいパターンに応じた溝を形
成する工程と、前記溝を形成した下地基板に後に形成さ
れる配線の結晶性を向上させるための下地層を形成する
工程と、レジストあるいは絶縁膜を形成する工程と、前
記レジストあるいは絶縁膜をエッチバックにより溝の中
にこのレジストあるいは絶縁膜を残す工程と、前記下地
層を溝の底部のみに残す工程と前記溝の中のレジストあ
るいは絶縁膜を除去する工程と、配線材料の薄膜を形成
する工程と、前記配線材料の薄膜を形成した下地基板に
対してこの薄膜を前記構内に埋め込むための熱処理をす
る工程と、前記熱処理した薄膜の形成面側を、所定量研
磨し、配線を形成する工程を施すようにしたものであ
る。
【００１０】〔５〕半導体素子における配線形成方法に
おいて、下地基板に後に形成される配線の結晶性を向上
させるための下地層をパターニングする工程と、前記下
地層に対応するとともに、下地基板に形成したいパター
ンに応じた溝を形成する工程と、配線材料の薄膜を形成
する工程と、前記配線材料の薄膜を形成した下地基板に
対してこの薄膜を前記溝内に埋め込むための熱処理をす
る工程と、前記熱処理した薄膜の形成面を、所定量研磨
し、配線を形成する工程を施すようにしたものである。
【００１１】〔６〕上記〔１〕、〔２〕、〔３〕、
〔４〕又は〔５〕記載の半導体素子における配線形成方
法において、前記配線の結晶性を向上させるための下地
層として、ＴｉＮとＴｉの積層膜、ＴｉＮ膜から選ばれ
る少なくとも１種類を用いるようにしたものである。 〔７〕上記〔２〕記載の半導体素子における配線形成方
法において、前記配線の結晶性を改善しない下地層とし
て、Ｗ、Ｍｏ及びＴａから選ばれる少なくとも１種の材
料を用いるようにしたものである。
【００１２】〔８〕上記〔１〕、〔２〕、〔３〕、
〔４〕又は〔５〕記載の半導体素子における配線形成方
法において、前記配線形成材料を、銅もしくは銅合金、
あるいはアルミニウムもしくはアルミニウム合金とする
ようにしたものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、詳細に説明する。図１は本発明の第１実施例を示す
半導体素子における配線形成工程断面図である。 （１）まず、図１（Ａ）に示すように、配線を形成した
い下地基板１１１として半導体基板１１３上に中間絶縁
膜１１５を備えたものを用いる。
【００１４】（２）次に、図１（Ｂ）に示すように、セ
ル部と周辺部のグローバルな平坦化のためにＣＭＰによ
り所定量中間絶縁膜１１５の研磨を行う。その後、形成
したいパターンに応じた配置で溝１１７を、公知のリソ
グラフィー技術及びエッチング技術により形成する。 （３）次に、図１（Ｃ）に示すように、Ｃｕの結晶性を
向上させる役割を担う下地として、ここでは、ＩＭＰ
（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｕｍａ）スパッタ、コ
リメートスパッタ、ロングスロースパッタ等の指向性を
高めた成膜法により、１００Åの膜厚を有するＴｉ膜１
１９及び４００Åの膜厚を有するＴｉＮ膜１２１を、真
空中で連続して成膜する。
【００１５】例えば、Ｔｉ膜１１９はＡｒガスを流しな
がら、ＤＣパワー３〜５ｋＷ、ＲＦパワー２〜４ｋＷ、
成膜圧力１０〜５０ｍＴｏｒｒの条件で、ＴｉＮ膜１２
１はＮ2 ガスを流しながら、ＤＣパワー４〜８ｋＷ、Ｒ
Ｆパワー１．５〜４ｋＷ、成膜圧力２５〜４０ｍＴｏｒ
ｒの条件でＩＭＰスパッタにより形成する。この時、Ｔ
ｉ膜１１９及びＴｉＮ膜１２１を指向性を高めたスパッ
タ方法で堆積することにより溝の側壁への堆積を抑制す
る。
【００１６】（４）次に、図１（Ｄ）に示すように、薄
膜としてＣｕ膜１２３を７０００Åの膜厚で、スパッタ
法により堆積する。スパッタ時のパワーは８ｋＷ、Ａｒ
圧力は０．８ｍＴｏｒｒとしている。Ｃｕ膜１２３の形
成が済んだ下地に対して、スパッタ装置の成膜室から出
すことなく、超高真空中（ここでは１０-10 Ｔｏｒｒ程
度の真空）で熱処理を行う。この熱処理によりＣｕがリ
フローし、溝１１７をＣｕで埋め込むことができる。
【００１７】（５）次いで、図１（Ｅ）に示すように、
溝部以外の不要なＣｕ膜、ＴｉＮ膜を化学的機械研磨法
（ＣＭＰ）により除去する。使用するスラリーはＡｌ2
Ｏ3ベースのものであり、スラリーとＨ2 Ｏ2 を３：１
の割合で混合する。キャリアのダウンフォースは３ｐｓ
ｉ（ポンド・スケア・インチ）、キャリア及びテーブル
スピードはそれぞれ３０ｒｐｍとする。不要なＣｕ膜、
ＴｉＮ膜の除去が済むと、所望のＣｕ配線１２５が得ら
れる。
【００１８】この実施例では、Ｃｕの結晶性を向上させ
る下地として、ＴｉＮ／Ｔｉ積層膜を用いたが、Ｔｉの
直接窒化膜（例えば、Ｔｉ膜を７６０℃、３０ｓｅｃで
Ｎ2雰囲気で熱処理をして形成）を用いても良い。ま
た、ここでは、配線材料にＣｕを用いているが、アルミ
ニウムあるいはアルミニウム合金を用いても良い。本発
明によれば、指向性を高めた下地膜の成膜により、溝側
壁部におけるＣｕ下地膜の堆積膜厚は極薄膜になる。そ
のため、溝側壁に接するＣｕグレインの側壁下地層から
の結晶的な影響を抑制でき、主に溝底部の下地膜により
Ｃｕの結晶性が改善されるため、ダマシンＣｕ配線にお
いて優れたＥＭ耐性を実現できる。本発明は、工程数は
以下に述べる実施例に比べて最も少ない。
【００１９】次に、本発明の第２実施例について説明す
る。図２は本発明の第２実施例を示す半導体素子におけ
る配線形成工程断面図である。 （１）まず、図２（Ａ）に示すように、配線を形成した
い下地基板２１１として、この実施例では半導体基板２
１３上に中間絶縁膜２１５を備えたものを用いる。
【００２０】（２）次に、図２（Ｂ）に示すように、セ
ル部と周辺部のグローバルな平坦化のためにＣＭＰによ
り所定量中間絶縁膜２１５の研磨を行う。その後、形成
したいパターンに応じた配置で溝２１７を、公知のリソ
グラフィー技術及びエッチング技術により形成する。 （３）次に、図２（Ｃ）に示すように、Ｃｕの結晶性を
向上させる役割を担う下地として、ここでは、スパッタ
法を用いて１００Åの膜厚を有するＴｉ膜２１９及び４
００Åの膜厚を有するＴｉＮ膜２２１を、真空中で連続
して成膜する。例えば、Ｔｉ膜２１９はＡｒガスを流し
ながら、パワー１ｋＷ、成膜圧力２ｍＴｏｒｒの条件
で、ＴｉＮ膜２２１はＮ2 ガスを流しながら、パワー５
ｋＷ、成膜圧力９ｍＴｏｒｒの条件で形成する。次に、
ＳｉＮ膜２２３を化学的気相成長法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により
形成する。
【００２１】この実施例では、成膜温度４２０℃、チャ
ンバー圧力４Ｔｏｒｒ、ＲＦパワー５００Ｗの成膜条件
にてＳｉＨ4 、ＮＨ3 、Ｎ2 ガスを用いて、ＳｉＮ膜２
２３を５００Å堆積する。 （４）次に、図２（Ｄ）に示すように、ＳｉＮ膜２２３
の形成が済んだ下地基板に対して、溝側壁部以外のＳｉ
Ｎ膜２２３を異方性エッチングにより除去する。ここで
は、ＲＦパワー１３００Ｗ、チャンバー圧力４０ｍＴｏ
ｒｒの条件にて、ＣＨＦ3 、ＣＯガスを用いてエッチン
グを行う。
【００２２】（５）次いで、図２（Ｅ）に示すように、
薄膜としてＣｕ膜２２７を７０００Å、スパッタ法によ
り堆積する。ここで、スパッタ時のパワーは８ｋＷ、Ａ
ｒ圧力は０．８ｍＴｏｒｒとしている。次いで、Ｃｕ膜
２２７の形成が済んだ下地基板に対して、スパッタ装置
の成膜室から出すことなく、超高真空中（ここでは１０
-10 Ｔｏｒｒ程度の真空）で熱処理を行う。この熱処理
により、Ｃｕがリフローし、溝２１７をＣｕで埋め込む
ことができる。
【００２３】（６）次に、図２（Ｆ）に示すように、溝
部以外の不要なＣｕ膜２２７、ＳｉＮ膜２２３、ＴｉＮ
膜２２１、Ｔｉ膜２１９を化学的機械研磨法（ＣＭＰ）
により除去する。使用するスラリーはＡｌ2 Ｏ3 ベース
のものであり、スラリーとＨ 2 Ｏ2 を３：１の割合で混
合する。キャリアのダウンフォースは３ｐｓｉ、キャリ
ア及びテーブルスピードはそれぞれ３０ｒｐｍとする。
不要なＣｕ膜２２７、ＳｉＮ膜２２３、ＴｉＮ膜２２
１、Ｔｉ膜２１９の除去が済むと、所望のＣｕ配線２２
９が得られる。
【００２４】この実施例によれば、Ｃｕ配線２２９は溝
底部の下地膜のみに接触するため、溝底部からの結晶情
報を引き継ぐことができる。したがって、溝側壁に接す
るＣｕグレインの側壁下地層からの結晶的な影響を制御
でき、ダマシンＣｕ配線において優れたＥＭ耐性を実現
できる。次に、本発明の第３実施例について説明する。
【００２５】図３は本発明の第３実施例を示す半導体素
子における配線形成工程断面図である。 （１）上記第２実施例で示した図２（Ａ）〜図２（Ｂ）
までと同じ工程（説明は省略する）を経た後に、図３
（Ａ）に示すように、Ｃｕの結晶性を向上させる役割を
担う下地として、スパッタ法を用いて１００Åの膜厚を
有するＴｉ膜３１９及び４００Åの膜厚を有するＴｉＮ
膜３２１を、真空中で連続して成膜する。なお、ここで
は、配線を形成したい下地基板３１１として半導体基板
３１３上に中間絶縁膜３１５を備えたものを用いる。
【００２６】（２）次に、図３（Ｂ）に示すように、例
えば加速電圧１０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の
条件にてＢイオン注入することによって、ＴｉＮ／Ｔｉ
積層膜の最表面層のみ非晶質化し、非晶質層３２３を形
成する。この時、ＡｒスパッタによるＴｉＮ／Ｔｉ積層
膜表面層の非晶質化を行っても構わない。
【００２７】（３）次に、図３（Ｃ）に示すように、Ｃ
ｕ下地層の非晶質化が済んだ下地に対して、溝側壁部以
外の非晶質層を異方性エッチングにより除去する。例え
ば、ＲＦパワー７０Ｗ、マイクロ波４００ｍＡ、チャン
バー圧力５ｍＴｏｒｒでＢＣｌ3 及びＣｌ2 ガスを導入
した条件でエッチングを行う。 （４）次いで、図３（Ｄ）に示すように、図２（Ｅ）以
降に示した工程を同様に施すことにより、所望のＣｕ配
線３２７が得られる。
【００２８】この実施例によれば、イオン注入あるいは
ＡｒによるスパッタによりＣｕの下地層の結晶性を変質
させることにより、溝側壁に接するＣｕグレインの側壁
下地層からの結晶的な影響を抑制できるため、第２実施
例に比べて工程数を減らすことができる。ダマシンＣｕ
配線のＥＭ耐性の向上もさることながら、第２実施例に
比べ低抵抗なＣｕの断面積をより大きくすることがで
き、配線抵抗も下げられる。つまり、ＴｉＮ膜の表面が
非晶質化されるので、下地層の厚みは、実質的には、Ｔ
ｉＮ／Ｔｉ積層膜の厚みにすぎない。
【００２９】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例を示す半導体素子におけ
る配線形成工程断面図である。 （１）第２実施例で示した図２（Ｂ）までと同じ工程
（説明は省略する）を経た後に、図４（Ａ）に示すよう
に、Ｃｕの結晶性を向上させる役割を担う下地として、
スパッタ法を用いて１００Åの膜厚を有するＴｉ膜４１
９及び４００Åの膜厚を有するＴｉＮ膜４２１を、真空
中で連続して成膜する。なお、ここでは、配線を形成し
たい下地基板４１１として半導体基板４１３上に中間絶
縁膜４１５を備えたものを用いる。
【００３０】（２）次に、図４（Ｂ）に示すように、レ
ジスト４２３を塗布する。 （３）次に、図４（Ｃ）に示すように、レジスト４２３
のエッチバックを行う。このエッチバックにより、溝の
中にレジスト４２３を残す。 （４）続いて、図４（Ｄ）に示すように、溝の外及び側
壁部のＴｉＮ／Ｔｉ積層膜を異方性エッチングにより除
去する。例えば、ＲＦパワー８０Ｗ、マイクロ波３００
ｍＡ、チャンバー圧力１０ｍＴｏｒｒで１００％Ｃ１2
ガスを導入した条件でエッチングを行う。このとき、レ
ジスト：ＴｉＮのエッチレートは１：２程度が得られ
る。溝の中のレジストをアッシング除去した後に、図２
（Ｅ）以降に示した工程を同様に施すことにより、所望
のＣｕ配線４３１が得られる。なお、Ｃｕ配線４２７の
底部には、Ｔｉ膜４２７とＴｉＮ膜４２９が残される。
【００３１】この実施例によれば、優れたＥＭ耐性を有
するダマシンＣｕ配線を実現しつつ、溝側壁部における
Ｃｕの下地膜を除去することにより、Ｃｕの断面積をよ
り大きくすることが可能であり、第１乃至第３実施例よ
りも配線抵抗を下げることができる。次に、本発明の第
５実施例について説明する。
【００３２】図５は本発明の第５実施例を示す半導体素
子における配線形成工程断面図である。 （１）図２（Ａ）と同じ工程（説明は省略する）を経た
後に、ＣＭＰにより中間絶縁膜を研磨する。次に、図５
（Ａ）に示すように、Ｃｕの結晶性を向上させる役割を
担う下地として、スパッタ法を用いてＴｉ膜５１７及び
ＴｉＮ膜５１９を、真空中で連続して成膜する。Ｔｉ膜
５１７及びＴｉＮ膜５１９の堆積膜厚は、それぞれ１０
０Å及び４００Åとする。このＴｉ膜５１７及びＴｉＮ
膜５１９を公知のリソグラフィー技術及びエッチング技
術によりパターニングする。なお、ここでは、配線を形
成したい下地基板５１１として半導体基板５１３上に中
間絶縁膜５１５を備えたものを用いる。
【００３３】（２）次に、図５（Ｂ）に示すように、層
間絶縁膜５２１を成膜し、形成したいパターンに応じた
配置で溝５２３を形成する。この時、溝底部にはパター
ニングされたＴｉＮ膜５１９が露出している。 （３）続いて、図５（Ｃ）に示すように、第２実施例で
示した図２（Ｅ）以降に示した工程を同様に施すことに
より、所望のＣｕ配線５２５が得られる。
【００３４】この実施例によれば、Ｃｕの下地膜を予め
パターニングしておくことにより、溝の中をＣｕのみで
埋めることを可能にする。そのため、第１乃至第４実施
例に比べ、Ｃｕ配線の断面積は最も大きくなるため、こ
の実施例によれば、さらに配線抵抗を低減することがで
きる。また、Ｃｕの結晶性は溝底部の下地膜の部分の影
響だけを受けるために、優れたＥＭ耐性を有するダマシ
ンＣｕ配線も実現できる。第１、第２実施例のように溝
の中にＣｕの下地層が形成されていないため、下地層の
厚さをさらに厚くすることにより、ダマシンＣｕ配線の
結晶性の一層の向上も可能にする。
【００３５】なお、本発明は、上記実施例に限定される
ものではなく、本発明の趣旨に基づき種々の変形が可能
であり、それらを本発明の範囲から排除するものではな
い。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （Ａ）請求項１、６又は８記載の発明によれば、指向性
を高めた下地膜の成膜により、溝側壁部における配線下
地膜の堆積膜厚は極薄膜になる。そのため、溝側壁に接
する配線グレインの側壁下地層からの結晶的な影響を抑
制でき、主に溝底部の下地膜により配線の結晶性が改善
されるため、ダマシン配線において優れたＥＭ耐性を実
現できる。
【００３７】（Ｂ）請求項２、６、７又は８記載の発明
によれば、配線は溝底部の下地膜のみに接触するため、
溝底部からの結晶情報を引き継ぐ。したがって、溝側壁
に接する配線グレインの側壁下地層からの結晶的な影響
を制御でき、ダマシン配線において優れたＥＭ耐性を実
現できる。 （Ｃ）請求項３、６又は８記載の発明によれば、イオン
注入あるいはＡｒによるスパッタにより配線の下地層の
結晶性を変質させることにより、溝側壁に接する配線グ
レインの側壁下地層からの結晶的な影響を抑制できるた
め、上記（Ｂ）に比べて工程数が減らせる。ダマシン配
線のＥＭ耐性の向上もさることながら、上記（Ｂ）に比
べ低抵抗な配線の断面積をより大きくすることができ、
配線抵抗も下げられる。
【００３８】（Ｄ）請求項４、６又は８記載の発明によ
れば、優れたＥＭ耐性を有するダマシン配線を実現しつ
つ、溝側壁部における配線の下地膜を除去することによ
り、配線の断面積をより大きくすることが可能であり、
上記（Ａ）乃至（Ｃ）よりも配線抵抗を下げることがで
きる。 （Ｅ）請求項５、６又は８記載の発明によれば、配線の
下地膜を予めパターニングしておくことにより、溝の中
を配線のみで埋めることを可能にする。そのため、上記
（Ａ）乃至（Ｄ）に比べ、配線の断面積は最も大きくな
るため、さらに配線抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体素子における
配線形成工程断面図である。
【図２】本発明の第２実施例を示す半導体素子における
配線形成工程断面図である。
【図３】本発明の第３実施例を示す半導体素子における
配線形成工程断面図である。
【図４】本発明の第４実施例を示す半導体素子における
配線形成工程断面図である。
【図５】本発明の第５実施例を示す半導体素子における
配線形成工程断面図である。
【符号の説明】
１１１，２１１，３１１，４１１，５１１ 下地基板 １１３，２１３，３１３，４１３，５１３ 半導体基
板 １１５，２１５，３１５，４１５，５１５ 中間絶縁
膜 １１７，２１７，５２３ 溝 １１９，２１９，３１９，４１９，４２７，５１７
Ｔｉ膜 １２１，２２１，３２１，４２１，４２９，５１９
ＴｉＮ膜 １２３，２２７ Ｃｕ膜 １２５，２２９，３２７，４３１，５２５ Ｃｕ配線 ２２３ ＳｉＮ膜 ３２３ 非晶質層 ４２３，４２５ レジスト ５２１ 層間絶縁膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】（ａ）下地基板に形成したいパターンに応
    じた溝を形成する工程と、（ｂ）前記溝を形成した下地
    基板に後に形成される配線の結晶性を向上させるための
    下地層を形成する工程と、（ｃ）配線材料の薄膜を形成
    する工程と、（ｄ）前記配線材料の薄膜を形成した下地
    基板に対して該薄膜を前記溝内に埋め込むための熱処理
    をする工程と、（ｅ）前記熱処理した薄膜の形成面側
    を、所定量研磨し、配線を形成する工程を施すことを特
    徴とする半導体素子における配線形成方法。
  2. 【請求項２】（ａ）下地基板に形成したいパターンに応
    じた溝を形成する工程と、（ｂ）前記溝を形成した下地
    基板に後に形成される配線の結晶性を向上させるための
    下地層を形成する工程と、（ｃ）絶縁膜もしくは後の配
    線の結晶性を改善しない下地層を形成する工程と、
    （ｄ）エッチバックにより前記溝の側壁部に絶縁膜もし
    くは後に形成される配線の結晶性を改善しない下地層を
    形成する工程と、（ｅ）配線材料の薄膜を形成する工程
    と、（ｆ）前記配線材料の薄膜を形成した下地基板に対
    して該薄膜を前記溝内に埋め込むための熱処理をする工
    程と、（ｇ）前記熱処理した薄膜の形成面側を、所定量
    研磨し、配線を形成する工程を施すことを特徴とする半
    導体素子における配線形成方法。
  3. 【請求項３】（ａ）下地基板に形成したいパターンに応
    じた溝を形成する工程と、（ｂ）前記溝を形成した下地
    基板に後に形成される配線の結晶性を向上させるための
    下地層を形成する工程と、（ｃ）前記下地層を非晶質化
    する工程と、（ｄ）前記溝の側壁以外の非晶質化した下
    地層を除去する工程と、（ｅ）配線材料の薄膜を形成す
    る工程と、（ｆ）前記配線材料の薄膜を形成した下地基
    板に対して該薄膜を前記溝内に埋め込むための熱処理を
    する工程と、（ｇ）前記熱処理した薄膜の形成面側を、
    所定量研磨し、配線を形成する工程を施すことを特徴と
    する半導体素子における配線形成方法。
  4. 【請求項４】（ａ）下地基板に形成したいパターンに応
    じた溝を形成する工程と、（ｂ）前記溝を形成した下地
    基板に後に形成される配線の結晶性を向上させるための
    下地層を形成する工程と、（ｃ）レジストあるいは絶縁
    膜を形成する工程と、（ｄ）前記レジストあるいは絶縁
    膜のエッチバックにより溝の中に該レジストあるいは絶
    縁膜を残す工程と、（ｅ）前記下地層を溝の底部のみに
    残す工程と前記溝の中のレジストあるいは絶縁膜を除去
    する工程と、（ｆ）配線材料の薄膜を形成する工程と、
    （ｇ）前記配線材料の薄膜を形成した下地基板に対して
    該薄膜を前記構内に埋め込むための熱処理をする工程
    と、（ｈ）前記熱処理した薄膜の形成面側を、所定量研
    磨し、配線を形成する工程を施すことを特徴とする半導
    体素子における配線形成方法。
  5. 【請求項５】（ａ）下地基板に後に形成される配線の結
    晶性を向上させるための下地層をパターニングする工程
    と、（ｂ）前記下地層に対応するとともに、下地基板に
    形成したいパターンに応じた溝を形成する工程と、
    （ｃ）配線材料の薄膜を形成する工程と、（ｄ）前記配
    線材料の薄膜を形成した下地基板に対して該薄膜を前記
    溝内に埋め込むための熱処理をする工程と、（ｅ）前記
    熱処理した薄膜の形成面を、所定量研磨し、配線を形成
    する工程を施すことを特徴とする半導体素子における配
    線形成方法。
  6. 【請求項６】 請求項１、２、３、４又は５記載の半導
    体素子における配線形成方法において、前記配線の結晶
    性を向上させるための下地層として、ＴｉＮとＴｉの積
    層膜、ＴｉＮ膜から選ばれる少なくとも１種類を用いる
    ことを特徴とする半導体素子における配線形成方法。
  7. 【請求項７】 請求項２記載の半導体素子における配線
    形成方法において、前記配線の結晶性を改善しない下地
    層として、Ｗ、Ｍｏ及びＴａから選ばれる少なくとも１
    種の材料を用いることを特徴とする半導体素子における
    配線形成方法。
  8. 【請求項８】 請求項１、２、３、４又は５記載の半導
    体素子における配線形成方法において、前記配線形成材
    料を、銅もしくは銅合金、あるいはアルミニウムもしく
    はアルミニウム合金とすることを特徴とする半導体素子
    における配線形成方法。
JP19146598A 1998-07-07 1998-07-07 半導体素子における配線形成方法 Expired - Fee Related JP4307592B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP19146598A JP4307592B2 (ja) 1998-07-07 1998-07-07 半導体素子における配線形成方法
US09/346,943 US6103618A (en) 1998-07-07 1999-07-02 Method for forming an interconnection in a semiconductor element
US09/609,930 US6514848B1 (en) 1998-07-07 2000-07-05 Method for forming an interconnection in a semiconductor element
US10/320,582 US6903008B2 (en) 1998-07-07 2002-12-17 Method for forming an interconnection in a semiconductor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19146598A JP4307592B2 (ja) 1998-07-07 1998-07-07 半導体素子における配線形成方法

Publications (2)

Publication Number Publication Date
JP2000021884A true JP2000021884A (ja) 2000-01-21
JP4307592B2 JP4307592B2 (ja) 2009-08-05

Family

ID=16275113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19146598A Expired - Fee Related JP4307592B2 (ja) 1998-07-07 1998-07-07 半導体素子における配線形成方法

Country Status (2)

Country Link
US (3) US6103618A (ja)
JP (1) JP4307592B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228876A (ja) * 2005-02-16 2006-08-31 Sharp Corp 太陽電池およびその製造方法
JP2009298042A (ja) * 2008-06-13 2009-12-24 Sharp Corp インクジェットヘッドおよびその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307592B2 (ja) * 1998-07-07 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体素子における配線形成方法
JP3358587B2 (ja) * 1999-05-26 2002-12-24 日本電気株式会社 半導体装置の製造方法
US6569751B1 (en) * 2000-07-17 2003-05-27 Lsi Logic Corporation Low via resistance system
US7540935B2 (en) * 2003-03-14 2009-06-02 Lam Research Corporation Plasma oxidation and removal of oxidized material
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
JP2005244178A (ja) * 2004-01-26 2005-09-08 Toshiba Corp 半導体装置の製造方法
US7378744B2 (en) * 2004-05-10 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7067409B2 (en) * 2004-05-10 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment at film layer to reduce sheet resistance and to improve via contact resistance
US7449409B2 (en) * 2005-03-14 2008-11-11 Infineon Technologies Ag Barrier layer for conductive features
US7713866B2 (en) * 2006-11-21 2010-05-11 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US9184134B2 (en) * 2014-01-23 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device structure
CN113316840A (zh) * 2019-03-28 2021-08-27 东京毅力科创株式会社 半导体装置的制造方法
CN113871344A (zh) * 2020-06-30 2021-12-31 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JP3346794B2 (ja) * 1991-07-24 2002-11-18 株式会社東芝 半導体装置及びその形成方法
US5723382A (en) * 1992-06-12 1998-03-03 Sandhu; Gurtej S. Method of making a low-resistance contact to silicon having a titanium silicide interface, an amorphous titanium nitride barrier layer and a conductive plug
JP2885616B2 (ja) * 1992-07-31 1999-04-26 株式会社東芝 半導体装置およびその製造方法
JPH06268083A (ja) * 1993-03-11 1994-09-22 Sony Corp 半導体装置の配線
KR960011865B1 (ko) * 1993-06-10 1996-09-03 삼성전자 주식회사 반도체 장치의 금속층 형성방법
US5442235A (en) * 1993-12-23 1995-08-15 Motorola Inc. Semiconductor device having an improved metal interconnect structure
JP3417751B2 (ja) * 1995-02-13 2003-06-16 株式会社東芝 半導体装置の製造方法
JPH09116015A (ja) * 1995-09-15 1997-05-02 Korea Electron Telecommun 接触ホール埋立方法
TW310461B (ja) * 1995-11-10 1997-07-11 Matsushita Electric Ind Co Ltd
EP0841690B1 (en) * 1996-11-12 2006-03-01 Samsung Electronics Co., Ltd. Tungsten nitride (WNx) layer manufacturing method and metal wiring manufacturing method
JP3147072B2 (ja) * 1998-02-26 2001-03-19 日本電気株式会社 半導体装置の製造方法
JP4307592B2 (ja) * 1998-07-07 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体素子における配線形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228876A (ja) * 2005-02-16 2006-08-31 Sharp Corp 太陽電池およびその製造方法
JP4518973B2 (ja) * 2005-02-16 2010-08-04 シャープ株式会社 太陽電池およびその製造方法
JP2009298042A (ja) * 2008-06-13 2009-12-24 Sharp Corp インクジェットヘッドおよびその製造方法

Also Published As

Publication number Publication date
JP4307592B2 (ja) 2009-08-05
US6103618A (en) 2000-08-15
US20030087490A1 (en) 2003-05-08
US6514848B1 (en) 2003-02-04
US6903008B2 (en) 2005-06-07

Similar Documents

Publication Publication Date Title
US6642146B1 (en) Method of depositing copper seed on semiconductor substrates
KR100365643B1 (ko) 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
US7645696B1 (en) Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US6217721B1 (en) Filling narrow apertures and forming interconnects with a metal utilizing a crystallographically oriented liner layer
US6500762B2 (en) Method of depositing a copper seed layer which promotes improved feature surface coverage
US7186648B1 (en) Barrier first method for single damascene trench applications
US6953742B2 (en) Tantalum barrier layer for copper metallization
US6538324B1 (en) Multi-layered wiring layer and method of fabricating the same
US6764940B1 (en) Method for depositing a diffusion barrier for copper interconnect applications
JP4307592B2 (ja) 半導体素子における配線形成方法
US20070059925A1 (en) Method of forming metal wiring layer of semiconductor device
EP0799903A2 (en) Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
US6066358A (en) Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer
JP2002517903A (ja) 他の場所でコンタクトを充填するためのプラズマ処理
US5918150A (en) Method for a chemical vapor deposition of copper on an ion prepared conductive surface
US6548415B2 (en) Method for the etchback of a conductive material
JP3048567B1 (ja) 半導体装置の製造方法
JP4790163B2 (ja) 半導体素子の金属配線形成方法
JPH09120991A (ja) 結晶学的に配向されたライナー層を利用した、狭いアパーチャに対する金属の充填及び相互接続の形成
US5985758A (en) Method for forming metal lines of semiconductor devices
KR100439475B1 (ko) 금속층 적층방법 및 장치
KR100364260B1 (ko) 반도체 집적 회로의 제조 방법
JPH1167766A (ja) 半導体装置の製造方法
US6835646B2 (en) Forming conductive layers on insulators by physical vapor deposition
JPH11288923A (ja) トレンチの形成方法およびそれを用いる半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050628

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070622

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090310

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090407

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090428

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090430

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees