TWI565025B - 半導體封裝體及其製作方法 - Google Patents

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Description

半導體封裝體及其製作方法
本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種半導體封裝體及其製作方法。
在半導體技術中，晶片製造商通常是經由提高晶片之時脈頻率、線路密度以及輸入/輸出端子的數目等方式，來製作出具備更高效能之邏輯運算處理晶片或較大資料儲存容量之記憶體晶片。為了避免電磁干擾(EMI)的問題影響到晶片運作時的穩定性，常見的作法是利用金屬罩體罩覆於包覆晶片的封裝膠體上，藉以將外部的電磁波阻隔於半導體封裝體之外。然而，前述金屬罩體並不具備抑制或減緩晶片運作時所產生的電源雜訊(或稱同步切換雜訊(Simultaneous switching noise, SSN))之效用，因此高速訊號運作之性能仍會受到電源雜訊的影響而下滑。
為了避免電源雜訊的問題影響到高速訊號運作之性能，常見的作法是設置去耦合電容元件(de-coupling capacitor)於晶片封裝結構，使去耦合電容元件電性連接於線路載板的電源端與接地端，並等效電性連接至晶片的電源端與接地端，藉以提供高速訊號操作時所需之瞬間充電電流與放電電流於電源與接地迴路間。然而，受制於去耦合電容元件的尺寸大小，會使得晶片封裝結構的體積增加，故無法滿足微小化的設計需求。另一種去耦合電容元件設置方式是將其內埋(或稱內藏)於線路載板中，此實施方式將使得線路載板的佈線複雜度增加或導電層層數增加，同樣無法滿足微小化的設計需求。
因此，如何在能夠滿足微小化半導體封裝體的設計需求之前提下，同時達到防止電磁干擾以及抑制或減緩電源雜訊之功效，便成為當前亟待解決的問題之一。
本發明提供一種半導體封裝體，其能同時防止電磁干擾以及抑制或減緩電源雜訊，並符合微小化的設計需求。
本發明提供一種半導體封裝體的製作方法，其能製作出同時具有防止電磁干擾以及抑制或減緩電源雜訊等功效的半導體封裝體，並符合微小化的設計需求。
本發明提出一種半導體封裝體，包括線路載板、晶片、絕緣層、第一金屬層、重配置線路結構、封裝膠體以及第二金屬層。晶片設置於線路載板上。晶片具有主動表面、與主動表面相對的背表面以及連接背表面與主動表面的側表面。絕緣層覆蓋於主動表面。第一金屬層覆蓋於背表面與側表面。重配置線路結構位於絕緣層上，且電性連接於主動表面與第一金屬層。晶片透過重配置線路結構電性連接於線路載板。封裝膠體位於線路載板上，且包覆晶片。第二金屬層覆蓋於封裝膠體，且電性連接於線路載板，進而於第一金屬層與第二金屬層之間形成去耦合電容。
在本發明的一實施例中，上述的第一金屬層延伸至絕緣層。
在本發明的一實施例中，上述的絕緣層暴露出主動表面上的多個電路端子。重配置線路結構包括圖案化導電層以及介電層。圖案化導電層位於絕緣層與這些電路端子上，並電性連接於這些電路端子中的電源端子與及第一金屬層。介電層位於絕緣層上，且覆蓋圖案化導電層。
在本發明的一實施例中，上述的介電層暴露出部分圖案化導電層。半導體封裝體更包括設置於被介電層所暴露出的圖案化導電層上的多個導電凸塊(Bump)。這些導電凸塊接合於線路載板。
在本發明的一實施例中，上述的介電層暴露出部分圖案化導電層，且線路載板具有被晶片所覆蓋的孔槽(Slot)。半導體封裝體更包括穿過孔槽的多條焊線。這些焊線接合於線路載板與被介電層所暴露出的圖案化導電層。
在本發明的一實施例中，上述的第二金屬層電性連接於線路載板的接地端子。
在本發明的一實施例中，上述的絕緣層暴露出主動表面上的多個電路端子以及主動表面鄰接側表面的部分。重配置線路結構包括圖案化導電層以及介電層。圖案化導電層位於絕緣層與這些電路端子上，並延伸至主動表面鄰接側表面的部分，以電性連接於這些電路端子中的電源端子與第一金屬層。介電層位於絕緣層上，且覆蓋圖案化導電層。
本發明提出一種半導體封裝體的製作方法，包括以下步驟。形成絕緣層於晶片的主動表面上。形成第一金屬層於晶片的背表面與側表面，其中背表面與主動表面彼此相對，且側表面連接背表面與主動表面。形成重配置線路結構於絕緣層上，並使重配置線路結構電性連接於主動表面與第一金屬層。使晶片透過重配置線路結構電性連接於線路載板。形成封裝膠體於線路載板上，以包覆晶片。形成第二金屬層於封裝膠體上，並使第二金屬層電性連接於線路載板，進而於第一金屬層與第二金屬層之間形成去耦合電容。
在本發明的一實施例中，上述的半導體封裝體的製作方法更包括使第一金屬層延伸至絕緣層。
在本發明的一實施例中，上述形成重配置線路結構於絕緣層上的步驟包括移除部分絕緣層，以暴露出主動表面上的多個電路端子。形成圖案化導電層於絕緣層與這些電路端子上，並使圖案化導電層電性連接於這些電路端子中的電源端子與第一金屬層。形成介電層於絕緣層上，以覆蓋圖案化導電層。
在本發明的一實施例中，上述使重配置線路結構電性連接於線路載板的步驟包括移除部分介電層，以暴露出圖案化導電層。形成多個導電凸塊於被介電層所暴露出的圖案化導電層上。使這些導電凸塊接合於線路載板。
在本發明的一實施例中，上述使重配置線路結構電性連接於線路載板的步驟包括移除部分介電層，以暴露出圖案化導電層。使晶片透過重配置線路結構覆蓋線路載板的孔槽。使多條焊線穿過孔槽，並接合於線路載板與被介電層所暴露出的圖案化導電層。
在本發明的一實施例中，上述使第二金屬層電性連接於線路載板的步驟包括使第二金屬層電性連接於線路載板的接地端子
在本發明的一實施例中，上述形成重配置線路結構於絕緣層上的步驟包括移除部分絕緣層，以暴露出主動表面上的多個電路端子以及主動表面鄰接側表面的部分。形成圖案化導電層於絕緣層與這些電路端子上，並使圖案化導電層延伸至主動表面鄰接側表面的部分，以電性連接於這些電路端子中的電源端子與第一金屬層。形成介電層於絕緣層上，以覆蓋圖案化導電層。
基於上述，在本發明的半導體封裝體中，包覆封裝膠體的第二金屬層可作為電磁屏蔽層，其電性連接於線路載板。另一方面，包覆晶片的背表面與側表面的第一金屬層可透過重配置線路結構電性連接於晶片的主動表面，其中晶片可透過重配置線路結構電性連接於線路載板。藉此，第一金屬層與第二金屬層之間便能形成去耦合電容，用以抑制或減緩電源雜訊。也就是說，本發明的半導體封裝體不僅能透過第二金屬層防止電磁干擾，亦能透過形成於第一金屬層與第二金屬層之間的去耦合電容抑制或減緩電源雜訊，而無需增設去耦合電容元件於其中，故能符合微小化的設計需求。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F是本發明一實施例的半導體封裝體的製作流程的剖面示意圖。請先參考圖1A，提供晶片110，其中晶片110具有主動表面111、與主動表面111相對的背表面112以及連接主動表面111與背表面112的側表面113。接著，形成絕緣層120於主動表面111上，以覆蓋主動表面111上的多個電路端子114。一般來說，絕緣層120的材料例如是氧化矽、氮化矽或介電材料，可透過覆蓋(Coating)製作程序例如浸泡、噴霧、刷佈或滾壓等方法以形成於主動表面111上。
請接著參考圖1B，形成第一金屬層130於晶片110的背表面112與側表面113，其中第一金屬層130可進一步延伸至絕緣層120。通常而言，第一金屬層130可為單層結構或多層結構，其材質例如是銅、鎳、鋼或其他適用的導電金屬，可透過化學氣相沉積、物理氣象沉積或電鍍等製程，以形成於晶片110的背表面112與側表面113。
請接著參考圖1C，移除部分絕緣層120，以暴露出主動表面111上的多個電路端子114，其中移除絕緣層120的方法可以是濕式蝕刻或乾式蝕刻。在暴露出主動表面111上的這些電路端子114後，形成圖案化導電層141於絕緣層120與這些電路端子114上，並使圖案化導電層141電性連接於這些電路端子114中的電源端子與第一金屬層130。通常而言，圖案化導電層141可為單層結構或多層結構，其材質例如是鈦、鋁、銅、鎳、金或其他適用的導電金屬，可透過化學氣相沉積、物理氣象沉積或電鍍等製程，以形成於絕緣層120與這些電路端子114上。需說明的是，這些電路端子114可包含電源端子、接地端子以及信號端子，且電源端子可透過圖案化導電層141與第一金屬層130電性連接。其中，第一金屬層130的厚度可用以決定電源層面的等效電阻值。
請繼續參考圖1C，形成介電層142於絕緣層120上，以覆蓋圖案化導電層141。一般來說，介電層142的材料例如是氧化矽、氮化矽或介電材料，可是透過覆蓋製作程序例如浸泡、噴霧、刷佈或滾壓等方法以形成於絕緣層120上。至此，重配置線路結構140的製作已大致完成，即重配置線路結構140是由圖案化導電層141以及介電層142所構成。
請接著參考圖1D，移除部分介電層142，以暴露出圖案化導電層141，其中移除介電層142的方法可以是濕式蝕刻或乾式蝕刻。在暴露出圖案化導電層141後，可透過蒸鍍、濺鍍或電鍍等方式形成球底金屬層143於被介電層142所暴露出的圖案化導電層141上，其中球底金屬層143可包括鋁/鎳-釩合金/銅、鈦/鎳-釩合金/銅、鈦-鎢合金/鎳-釩合金/銅或鉻/鎳-釩合金/銅等多層結構。接著，例如是透過蒸鍍、濺鍍或電鍍等方式形成多個導電凸塊150於介電層142所暴露出的圖案化導電層141上。具體來說，導電凸塊150是透過球底金屬層143與被介電層142所暴露出的圖案化導電層141相連接。之後，使導電凸塊150接合於線路載板160。藉此，電路端子114中的電源端子、接地端子以及信號端子便分別可透過圖案化導電層141與導電凸塊150電性連接於線路載板160上的圖案化線路層161。
請接著參考圖1E，進行封膠製程，即形成封裝膠體170於線路載板160上，以包覆晶片110。在本實施例中，封裝膠體170會暴露出部分的線路載板160，並且暴露出圖案化線路層161的接地端子161a的部分。換言之，封裝膠體170與線路載板160相接觸的面積略小於線路載板160的表面積(即具有圖案化線路層161的表面的表面積)。
之後，形成第二金屬層180於封裝膠體170上，即使第二金屬層180覆蓋於封裝膠體170，如圖1F所示。至此，半導體封裝體100的製作已大致完成。在本實施中，第二金屬層180可延伸至線路載板160，以與被封裝膠體170所暴露出的接地端子161a相連接，進而電性連接於線路載板160。其中，第二金屬層180的厚度可用以決定接地層面的等效電阻值。詳細而言，由封裝膠體170分隔開來的第一金屬層130與第二金屬層180之間可形成去耦合電容，其中去耦合電容的等效電容值例如是由封裝膠體170的厚度(即第一金屬層130與第二金屬層180之間的間距)與封裝膠體170的介電常數所決定。通常而言，第二金屬層180可以是單層結構或多層結構，其材質例如是銅、鎳、鋼或其他適用的導電金屬，可透過化學氣相沉積、物理氣象沉積或電鍍等製程以形成於封裝膠體170上。
在本實施例中，包覆封裝膠體170的第二金屬層180可作為電磁屏蔽層，且電性連接於線路載板160的接地端子161a。另一方面，包覆晶片110的背表面112與側表面113的第一金屬層130可透過重配置線路結構140電性連接於晶片110的主動表面111上的電源端子，其中晶片110可透過重配置線路結構140電性連接於線路載板160。藉此，第一金屬層130與第二金屬層180之間便能形成去耦合電容，用以抑制或減緩電源雜訊。也就是說，半導體封裝體100不僅能透過第二金屬層180防止電磁干擾，亦能透過形成於第一金屬層130與第二金屬層180之間的去耦合電容抑制或減緩電源雜訊，而無需增設去耦合電容元件於封裝結構中，故能符合微小化的設計需求。
需說明的是，在另一實施例中，其可以是先形成重配置線路結構於絕緣層上，再形成第一金屬層於晶片的背表面與側表面。換言之，本發明對於形成重配置線路結構與第一金屬層的先後順序並不加以限制，舉凡能確保重配置線路結構與第一金屬層電性連接的製作方式皆不脫離本發明之範疇。
以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2A至圖2F是本發明另一實施例的半導體封裝體的製作流程的剖面示意圖。請先參考圖2A，形成絕緣層120於主動表面111上，以覆蓋主動表面111上的多個電路端子114。接著，形成第一金屬層130於晶片110的背表面112與側表面113，且第一金屬層130並未延伸至絕緣層120，如圖2B所示。
請接著參考圖2C，移除部分絕緣層120，以暴露出主動表面111上的電路端子114以及主動表面111鄰接側表面113的部分。接著，形成圖案化導電層141於絕緣層120與電路端子114上，並使圖案化導電層141延伸至主動表面111鄰接側表面113的部分，以電性連接於電路端子114中的電源端子與第一金屬層130。意即，延伸至主動表面111鄰接側表面113的部分的圖案化導電層141會進一步延伸至第一金屬層130，而與第一金屬層130相連接。
請繼續參考圖2C，形成介電層142於絕緣層120上，以覆蓋圖案化導電層141。至此，重配置線路結構140的製作已大致完成，即重配置線路結構140是由圖案化導電層141以及介電層142所構成。
請接著參考圖2D，移除部分介電層142，以暴露出圖案化導電層141。在暴露出圖案化導電層141後，形成球底金屬層143於被介電層142所暴露出的圖案化導電層141上。接著，形成多個導電凸塊150被介電層142所暴露出的圖案化導電層141上。之後，使導電凸塊150接合於線路載板160。藉此，端子114中的電源端子、接地端子以及信號端子便分別可透過圖案化導電層141與導電凸塊150電性連接於線路載板160上的圖案化線路層161。
請接著參考圖2E，進行封膠製程，即形成封裝膠體170於線路載板160上，以包覆晶片110。在本實施例中，封裝膠體170會暴露出部分的線路載板160，並且暴露出圖案化線路層161的接地端子161a的部分。之後，形成第二金屬層180於封裝膠體170上，即使第二金屬層180覆蓋於封裝膠體170，如圖2F所示。至此，半導體封裝體100A的製作已大致完成。
如圖2F所示，第二金屬層180可延伸至線路載板160，以與被封裝膠體170所暴露出的接地端子161a相連接，進而電性連接於線路載板160。
圖3A至圖3C是本發明又一實施例的半導體封裝體的製作流程的剖面示意圖。在此，需說明的是，本實施例沿用了如圖1A至圖1C所示的製作流程，於此便不再贅述。首先，請參考圖3A，移除部分介電層142，以暴露出圖案化導電層141。在暴露出圖案化導電層141後，使晶片110透過重配置線路結構140覆蓋線路載板160的孔槽162，其中被介電層142所暴露出的圖案化導電層141位於孔槽162內。需說明的是，孔槽162貫通線路載板160的相對兩表面，此兩表面的其一配置有晶片110。接著，透過打線接合的方式，使多條焊線151穿過孔槽162，並接合於線路載板160的圖案化線路層163與被介電層142所暴露出的圖案化導電層141。藉此，電路端子114中的電源端子、接地端子以及信號端子便分別可透過圖案化導電層141與焊線151電性連接於線路載板160上的圖案化線路層163。
請接著參考圖3B，進行封膠製程，即形成封裝膠體170於線路載板160上，以包覆晶片110。在本實施例中，封裝膠體170會暴露出部分的線路載板160，並且暴露出圖案化線路層161的接地端子161a的部分。之後，形成第二金屬層180於封裝膠體170上，即使第二金屬層180覆蓋於封裝膠體170，如圖3C所示。至此，半導體封裝體100B的製作已大致完成。其中，第二金屬層180可延伸至線路載板160，以與被封裝膠體170所暴露出的接地端子161a相連接，進而電性連接於線路載板160。
值得一提的是，在其他實施例中，可整合如圖2A至圖2C所示的製作流程以及如圖3A至圖3C所示的製作流程，以製作得到另一態樣的半導體封裝體。
綜上所述，在本發明的半導體封裝體中，包覆封裝膠體的第二金屬層可作為電磁屏蔽層，其電性連接於線路載板的接地端子。另一方面，包覆晶片的背表面與側表面的第一金屬層可透過重配置線路結構電性連接於晶片的主動表面上的電源端子，其中晶片可透過重配置線路結構電性連接於線路載板。藉此，第一金屬層與第二金屬層之間便能形成去耦合電容，用以抑制或減緩電源雜訊。也就是說，本發明的半導體封裝體不僅能透過第二金屬層防止電磁干擾，亦能透過形成於第一金屬層與第二金屬層之間的去耦合電容抑制或減緩電源雜訊，而無需增設去耦合電容元件於其中，故能符合微小化的設計需求。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A、100B‧‧‧半導體封裝體
110‧‧‧晶片
111‧‧‧主動表面
112‧‧‧背表面
113‧‧‧側表面
114‧‧‧電路端子
120‧‧‧絕緣層
130‧‧‧第一金屬層
140‧‧‧重配置線路結構
141‧‧‧圖案化導電層
142‧‧‧介電層
143‧‧‧球底金屬層
150‧‧‧導電凸塊
160‧‧‧線路載板
161、163‧‧‧圖案化線路層
161a‧‧‧接地端子
162‧‧‧孔槽
170‧‧‧封裝膠體
180‧‧‧第二金屬層
圖1A至圖1F是本發明一實施例的半導體封裝體的製作流程的剖面示意圖。 圖2A至圖2F是本發明另一實施例的半導體封裝體的製作流程的剖面示意圖。 圖3A至圖3C是本發明又一實施例的半導體封裝體的製作流程的剖面示意圖。
100‧‧‧半導體封裝體
110‧‧‧晶片
111‧‧‧主動表面
112‧‧‧背表面
113‧‧‧側表面
114‧‧‧電路端子
120‧‧‧絕緣層
130‧‧‧第一金屬層
140‧‧‧重配置線路結構
141‧‧‧圖案化導電層
142‧‧‧介電層
143‧‧‧球底金屬層
150‧‧‧導電凸塊
160‧‧‧線路載板
161‧‧‧圖案化線路層
161a‧‧‧接地端子
170‧‧‧封裝膠體
180‧‧‧第二金屬層

Claims (14)

  1. 一種半導體封裝體，包括： 一線路載板； 一晶片，設置於該線路載板上，該晶片具有一主動表面、與該主動表面相對的一背表面以及連接該背表面與該主動表面的一側表面； 一絕緣層，覆蓋於該主動表面； 一第一金屬層，覆蓋於該背表面與該側表面； 一重配置線路結構，位於該絕緣層上，且電性連接於該主動表面與該第一金屬層，該晶片透過該重配置線路結構電性連接於該線路載板； 一封裝膠體，位於該線路載板上，且包覆該晶片；以及 一第二金屬層，覆蓋於該封裝膠體，且電性連接於該線路載板，進而於該第一金屬層與該第二金屬層之間形成一去耦合電容。
  2. 如申請專利範圍第1項所述的半導體封裝體，其中該第一金屬層延伸至該絕緣層。
  3. 如申請專利範圍第1項所述的半導體封裝體，其中該絕緣層暴露出該主動表面上的多個電路端子，且該重配置線路結構包括： 一圖案化導電層，位於該絕緣層與該些電路端子上，並電性連接於該些電路端子中的電源端子與及該第一金屬層；以及 一介電層，位於該絕緣層上，且覆蓋該圖案化導電層。
  4. 如申請專利範圍第3項所述的半導體封裝體，其中該介電層暴露出部分該圖案化導電層，且該半導體封裝體更包括設置於被該介電層所暴露出的該圖案化導電層上的多個導電凸塊，該些導電凸塊接合於該線路載板。
  5. 如申請專利範圍第3項所述的半導體封裝體，其中該介電層暴露出部分該圖案化導電層，且該線路載板具有被該晶片所覆蓋的一孔槽，該半導體封裝體更包括穿過該孔槽的多條焊線，該些焊線接合於該線路載板與被該介電層所暴露出的該圖案化導電層。
  6. 如申請專利範圍第1項所述的半導體封裝體，其中該第二金屬層電性連接於該線路載板的接地端子。
  7. 如申請專利範圍第1項所述的半導體封裝體，其中該絕緣層暴露出該主動表面上的多個電路端子以及該主動表面鄰接該側表面的部分，且該重配置線路結構包括： 一圖案化導電層，位於該絕緣層與該些電路端子上，並延伸至該主動表面鄰接該側表面的部分，以電性連接於該些電路端子中的電源端子與該第一金屬層；以及 一介電層，位於該絕緣層上，且覆蓋該圖案化導電層。
  8. 一種半導體封裝體的製作方法，包括： 形成一絕緣層於一晶片的一主動表面上； 形成一第一金屬層於該晶片的一背表面與一側表面，其中該背表面與該主動表面彼此相對，且該側表面連接該背表面與該主動表面； 形成一重配置線路結構於該絕緣層上，並使該重配置線路結構電性連接於該主動表面與該第一金屬層； 使該晶片透過該重配置線路結構電性連接於一線路載板； 形成一封裝膠體於該線路載板上，以包覆該晶片；以及 形成一第二金屬層於該封裝膠體上，並使該第二金屬層電性連接於該線路載板，進而於該第一金屬層與該第二金屬層之間形成一去耦合電容。
  9. 如申請專利範圍第8項所述的半導體封裝體的製作方法，更包括： 使該第一金屬層延伸至該絕緣層。
  10. 如申請專利範圍第8項所述的半導體封裝體的製作方法，其中形成該重配置線路結構於該絕緣層上的步驟包括： 移除部分該絕緣層，以暴露出該主動表面上的多個電路端子； 形成一圖案化導電層於該絕緣層與該些電路端子上，並使該圖案化導電層電性連接於該些電路端子中的電源端子與該第一金屬層；以及 形成一介電層於該絕緣層上，以覆蓋該圖案化導電層。
  11. 如申請專利範圍第10項所述的半導體封裝體的製作方法，其中使該重配置線路結構電性連接於該線路載板的步驟包括： 移除部分該介電層，以暴露出該圖案化導電層； 形成多個導電凸塊於被該介電層所暴露出的該圖案化導電層上；以及 使該些導電凸塊接合於該線路載板。
  12. 如申請專利範圍第10項所述的半導體封裝體的製作方法，其中使該重配置線路結構電性連接於該線路載板的步驟包括： 移除部分該介電層，以暴露出該圖案化導電層； 使該晶片透過該重配置線路結構覆蓋該線路載板的一孔槽；以及 使多條焊線穿過該孔槽，並接合於該線路載板與被該介電層所暴露出的該圖案化導電層。
  13. 如申請專利範圍第8項所述的半導體封裝體的製作方法，其中使該第二金屬層電性連接於該線路載板的步驟包括： 使該第二金屬層電性連接於該線路載板的接地端子。
  14. 如申請專利範圍第8項所述的半導體封裝體的製作方法，其中形成該重配置線路結構於該絕緣層上的步驟包括： 移除部分該絕緣層，以暴露出該主動表面上的多個電路端子以及該主動表面鄰接該側表面的部分； 形成一圖案化導電層於該絕緣層與該些電路端子上，並使該圖案化導電層延伸至該主動表面鄰接該側表面的部分，以電性連接於該些電路端子中的電源端子與該第一金屬層；以及 形成一介電層於該絕緣層上，以覆蓋該圖案化導電層。
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