KR20200140654A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20200140654A
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interposer
heat dissipation
pad
semiconductor
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김영룡
정명기
장애니
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Abstract

본 발명의 기술적 사상은 제1 반도체 칩, 상기 제1 반도체 칩 상의 제1 인터포저로서, 제1 인터포저 기판 및 상기 제1 반도체 칩과 전기적으로 절연된 제1 방열 패턴을 포함하는 상기 제1 인터포저, 및 상기 제1 반도체 칩과 상기 제1 인터포저를 몰딩하는 몰딩층을 포함하고, 상기 제1 방열 패턴은, 상기 제1 인터포저 기판을 관통하는 제1 관통 전극, 및 상기 제1 인터포저 기판의 상면 상에 마련되고 상기 제1 관통 전극에 연결된 제1 상부 패드를 포함하고, 상기 제1 상부 패드의 측벽의 적어도 일부 및 상기 제1 인터포저 기판의 상기 상면은 상기 몰딩층에 덮이고, 상기 제1 상부 패드의 상면은 외부에 노출된 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 열 방출 특성이 향상된 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 최근에는 하나의 반도체 패키지에 다양한 반도체 칩들을 패키징하고, 상기 반도체 칩들을 서로 전기적으로 연결하여 하나의 시스템으로 동작시키고 있다. 다만, 반도체 칩들의 동작을 수행할 때 과도한 열이 발생할 수 있고, 이러한 과도한 열로 인해 반도체 패키지가 열화되는 문제가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 열 방출 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 칩, 상기 제1 반도체 칩 상의 제1 인터포저로서, 제1 인터포저 기판 및 상기 제1 반도체 칩과 전기적으로 절연된 제1 방열 패턴을 포함하는 상기 제1 인터포저, 및 상기 제1 반도체 칩과 상기 제1 인터포저를 몰딩하는 몰딩층을 포함하고, 상기 제1 방열 패턴은, 상기 제1 인터포저 기판을 관통하는 제1 관통 전극, 및 상기 제1 인터포저 기판의 상면 상에 마련되고 상기 제1 관통 전극에 연결된 제1 상부 패드를 포함하고, 상기 제1 상부 패드의 측벽의 적어도 일부 및 상기 제1 인터포저 기판의 상기 상면은 상기 몰딩층에 덮이고, 상기 제1 상부 패드의 상면은 외부에 노출된 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 칩, 상기 제1 반도체 칩 상의 제2 반도체 칩, 상기 제1 반도체 칩 상의 제1 인터포저로서, 제1 인터포저 기판 및 상기 제1 인터포저 기판을 관통하는 제1 방열 패턴을 포함하는 상기 제1 인터포저, 및 상기 제2 반도체 칩 상의 제2 인터포저로서, 제2 인터포저 기판 및 상기 제2 인터포저 기판을 관통하는 제2 방열 패턴을 포함하는 상기 제2 인터포저를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 칩, 상기 제1 반도체 칩 상의 적어도 하나의 제2 반도체 칩, 상기 제1 반도체 칩 상의 제1 인터포저로서, 상기 제1 반도체 칩과 전기적으로 절연된 제1 방열 패턴을 포함하는 상기 제1 인터포저, 및 상기 적어도 하나의 제2 반도체 칩 상의 적어도 하나의 제2 인터포저로서, 상기 적어도 하나의 제2 반도체 칩과 전기적으로 절연되고 상단이 외부에 노출된 제2 방열 패턴을 포함하는 상기 적어도 하나의 제2 인터포저를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 인터포저 기판 및 제1 방열 패턴을 포함하고, 상기 제1 방열 패턴은 상기 제1 인터포저 기판을 관통하는 제1 관통 전극 및 상기 제1 인터포저 기판의 상면 상의 제1 상부 패드를 포함하는 상기 제1 인터포저를 준비하는 단계, 제1 반도체 칩 상에 상기 제1 인터포저를 적층하는 단계, 상기 제1 상부 패드의 일부를 덮고 상기 제1 인터포저 기판의 상기 상면으로부터 이격되도록, 상기 제1 인터포저 상에 몰딩용 필름을 위치시키는 단계, 상기 제1 인터포저 기판을 덮되, 상기 몰딩용 필름에 덮인 상기 상부 패드의 상기 일부는 덮지 않는 몰딩층을 형성하는 단계, 및 상기 몰딩용 필름을 제거하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 반도체 칩 상에 부착된 인터포저를 이용하여 반도체 칩에서 발생된 열을 방출할 수 있으므로, 반도체 패키지의 열 방출 특성을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 인터포저를 나타내는 단면도이다.
도 2a 및 도 2b는 각각 도 1에 도시된 인터포저에서 방열 패턴의 예시적인 배치를 나타내는 평면도들이다.
도 3은 본 발명의 예시적인 실시예들에 따른 인터포저를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 도 4의 반도체 패키지의 일부분을 확대하여 나타내는 확대 단면도이다.
도 6은 도 4의 반도체 패키지의 몰딩층의 형성 방법을 나타내는 흐름도이다.
도 7a 및 도 7b는 각각 도 4의 몰딩층의 형성 방법을 보여주는 단면도들이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 10a 내지 도 10c는 각각 도 9에 도시된 반도체 패키지에서 제1 인터포저 및 제2 인터포저를 보여주는 평면도들이다.
도 11 내지 도 15는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 16 내지 도 20는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 21a 및 도 21b는 도 9의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 22a 내지 도 22d는 도 17의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 인터포저(100)를 나타내는 단면도이다.
도 1을 참조하면, 인터포저(100)는 인터포저 기판(110) 및 방열 패턴(120)을 포함할 수 있다.
인터포저 기판(110)은 유기(organic) 물질을 포함할 수 있다. 예를 들어, 인터포저 기판(110)은 유리 섬유 또는 탄소 섬유에 수지를 침투시켜 B-stage(수지의 반경화 상태)까지 경화시킨 재료인 프리프레그(prepreg)로 형성될 수 있다. 또는, 인터포저 기판(110)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼(Si Wafer)일 수 있다. 또는, 인터포저 기판(110)은 세라믹을 포함할 수도 있다. 인터포저 기판(110)은 평판 형상을 가질 수 있으며, 서로 반대된 상면 및 하면을 포함할 수 있다.
방열 패턴(120)은 인터포저 기판(110)을 관통할 수 있다. 즉, 방열 패턴(120)은 인터포저 기판(110)의 하면으로부터 상면까지 연장될 수 있다. 인터포저(100)가 방열이 필요한 대상에 부착되었을 때, 방열 패턴(120)은 열을 외부로 방출하기 위한 경로로 기능일 수 있다. 예를 들어, 인터포저(100)가 방열이 필요한 대상에 부착되었을 때, 방열 패턴(120)의 하단은 상기 대상에 접촉하게 되고, 방열 패턴(120)의 상단은 외부에 노출될 수 있고, 상기 대상에서 발생된 열은 방열 패턴(120)을 통해 외부로 방출될 수 있다.
방열 패턴(120)은 열 전도도가 우수한 물질을 포함할 수 있다. 예를 들어, 방열 패턴(120)은 열전도도가 10W/mK 이상인 물질을 포함할 수 있다. 예를 들어, 방열 패턴(120)은 구리(Cu), 니켈(Ni), 금(Au), 텅스텐(W) 및 알루미늄(Al) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
방열 패턴(120)은 인터포저 기판(110)을 관통하는 관통 전극(121), 인터포저 기판(110)의 상면 상의 상부 패드(122), 및 인터포저 기판(110)의 하면 상의 하부 패드(123)를 포함할 수 있다. 관통 전극(121)의 상단은 상부 패드(122)에 연결될 수 있고, 관통 전극(121)의 하단은 하부 패드(123)에 연결될 수 있다. 상부 패드(122) 및 하부 패드(123)는 관통 전극(121)에 의해 열적으로 결합될 수 있다. 인터포저(100)가 방열이 필요한 대상에 부착되었을 때, 상부 패드(122)의 적어도 일부는 외부에 노출될 수 있고, 하부 패드(123)는 방열이 필요한 대상에 접할 수 있다.
예시적인 실시예들에서, 관통 전극(121)의 수평 방향(예를 들어, X 방향 또는 Y 방향)에 따른 폭은 50 ㎛ 내지 500 ㎛ 사이일 수 있다. 또한, 관통 전극(121)의 수직 방향(예를 들어, Z 방향)에 따른 높이는 50 ㎛ 내지 300 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 상부 패드(122)의 수평 방향(예를 들어, X 방향 또는 Y 방향)에 따른 폭은 관통 전극(121)의 상기 수평 방향에 따른 폭보다 클 수 있다. 바꿔 말해서, 상부 패드(122)의 평면적은 관통 전극(121)의 평면적보다 클 수 있다. 이 경우, 외부 공간에 접하는 상부 패드(122)의 표면적이 증가되므로, 외부 공간과 상부 패드(122) 사이의 열 전달이 향상될 수 있다.
예시적인 실시예들에서, 상부 패드(122)의 폭은 관통 전극(121)의 폭 보다 적어도 10 ㎛ 이상 클 수 있다. 예를 들어, 상부 패드(122)의 폭과 관통 전극(121)의 폭의 차이는 10 ㎛ 내지 70 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 수평 방향(예를 들어, X 방향 또는 Y 방향)으로 이웃하는 상부 패드(122) 사이의 간격은 10 ㎛ 내지 100 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 상부 패드(122)의 수직 방향(예를 들어, Z 방향)에 따른 높이는 5 ㎛ 내지 50 ㎛ 사이일 수 있다.
도 1에 도시된 것과 같이, 하나의 상부 패드(122)가 하나의 관통 전극(121)에 연결될 수 있다. 그러나, 도 1에 도시된 것과 다르게, 하나의 상부 패드(122)는 복수개의 관통 전극(121)에 연결될 수도 있다. 예를 들어, 상부 패드(122)는 인터포저 기판(121)의 상면의 적어도 일부를 덮고 복수개의 관통 전극(121)에 연결된 플레이트 형상을 가질 수 있다.
예시적인 실시예들에서, 하부 패드(123)의 상기 수평 방향에 따른 폭은 관통 전극(121)의 상기 수평 방향에 따른 폭보다 클 수 있다. 바꿔 말해서, 하부 패드(123)의 평면적은 관통 전극(121)의 평면적보다 클 수 있다. 이 경우, 방열이 필요한 대상과 접하는 하부 패드(123)의 컨택 면적이 증가되므로, 상기 대상과 하부 패드(123) 사이의 열 전달이 향상될 수 있다.
예시적인 실시예들에서, 하부 패드(123)의 폭은 관통 전극(121)의 폭 보다 적어도 10 ㎛ 이상 클 수 있다. 예를 들어, 하부 패드(123)의 폭과 관통 전극(121)의 폭의 차이는 10 ㎛ 내지 70 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 수평 방향(예를 들어, X 방향 또는 Y 방향)으로 이웃하는 하부 패드(123) 사이의 간격은 10 ㎛ 내지 100 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 하부 패드(123)의 수직 방향(예를 들어, Z 방향)에 따른 높이는 5 ㎛ 내지 50 ㎛ 사이일 수 있다.
도 1에 도시된 것과 같이, 하나의 하부 패드(123)가 하나의 관통 전극(121)에 연결될 수 있다. 그러나, 도 1에 도시된 것과 다르게, 하나의 하부 패드(123)는 복수개의 관통 전극(121)에 연결될 수도 있다. 예를 들어, 하부 패드(123)는 인터포저 기판(121)의 하면의 적어도 일부를 덮고 복수개의 관통 전극(121)에 연결된 플레이트 형상을 가질 수 있다.
도 2a 및 도 2b는 각각 도 1에 도시된 인터포저(100)에서 방열 패턴(120)의 예시적인 배치를 나타내는 평면도들이다.
도 2a에는 방열 패턴(120)의 제1 배치가 예시되어 있고, 도 2b에는 방열 패턴(120)의 제2 배치가 예시되어 있다. 방열 패턴(120)의 제1 배치는 방열 패턴(120)의 개수 또는 밀도가 상대적으로 큰 경우를 나타내고, 방열 패턴(120)의 제2 배치는 방열 패턴(120)의 개수 또는 밀도가 상대적으로 작은 경우를 나타낸다. 여기서, 방열 패턴(120)의 배치는 방열 패턴(120)의 개수, 밀도, 배열 모양 등을 의미할 수 있다.
방열 패턴(120)의 개수 또는 밀도에 따라 인터포저(100)의 방열 특성이 달라지므로, 방열이 필요한 대상에 따라 방열 패턴(120)의 배치가 변경될 수 있다. 예를 들어, 인터포저(100)가 반도체 칩의 방열에 이용될 때, 반도체 칩의 종류에 따라 방열 패턴(120)의 배치가 변경될 수 있다. 예를 들어, 반도체 칩의 발열량이 큰 경우 또는 반도체 칩이 열에 취약하여 신속한 방열을 필요로 하는 경우에는, 방열 패턴(120)의 개수 또는 밀도를 증가시킬 수 있다.
또한, 방열 패턴(120)의 배치는 인터포저(100) 내 영역별로 달라질 수 있다. 예를 들어, 인터포저(100)의 제1 영역 내의 방열 패턴(120)의 개수 또는 밀도는 인터포저(100)의 제2 영역 내의 방열 패턴(120)의 개수 또는 밀도보다 클 수 있다. 예를 들어, 인터포저(100)의 제1 영역이 발열량이 상대적으로 큰 반도체 칩의 중심 영역에 대응되고, 인터포저(100)의 제2 영역이 발열량이 상대적으로 작은 반도체 칩의 가장자리 영역에 대응될 때, 인터포저(100)의 상기 제1 영역 내의 방열 패턴(120)의 개수 또는 밀도는 인터포저(100)의 상기 제2 영역 내의 방열 패턴(120)의 개수 또는 밀도보다 클 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 인터포저(100a)를 나타내는 단면도이다. 도 3에 도시된 인터포저(100a)는 상부 커버층(124) 및 하부 커버층(125)을 더 포함한다는 점을 제외하고는 도 1에 도시된 인터포저(100)와 대체로 동일 또는 유사할 수 있다.
도 3을 참조하면, 인터포저(100a)의 방열 패턴(120a)은 인터포저 기판(110)의 상면 상의 상부 패드(122)를 덮는 상부 커버층(124) 및 인터포저(100)의 하면 상의 하부 패드(123)를 덮는 하부 커버층(125)을 포함할 수 있다.
상부 커버층(124)은 상부 패드(122)를 덮을 수 있다. 상부 커버층(124)은 상부 패드(122)의 산화를 방지하기 위한 산화 배리어막일 수 있다. 예를 들어, 상부 커버층(124)은 니켈(Ni) 및 금(Au)로부터 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 상부 커버층(124)은 도금 방법을 통해 형성될 수 있다.
하부 커버층(125)은 하부 패드(123)를 덮을 수 있다. 하부 커버층(125)은 하부 패드(123)의 산화를 방지하기 위한 산화 배리어막일 수 있다. 예를 들어, 하부 커버층(125)은 니켈(Ni) 및 금(Au)로부터 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 하부 커버층(125)은 도금 방법을 통해 형성될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200)를 나타내는 단면도이다. 도 5는 도 4의 반도체 패키지(200)의 일부분을 확대하여 나타내는 확대 단면도이다.
도 4 및 도 5를 참조하면, 반도체 패키지(200)는 패키지 기판(210), 제1 반도체 칩(220), 제1 인터포저(250), 및 몰딩층(270)을 포함할 수 있다.
패키지 기판(210)은 예를 들면, 인쇄회로기판일 수 있다. 패키지 기판(210)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스를 포함할 수 있다. 또한, 패키지 기판(210)은 기판 베이스의 상면 및 하면에 각각 형성된 상부 기판 패드(215) 및 하부 기판 패드(213)를 포함할 수 있다. 상부 기판 패드(215) 및 하부 기판 패드(213)는 예를 들어, 구리(Cu), 니켈(Ni), 또는 알루미늄(Al)으로 이루어질 수 있다. 상기 기판 베이스 내에는 상기 상부 기판 패드(215)와 상기 하부 기판 패드(213)를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다.
패키지 기판(210)의 하면 상에는 외부 연결 단자(290)가 부착될 수 있다. 외부 연결 단자(290)는 예를 들면, 상기 하부 기판 패드(213) 상에 부착될 수 있다. 외부 연결 단자(290)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(290)는 반도체 패키지(200)와 외부 장치 사이를 전기적으로 연결할 수 있다.
제1 반도체 칩(220)은 패키지 기판(210)의 상에 실장될 수 있다. 제1 반도체 칩(220)은 서로 반대된 활성면 및 비활성면을 가지는 반도체 기판을 포함하고, 반도체 기판의 활성면 상에 형성된 반도체 소자층을 포함할 수 있다. 제1 반도체 칩(220)은 서로 반대된 제1 면 및 제2 면을 포함하며, 상기 제1 반도체 칩(220)의 제1 면에는 제1 칩 패드(221)가 마련될 수 있다. 상기 제1 반도체 칩(220)의 제1 칩 패드(221)는 배선 구조(미도시)를 통하여 상기 반도체 소자층에 전기적으로 연결될 수 있다.
제1 반도체 칩(220)은 메모리 칩으로서, 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
제1 반도체 칩(220)은 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(220)은 로직 칩으로서, 예를 들어, 인공지능 반도체, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(220)은 제1 칩 패드(221)가 마련된 제1 반도체 칩(220)의 제1 면이 상방을 향하도록 패키지 기판(210) 상에 실장될 수 있다. 제1 반도체 칩(220)의 제1 칩 패드(221)는 제1 반도체 칩(220)의 일 측면을 따라 배열될 수 있다. 제1 반도체 칩(220)의 제1 칩 패드(221)는 도전성 와이어(280)를 통해 패키지 기판(210)의 상부 기판 패드(215)에 전기적으로 연결될 수 있다. 제1 반도체 칩(220)의 제1 칩 패드(221)는 제1 반도체 칩(220)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제1 반도체 칩(220)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
제1 인터포저(250)는 제1 반도체 칩(220)의 제1 면 상에 적층될 수 있다. 제1 인터포저(250)는 제1 인터포저 기판(251) 및 제1 방열 패턴(253)을 포함할 수 있다. 제1 인터포저(250)의 제1 방열 패턴(253)은 제1 관통 전극(2531), 제1 상부 패드(2532), 및 제1 하부 패드(2533)를 포함할 수 있다. 제1 인터포저(250)는 앞서 도 1 내지 도 3을 참조하여 설명된 인터포저(100, 100a)를 포함할 수 있다.
제1 방열 패턴(253)은 제1 반도체 칩(220)의 열을 외부로 방출시키기 위한 열 전달 경로로 이용될 수 있다. 예를 들어, 제1 방열 패턴(253)의 하단은 제1 반도체 칩(220)의 제1 면에 접하고, 제1 방열 패턴(253)의 상단은 외부에 노출될 수 있다. 이 때, 제1 반도체 칩(220)의 열은 제1 방열 패턴(253)을 통해 외부로 방출될 수 있다. 또한, 제1 방열 패턴(253)은 제1 반도체 칩(220)과 전기적으로 절연될 수 있다. 즉, 제1 인터포저(250)의 제1 방열 패턴(253)은 제1 반도체 칩(220)의 제1 칩 패드(221)와 이격되며, 제1 반도체 칩(220)의 제1 칩 패드(221)와 전기적으로 절연될 수 있다.
예시적인 실시예들에서, 제1 인터포저(250)와 제1 반도체 칩(220) 사이에는 제1 열 전달 물질(first thermal interface material, 240)이 개재될 수 있다. 제1 열 전달 물질(240)은 제1 인터포저(250)를 제1 반도체 칩(220)에 물리적으로 고정시키고, 제1 인터포저(250)의 제1 방열 패턴(253)과 제1 반도체 칩(220) 사이의 열적 결합(thermal coupling)을 강화할 수 있다. 예를 들어, 열 전달 물질은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다.
제1 인터포저(250)는 제1 반도체 칩(220)의 제1 칩 패드(221)와 중첩되지 않도록 제1 반도체 칩(220) 상에 적층될 수 있다. 예를 들어, 복수개의 제1 칩 패드(221)가 제1 반도체 칩(220)의 제1 면의 일 가장자리에 인접하게 배치되었을 때, 제1 인터포저(250)는 복수개의 제1 칩 패드(221)를 덮지 않도록 제1 반도체 칩(220)의 제1 면의 상기 일 가장자리로부터 일정 거리 이격될 수 있다.
몰딩층(270)은 제1 반도체 칩(220)의 적어도 일부 및 제1 인터포저(250)의 적어도 일부를 덮을 수 있다. 몰딩층(270)은 제1 반도체 칩(220)의 적어도 일부 및 제1 인터포저(250)의 적어도 일부를 덮어, 제1 반도체 칩(220) 및 제1 인터포저(250)를 외부 환경으로부터 보호하는 역할을 수행할 수 있다.
몰딩층(270)은 주입 공정에 의해 적절한 양의 몰딩 물질을 제1 반도체 칩(220) 주변에 주입하고, 경화 공정을 통해 몰딩 물질이 경화되어 형성될 수 있다. 몰딩층(270)은 반도체 패키지(200)의 외형을 형성하는 부분일 수 있다. 일부 실시예들에서, 상기 몰딩층(270)을 형성하기 위한 몰딩 물질은 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 예를 들어, 몰딩층(270)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
도 5에 도시된 것과 같이, 몰딩층(270)은 상부 패드(2532)의 일부 및 제1 인터포저 기판(251)을 덮되, 상부 패드(2532)의 다른 일부를 외부로 노출시키도록 형성될 수 있다. 예를 들어, 몰딩층(270)은 상부 패드(2532)의 측벽의 적어도 일부를 덮고, 상부 패드(2532)의 상면을 노출시킬 수 있다. 이 때, 몰딩층(270)은 상부 패드(2532)의 측벽의 적어도 일부를 덮어 보호할 수 있다.
제1 인터포저 기판(251)의 하면과 제1 반도체 칩(220) 사이에는 제1 열 전달 물질(240)이 배치될 수 있다. 제1 열 전달 물질(240)은 제1 인터포저 기판(251)의 하면과 제1 반도체 칩(220) 사이의 공간을 채우고, 제1 인터포저 기판(251)의 하면 상의 하부 패드(2533)를 덮을 수 있다. 예를 들어, 제1 열 전달 물질(240)은 이웃하는 하부 패드(2533) 사이의 공간을 채우고, 하부 패드(2533)의 측벽의 적어도 일부를 덮을 수 있다. 또한, 제1 열 전달 물질(240)은 제1 반도체 칩(220)의 표면과 마주하는 하부 패드(2533)의 하면을 더 덮을 수도 있다.
본 발명의 예시적인 실시예들에 의하면, 제1 반도체 칩(220) 상에 부착된 제1 인터포저(250)를 이용하여 제1 반도체 칩(220)에서 발생된 열을 방출할 수 있으므로, 반도체 패키지(200)의 열 방출 특성을 향상시킬 수 있다.
도 6은 도 4의 반도체 패키지(200)의 몰딩층(270)의 형성 방법을 나타내는 흐름도이다. 도 7a 및 도 7b는 각각 도 4의 몰딩층(270)의 형성 방법을 보여주는 단면도들이다.
도 6, 도 7a, 및 도 7b를 도 4와 함께 참조하면, 반도체 패키지(200)의 몰딩층(270)을 형성하기 위해, 제1 인터포저(250) 상에 몰딩용 필름(MF)을 위치시키는 단계(S110), 몰딩 물질(271)을 주입 및 경화하여 몰딩층(270)을 형성하는 단계(S120), 및 몰딩용 필름(MF)을 제거하는 단계(S130)를 차례로 수행할 수 있다.
보다 구체적으로, 제1 인터포저(250) 상에 몰딩용 필름(MF)을 위치시키는 단계(S110)에서, 몰딩용 필름(MF)은 상부 패드(2532)의 일부 표면을 덮되, 상부 패드(2532)의 측벽의 적어도 일부는 덮지 않을 수 있다. 그리고, 몰딩용 필름(MF)은 제1 인터포저 기판(251)의 상면과 몰딩용 필름(MF) 사이에 공간이 형성되도록, 제1 인터포저 기판(251)의 상면으로부터 일정 거리 이격될 수 있다.
몰딩 물질(271)을 주입 및 경화하여 몰딩층(270)을 형성하는 단계(S120)에서, 몰딩 물질(271)은 몰딩용 필름(MF) 아래로 제공되고, 제1 반도체 칩(220) 및 제1 인터포저 기판(251)을 덮도록 형성될 수 있다. 몰딩 물질(271)은 몰딩용 필름(MF)과 제1 인터포저 기판(251) 사이에 형성된 상기 공간을 채울 수 있다. 이 때, 몰딩용 필름(MF)에 덮인 상부 패드(2532)의 일 부분에는 몰딩 물질(271)이 덮이지 않게 된다. 몰딩 물질(271)에 일정 압력 및 열을 가하여 몰딩 물질(271)을 경화시키면, 몰딩층(270)은 상부 패드(2532)의 측벽의 적어도 일부를 덮도록 형성될 수 있다.
예를 들어, 도 7a에 도시된 것과 같이, 몰딩층(270)은 몰딩용 필름(MF)을 이용한 트랜스퍼 몰딩(transfer molding) 방법에 의해 형성될 수 있다. 또는, 도 7b에 도시된 것과 같이, 몰딩층(270)은 몰딩용 필름(MF)을 이용한 압축 몰딩(compression molding) 방법에 의해 형성될 수도 있다.
몰딩층(270)을 형성한 이후, 몰딩용 필름(MF)을 제거할 수 있다(S130). 몰딩용 필름(MF)은 예를 들어, 이형 필름(release film)일 수 있다. 몰딩용 필름(MF)이 제거된 결과, 상부 패드(2532)의 일부는 몰딩층(270)에 의해 덮이되, 상부 패드(2532)의 다른 일부는 외부에 노출될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200a)의 단면도이다. 도 8에 도시된 반도체 패키지(200a)는 제1 반도체 칩(220)이 패키지 기판(210)에 플립-칩 본딩 방식으로 실장된다는 점을 제외하고는 도 4에 도시된 반도체 패키지(200)와 대체로 동일 또는 유사할 수 있다.
도 8을 참조하면, 반도체 패키지(200a)는 패키지 기판(210), 제1 반도체 칩(220), 제1 인터포저(250), 및 몰딩층(270)을 포함할 수 있고, 제1 반도체 칩(220)은 제1 칩 패드(221)가 마련된 제1 면이 패키지 기판(210)의 상면을 향하도록 패키지 기판(210)에 실장될 수 있다. 제1 반도체 칩(220)의 제1 칩 패드(221)와 패키지 기판(210)의 상부 기판 패드(211)는 연결 단자(223)를 통해 전기적으로 연결될 수 있다.
제1 인터포저(250)는 제1 반도체 칩(220)의 제2 면 상에 실장될 수 있다. 제1 인터포저(250)가 제1 반도체 칩(220)의 제1 칩 패드(221)가 형성되지 않은 제1 반도체 칩(220)의 제2 면 상에 실장되므로, 제1 인터포저(250)는 제1 반도체 칩(220)의 제2 면을 전체적으로 덮을 수 있다.
한편, 제1 반도체 칩(220)과 패키지 기판(210) 사이에는 연결 단자(223)를 감싸는 언더필 물질층(225)이 채워질 수 있다. 예를 들어, 언더필 물질층(225)은 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 언더필 물질층(225)은 비전도성 필름(non conductive film)일 수 있다. 그러나, 일부 예시적인 실시예들에서, 몰딩층(270)이 제1 반도체 칩(220)과 패키지 기판(210) 사이의 틈으로 직접 충진될 수도 있다. 이 경우, 언더필 물질층(225)은 생략될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200b)의 단면도이다. 도 9에 도시된 반도체 패키지(200b)는 제1 반도체 칩(220) 상의 제2 반도체 칩(230) 및 제2 반도체 칩(230) 상의 제2 인터포저(260)를 더 포함한다는 점을 제외하고는 도 8에 도시된 반도체 패키지(200a)와 대체로 동일 또는 유사할 수 있다.
도 9를 참조하면, 반도체 패키지(200b)는 패키지 기판(210), 패키지 기판(210) 상의 제1 반도체 칩(220), 제1 반도체 칩(220) 상에 적층된 제2 반도체 칩(230), 제1 반도체 칩(220) 상의 제1 인터포저(250), 제2 반도체 칩(230) 상의 제2 인터포저(260), 및 몰딩층(270)을 포함할 수 있다.
제2 반도체 칩(230)은 일부분이 제1 반도체 칩(220)으로부터 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 돌출된 오프셋(offset) 구조로 제1 반도체 칩(220) 상에 적층될 수 있다. 제2 반도체 칩(230)은 제2 칩 패드(231)가 형성된 제1 면이 상방을 향하고, 상기 제1 면에 반대된 제2 면이 제1 반도체 칩(220)을 향하도록 제1 반도체 칩(220) 상에 적층될 수 있다. 제2 반도체 칩(230)과 제1 반도체 칩(220) 사이에는, 제2 반도체 칩(230)을 부착시키기 위한 접착층(233)이 제공될 수 있다.
제2 반도체 칩(230)의 제2 칩 패드(231)는 제2 반도체 칩(230)의 일 측면을 따라 배열될 수 있다. 제2 반도체 칩(230)의 제2 칩 패드(231)는 도전성 와이어(281)를 통해 패키지 기판(210)의 상부 기판 패드(215)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(220)과 제2 반도체 칩(230)은 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(220)이 비메모리 칩일 때, 제2 반도체 칩(230)은 메모리 칩일 수 있다. 또는, 다른 예시적인 실시예들에서, 제1 반도체 칩(220)과 제2 반도체 칩(230)은 동종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(200a)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
제1 인터포저(250)는 제1 반도체 칩(220) 상에 배치될 수 있다. 제1 인터포저(250)는 제1 인터포저 기판(251) 및 제1 방열 패턴(253)을 포함할 수 있다. 제1 인터포저(250)는 앞서 도 1 내지 도 3을 참조하여 설명된 인터포저(100, 100a)를 포함할 수 있다.
제1 방열 패턴(253)의 하단은 제1 반도체 칩(220)에 접하고, 제1 방열 패턴(253)의 상단은 외부로 노출될 수 있다. 제1 방열 패턴(253)은 제1 반도체 칩(220)과 전기적으로 절연되되, 열 전도도가 우수한 물질로 형성되어 제1 반도체 칩(220)의 열을 외부로 방출하는데 이용될 수 있다. 제1 인터포저(250)와 제1 반도체 칩(220) 사이에는, 제1 방열 패턴(253)과 제1 반도체 칩(220) 사이의 열적 결합을 강화하기 위한 제1 열 전달 물질(240)이 개재될 수 있다.
제2 인터포저(260)는 제2 반도체 칩(230) 상에 배치될 수 있다. 제2 인터포저(260)는 제2 인터포저 기판(261) 및 제2 방열 패턴(263)을 포함할 수 있다. 제2 방열 패턴(263)은 제2 인터포저 기판(261)을 관통하는 제2 관통 전극, 제2 인터포저 기판(261)의 상면 상의 제2 상부 패드, 및 제2 인터포저 기판(261)의 하면 상의 제2 하부 패드를 포함할 수 있다. 제2 인터포저(260)는 앞서 도 1 내지 도 3을 참조하여 설명된 인터포저(100, 100a)를 포함할 수 있다.
제2 방열 패턴(263)의 하단은 제2 반도체 칩(230)에 접하고, 제2 방열 패턴(263)의 상단은 외부로 노출될 수 있다. 제2 방열 패턴(263)은 제2 반도체 칩(230)과 전기적으로 절연되되, 열 전도도가 우수한 물질로 형성되어 제2 반도체 칩(230)의 열을 외부로 방출하는데 이용될 수 있다. 제2 인터포저(260)와 제2 반도체 칩(230) 사이에는, 제2 방열 패턴(263)과 제2 반도체 칩(230) 사이의 열적 결합을 강화하기 위한 제2 열 전달 물질(241)이 개재될 수 있다.
제2 인터포저(260)는 제2 반도체 칩(230)의 제2 칩 패드(231)와 중첩되지 않도록 제2 반도체 칩(230) 상에 적층될 수 있다. 예를 들어, 제2 반도체 칩(230)의 복수개의 제2 칩 패드(231)가 제2 반도체 칩(230)의 제1 면의 일 가장자리에 인접하게 배치되었을 때, 제2 인터포저(260)는 제2 반도체 칩(230)의 복수개의 제2 칩 패드(231)를 덮지 않도록 제2 반도체 칩(230)의 제1 면의 상기 일 가장자리로부터 일정 거리 이격될 수 있다.
도 10a 내지 도 10c는 각각 도 9에 도시된 반도체 패키지(200b)에서 제1 인터포저(250) 및 제2 인터포저(260)를 보여주는 평면도들이다.
도 10a를 도 9와 함께 참조하면, 제1 반도체 칩(220) 상에 2개의 제2 반도체 칩(230)이 적층되고, 2개의 제2 반도체 칩(230) 각각 위에 제2 인터포저(260)가 적층될 수 있다. 2개의 제2 반도체 칩(230)은 제1 인터포저(250)를 사이에 두고 이격될 수 있다. 이 때, 제1 인터포저(250)는 제1 반도체 칩(220)의 제2 면 중에서 제2 반도체 칩(230)이 배치된 영역을 제외한 나머지 영역을 덮을 수 있다.
제1 인터포저(250)는 제2 반도체 칩(230)의 측면들을 포위하도록 절곡된 부분을 포함할 수 있다. 예를 들어, 제2 반도체 칩(230)의 제2 칩 패드(231)가 제2 반도체 칩(230)의 제1 측면에 인접하게 배치되었을 때, 제1 인터포저(250)는 제2 반도체 칩(230)의 제2 내지 제4 측면을 둘러쌀 수 있다.
도 10b를 도 9와 함께 참조하면, 제1 반도체 칩(220) 상에 복수개의 제1 인터포저(250)가 배치될 수 있다. 예를 들어, 제1 인터포저(250)는 제1 반도체 칩(220)의 제2 면의 중심 영역 상의 제1 서브 인터포저(250a) 및 제1 반도체 칩(220)의 제2 면의 가장자리 영역 상의 제2 서브 인터포저(250b)를 포함할 수 있다. 제1 서브 인터포저(250a)는 제1 반도체 칩(220)의 제2 면의 중심 영역 상에 배치되고, 인터포저 기판(251a) 및 제1 방열 패턴(253a)를 포함할 수 있다. 제2 서브 인터포저(250b)는 제1 반도체 칩(220)의 제2 면의 가장자리 영역 상에 배치되고, 인터포저 기판(251b) 및 제1 방열 패턴(253b)를 포함할 수 있다.
상기 제1 서브 인터포저(250a) 및 제2 서브 인터포저(250b)는 제2 반도체 칩(230)의 측면들을 포위하도록 배치될 수 있다. 예를 들어, 제2 반도체 칩(230)의 제2 칩 패드(231)가 제2 반도체 칩(230)의 제1 측면에 인접하게 배치되었을 때, 제1 서브 인터포저(250a)는 제2 반도체 칩(230)의 제1 측면에 반대된 제2 측면과 마주하도록 배치되고, 2개의 제2 서브 인터포저(250b)는 각각 제2 반도체 칩(230)의 제3 측면 및 제4 측면과 마주하도록 배치될 수 있다.
도 10c를 도 9와 함께 참조하면, 제1 서브 인터포저(250a)에 포함된 복수개의 제1 방열 패턴(253a)의 밀도와 제2 인터포저(260)에 포함된 복수개의 제2 방열 패턴(263)의 밀도는 상이할 수 있다. 예를 들어, 제1 반도체 칩(220)의 발열량이 제2 반도체 칩(230)의 발열량 보다 큰 경우, 제1 반도체 칩(220)에 대한 방열을 향상시키기 위해 제1 서브 인터포저(250a)에 포함된 복수개의 제1 방열 패턴(253a)의 밀도를 증가시킬 수 있다.
또한, 예시적인 실시예들에서, 제1 인터포저(250)의 제1 방열 패턴(253)의 밀도는 영역별로 상이할 수 있다. 제1 서브 인터포저(250a)에 포함된 복수개의 제1 방열 패턴(253a)의 밀도와 제2 서브 인터포저(250b)에 포함된 복수개의 제1 방열 패턴(253b)의 밀도보다 클 수 있다.
도 11 내지 도 15는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200c, 200d, 200e, 200f, 200g)를 나타내는 단면도들이다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략한다.
도 11을 참조하면, 반도체 패키지(200c)는 제1 인터포저(250)와 제2 인터포저(260)가 수직 방향(예를 들어, Z 방향)으로 적층된다는 점을 제외하고는, 도 9에 도시된 반도체 패키지(200b)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 반도체 패키지(200c)는 제1 반도체 칩(220) 상의 제1 인터포저(250) 및 제2 반도체 칩(230) 상의 제2 인터포저(260)를 포함하되, 제1 인터포저(250) 및 제2 인터포저(260)는 상기 수직 방향으로 적층될 수 있다. 즉, 제2 인터포저(260)는 제2 반도체 칩(230)의 제1 면을 덮고, 나아가 제1 인터포저(250)의 상면을 더 덮을 수 있다.
이 때, 제2 인터포저(260)의 제2 방열 패턴(263) 및 제1 인터포저(250)의 제1 방열 패턴(253)은 수직 방향(예를 들어, Z 방향)으로 정렬될 수 있다. 이에 따라, 제1 반도체 칩(220)의 열은 제1 인터포저(250)의 제1 방열 패턴(253) 및 제2 인터포저(260)의 제2 방열 패턴(263)을 통해 외부로 방출될 수 있다. 또한, 제1 인터포저(250)와 제2 인터포저(260) 사이에는, 제1 인터포저(250)의 제1 방열 패턴(253)과 제2 인터포저(260)의 제2 방열 패턴(263) 사이의 열적 결합을 강화하기 위한 제3 열 전달 물질(243)이 개재될 수 있다.
도 12를 참조하면, 반도체 패키지(200d)는 제2 반도체 칩(230)이 제1 반도체 칩(220)에 플립 칩 본딩 방식에 의해 실장된다는 점을 제외하고는, 도 9에 도시된 반도체 패키지(200b)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 제2 반도체 칩(230)은 칩 간 연결 단자(235)를 통해 제1 반도체 칩(220) 상에 실장될 수 있다. 제2 반도체 칩(230)은 칩 간 연결 단자(235) 및 제1 반도체 칩(220)의 관통 실리콘 비아(TSV: Through Silicon Via, 227)를 통해 제1 반도체 칩(220)에 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(230)은 칩 간 연결 단자(235) 및 제1 반도체 칩(220)의 TSV(227)를 통해 패키지 기판(210)에 전기적으로 연결될 수 있다. 제2 반도체 칩(230)과 제1 반도체 칩(220) 사이에는 칩 간 연결 단자(235)를 감싸는 언더필 물질층(237)이 채워질 수 있다.
제2 반도체 칩(230)은 제2 칩 패드(231)가 마련된 제1 면이 제1 반도체 칩(220)을 향하도록 배치되고, 제2 인터포저(260)는 제2 반도체 칩(230)의 제2 면 상에 배치될 수 있다. 제2 인터포저(260)가 배치되는 제2 반도체 칩(230)의 상기 제2 면에는 제2 칩 패드(231)가 형성되지 않으므로, 제2 인터포저(260)는 제2 반도체 칩(230)의 상기 제2 면을 전체적으로 덮을 수 있다.
도 13을 참조하면, 반도체 패키지(200e)는 제1 인터포저(250)와 제2 인터포저(260)가 수직 방향으로 적층된다는 점을 제외하고는, 도 12에 도시된 반도체 패키지(200d)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 반도체 패키지(200d)는 제1 반도체 칩(220) 상의 제1 인터포저(250) 및 제2 반도체 칩(230) 상의 제2 인터포저(260)를 포함하되, 제1 인터포저(250) 및 제2 인터포저(260)는 수직 방향으로 적층될 수 있다. 즉, 제2 인터포저(260)는 제2 반도체 칩(230)의 제1 면을 덮고, 나아가 제1 인터포저(250)의 상면을 더 덮을 수 있다.
이 때, 제2 인터포저(260)의 제2 방열 패턴(263) 및 제1 인터포저(250)의 제1 방열 패턴(253)은 수직 방향으로 정렬될 수 있다. 이에 따라, 제1 반도체 칩(220)의 열은 제1 인터포저(250)의 제1 방열 패턴(253) 및 제2 인터포저(260)의 제2 방열 패턴(263)을 통해 외부로 방출될 수 있다. 또한, 제1 인터포저(250)와 제2 인터포저(260) 사이에는, 제1 인터포저(250)의 제1 방열 패턴(253)과 제2 인터포저(260)의 제2 방열 패턴(263) 사이의 열적 결합을 강화하기 위한 제3 열 전달 물질(243)이 개재될 수 있다.
도 14를 참조하면, 반도체 패키지(200f)는 제2 인터포저(도 12의 260)를 포함하지 않고 제2 반도체 칩(230)의 제2 면이 외부에 노출된다는 점을 제외하고는, 도 12에 도시된 반도체 패키지(200d)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 몰딩층(270)은 제2 반도체 칩(230)의 측면을 덮되, 제2 반도체 칩(230)의 제2 면을 노출시킬 수 있다. 제2 반도체 칩(230)의 열은 노출된 제2 반도체 칩(230)의 제2 면을 통해 외부로 방출될 수 있다.
도 15를 참조하면, 반도체 패키지(200g)는 히트 싱크(285)를 더 포함한다는 점을 제외하고는 도 9에 도시된 반도체 패키지(200b)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 반도체 패키지(200c)는 제1 인터포저(250) 및/또는 제2 인터포저(260) 상에 배치된 히트 싱크(285)를 포함할 수 있다. 히트 싱크(285)는 제1 인터포저(250)의 제1 방열 패턴(253) 및/또는 제2 인터포저(260)의 제2 방열 패턴(263)과 열적으로 결합될 수 있다. 예를 들어, 히트 싱크(285)는 제1 방열 패턴(253)의 제1 상부 패드 및/또는 제2 인터포저(260)의 제2 상부 패드에 연결될 수 있다.
예시적인 실시예들에서, 제1 인터포저(250)와 히트 싱크(285) 사이 및/또는 제2 인터포저(260)와 히트 싱크(285) 사이에는 열 전달 물질(287)이 개재될 수 있다. 열 전달 물질(287)은 히트 싱크(285)를 제1 인터포저(250) 및/또는 제2 인터포저(260)에 물리적으로 고정시키고, 히트 싱크(285)와 제1 인터포저(250)의 제1 방열 패턴(253) 및/또는 제2 인터포저(260)의 제2 방열 패턴(263) 사이의 열적 결합을 강화할 수 있다.
도 16 내지 도 20는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지(300, 300a, 300b, 300c, 300d)를 나타내는 단면도들이다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략한다.
도 16를 참조하면, 반도체 패키지(300)는 제1 반도체 칩(220), 제1 반도체 칩(220) 상의 제1 인터포저(250), 제1 반도체 칩(220) 및 제1 인터포저(250)를 몰딩하는 몰딩층(270), 및 재배선 구조물(400)을 포함할 수 있다.
제1 반도체 칩(220)은 제1 칩 패드(221)가 형성된 제1 면이 하방을 향하도록 배치되며, 재배선 구조물(400)은 상기 제1 반도체 칩(220)의 제1 면 상에 배치되고, 제1 인터포저(250)는 제1 반도체 칩(220)의 제2 면 상에 배치될 수 있다.
제1 인터포저(250)는 제1 인터포저 기판(251) 및 제1 방열 패턴(253)을 포함할 수 있다. 제1 방열 패턴(253)의 하단은 제1 반도체 칩(220)에 접하고, 제1 방열 패턴(253)의 상단은 외부로 노출될 수 있다. 제1 인터포저(250)와 제1 반도체 칩(220) 사이에는, 제1 방열 패턴(253)과 제1 반도체 칩(220) 사이의 열적 결합을 강화하기 위한 제1 열 전달 물질(240)이 개재될 수 있다.
재배선 구조물(400)은 제1 절연층(411), 제2 절연층(413), 및 재배선 패턴(redistribution line pattern, 420)을 포함할 수 있다.
제1 절연층(411)은 제1 반도체 칩(220)의 제1 면 및 몰딩층(270)의 하면 상에 배치될 수 있다. 제1 절연층(411)은 절연성 물질을 포함하며, 예를 들어 산화막 및/또는 질화막을 포함할 수 있다. 제1 절연층(411)은 제1 반도체 칩(220)의 제1 칩 패드(221)를 노출시키기 위한 개구부를 포함할 수 있다.
재배선 패턴(420)은 제1 절연층(411) 상에 형성될 수 있다. 재배선 패턴(420)의 일부는 제1 절연층(411)의 표면을 따라 연장하고, 재배선 패턴(420)의 다른 일부는 제1 절연층(411)의 상기 개구부를 통해 제1 반도체 칩(220)의 제1 칩 패드(221)에 물리적 및 전기적으로 연결될 수 있다.
제2 절연층(413)은 제1 절연층(411)과 재배선 패턴(420) 상에 형성될 수 있다. 제2 절연층(413)은, 예를 들어 절연성 물질을 포함하며, 예를 들어 산화막 및/또는 질화막을 포함할 수 있다. 제2 절연층(413)은 재배선 패턴(420)의 일부를 노출시키기 위한 개구부를 포함할 수 있고, 제2 절연층(413)의 개구부를 통해 노출된 재배선 패턴(420)의 일부 상에는 외부 연결 단자(290)가 형성될 수 있다.
도 17을 참조하면, 반도체 패키지(300a)는 제1 반도체 칩(220) 상의 제2 반도체 칩(230) 및 제2 반도체 칩(230) 상의 제2 인터포저(260)를 더 포함한다는 점을 제외하고는 도 16에 도시된 반도체 패키지(300)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 제2 반도체 칩(230)은 칩 간 연결 단자(235)를 통해 제1 반도체 칩(220) 상에 실장될 수 있다. 제2 반도체 칩(230)은 칩 간 연결 단자(235) 및 제1 반도체 칩(220)의 TSV(227)를 통해 제1 반도체 칩(220)에 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(230)은 칩 간 연결 단자(235) 및 제1 반도체 칩(220)의 TSV(227)를 통해 재배선 구조물(400)의 재배선 패턴(420)에 전기적으로 연결될 수 있다.
제2 인터포저(260)는 제2 반도체 칩(230)의 제2 면 상에 배치되고, 제2 인터포저 기판(261) 및 제2 방열 패턴(263)을 포함할 수 있다. 제2 인터포저(260)와 제2 반도체 칩(230) 사이에는, 제2 방열 패턴(263)과 제2 반도체 칩(230) 사이의 열적 결합을 강화하기 위한 제2 열 전달 물질(241)이 개재될 수 있다.
제2 반도체 칩(230)은 제2 칩 패드(231)가 마련된 제1 면이 제1 반도체 칩(220)을 향하도록 배치되고, 제2 인터포저(260)는 제2 반도체 칩(230)의 제2 면 상에 배치될 수 있다. 제2 인터포저(260)가 배치되는 제2 반도체 칩(230)의 상기 제2 면에는 제2 칩 패드(231)가 형성되지 않으므로, 제2 인터포저(260)는 제2 반도체 칩(230)의 상기 제2 면을 전체적으로 덮을 수 있다.
도 18을 참조하면, 반도체 패키지(300b)는 제1 인터포저(250)와 제2 인터포저(260)가 수직 방향으로 적층된다는 점을 제외하고는, 도 17에 도시된 반도체 패키지(300a)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 반도체 패키지(300b)는 제1 반도체 칩(220) 상의 제1 인터포저(250) 및 제2 반도체 칩(230) 상의 제2 인터포저(260)를 포함하되, 제1 인터포저(250) 및 제2 인터포저(260)는 수직 방향으로 적층될 수 있다. 즉, 제2 인터포저(260)는 제2 반도체 칩(230)의 제1 면을 덮고, 나아가 제1 인터포저(250)의 상면을 더 덮을 수 있다.
이 때, 제2 인터포저(260)의 제2 방열 패턴(263) 및 제1 인터포저(250)의 제1 방열 패턴(253)은 수직 방향으로 정렬될 수 있다. 이에 따라, 제1 반도체 칩(220)의 열은 제1 인터포저(250)의 제1 방열 패턴(253) 및 제2 인터포저(260)의 제2 방열 패턴(263)을 통해 외부로 방출될 수 있다. 또한, 제1 인터포저(250)와 제2 인터포저(260) 사이에는, 제1 인터포저(250)의 제1 방열 패턴(253)과 제2 인터포저(260)의 제2 방열 패턴(263) 사이의 열적 결합을 강화하기 위한 제3 열 전달 물질(243)이 개재될 수 있다.
도 19를 참조하면, 반도체 패키지(300c)는 제2 인터포저(도 17의 260)를 포함하지 않고 제2 반도체 칩(230)의 제2 면이 외부에 노출된다는 점을 제외하고는, 도 17에 도시된 반도체 패키지(300a)와 대체로 동일 또는 유사할 수 있다.
좀 더 구체적으로, 몰딩층(270)은 제2 반도체 칩(230)의 측면을 덮되, 제2 반도체 칩(230)의 제2 면을 노출시킬 수 있다. 제2 반도체 칩(230)의 열은 노출된 제2 반도체 칩(230)의 제2 면을 통해 외부로 방출될 수 있다.
도 20을 참조하면, 반도체 패키지(300d)는 제2 반도체 칩(230)이 재배선 패턴(420)에 직접 연결된다는 점을 제외하고는, 도 17에 도시된 반도체 패키지(300a)와 대체로 동일 또는 유사할 수 있다.
도 20을 참조하면, 제2 반도체 칩(230)은 일부분이 제1 반도체 칩(220)으로부터 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 돌출된 오프셋(offset) 구조로 제1 반도체 칩(220) 상에 적층될 수 있다. 제2 반도체 칩(230)은 제2 칩 패드(231)가 마련된 제1 면이 제1 반도체 칩(220)과 접하되, 제2 반도체 칩(230)의 제2 칩 패드(231)는 제1 반도체 칩(220)의 측면으로부터 외측으로 이격될 수 있다. 이 때, 재배선 패턴(420)의 일부는 몰딩층(270)의 개구부를 통해 수직 방향(예를 들어, Z 방향)으로 연장되고, 제2 반도체 칩(230)의 제2 칩 패드(231)에 물리적 및 전기적으로 연결될 수 있다.
도 21a 및 도 22b는 도 9의 반도체 패키지(200b)의 제조 방법을 나타내는 단면도들이다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략한다.
도 21a를 참조하면, 패키지 기판(210) 상에 제1 반도체 칩(220)을 배치한다. 제1 반도체 칩(220)은 제1 칩 패드(221)가 마련된 제1 면이 패키지 기판(210)과 접하도록, 패키지 기판(210) 상에 플립 칩 본딩 방식으로 실장될 수 있다.
제1 반도체 칩(220)을 패키지 기판(210) 상에 배치한 이후, 제1 반도체 칩(220) 상에 제2 반도체 칩(230)을 적층한다. 제2 반도체 칩(230)은 제1 반도체 칩(220)으로부터 수평 방향으로 돌출된 오프셋 구조로 제1 반도체 칩(220) 상에 적층될 수 있다. 제2 반도체 칩(230)은 접착층(233)에 의해 제1 반도체 칩(220)에 고정될 수 있다.
제2 반도체 칩(230)을 적층한 후, 와이어 본딩 공정을 통해 제2 반도체 칩(230)의 제2 칩 패드(231)와 패키지 기판(210)의 상부 기판 패드(215) 사이에서 연장된 도전성 와이어(281)를 형성할 수 있다.
와이어 본딩 공정 후, 제1 반도체 칩(220)의 적어도 일부를 덮는 제1 열 전달 물질(240) 및 제2 반도체 칩(230)의 적어도 일부를 덮는 제2 열 전달 물질(241)을 형성할 수 있다. 예를 들어, 스프레이 코팅 등의 디스펜싱 방법을 통해 제1 반도체 칩(220) 및 제2 반도체 칩(230) 상에 열 전도성이 높은 물질을 도포하여, 제1 열 전달 물질(240) 및 제2 열 전달 물질(241)을 형성할 수 있다.
도 21b를 참조하면, 제1 반도체 칩(220) 상에 제1 인터포저(250)를 배치하고, 제2 반도체 칩(230) 상에 제2 인터포저(260)를 배치한다. 제1 인터포저(250)를 제1 열 전달 물질(240) 상에 위치시키고 제2 인터포저(260)를 제2 열 전달 물질(241) 상에 위치시킨 상태에서, 제1 열 전달 물질(240) 및 제2 열 전달 물질(241)을 경화시켜 제1 인터포저(250) 및 제2 인터포저(260)를 고정할 수 있다.
제1 인터포저(250) 및 제2 인터포저(260)의 배치 이후, 제1 반도체 칩(220), 제2 반도체 칩(230), 제1 인터포저(250), 및 제2 인터포저(260)를 몰딩하는 몰딩층(도 9의 270)을 형성한다. 몰딩층(270)은 제1 인터포저(250)의 제1 방열 패턴(253)의 상단 및 제2 인터포저(260)의 제2 방열 패턴(263)의 상단을 외부에 노출시키도록 형성될 수 있다. 몰딩층(270)은 앞서 도 6 내지 도 7b를 참조하여 설명된 것과 동일 또는 유사한 방법을 통해 형성될 수 있다.
몰딩층(270)의 형성 후, 싱귤레이션 공정을 통해 도 9과 같이 개별화된 반도체 패키지(200b)를 완성할 수 있다.
도 22a 내지 도 22d는 도 16의 반도체 패키지(300a)의 제조 방법을 나타내는 단면도들이다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략한다.
도 22a를 참조하면, 제1 반도체 칩(220)을 캐리어(CA) 상에 배치한다. 이 때, 제1 반도체 칩(220)은 제1 칩 패드(221)가 마련된 제1 면이 캐리어(CA)와 접하도록 캐리어(CA) 상에 배치될 수 있다.
제1 반도체 칩(220)을 캐리어(CA)에 배치한 이후, 제1 반도체 칩(220) 상에 제2 반도체 칩(230)을 적층한다. 제2 반도체 칩(230)은 플립 칩 본딩 방식으로 제1 반도체 칩(220) 상에 적층될 수 있다. 즉, 제2 반도체 칩(230)은 제2 칩 패드(231)가 마련된 제1 면이 제1 반도체 칩(220)을 향하도록 적층될 수 있다.
제2 반도체 칩(230)의 적층 이후, 제1 반도체 칩(220)의 적어도 일부를 덮는 제1 열 전달 물질(240) 및 제2 반도체 칩(230)의 적어도 일부를 덮는 제2 열 전달 물질(241)을 형성할 수 있다. 예를 들어, 스프레이 코팅 등의 디스펜싱 방법을 통해 제1 반도체 칩(220) 및 제2 반도체 칩(230) 상에 열 전도성이 높은 물질을 도포하여, 제1 열 전달 물질(240) 및 제2 열 전달 물질(241)을 형성할 수 있다.
도 22b를 참조하면, 제1 반도체 칩(220) 상에 제1 인터포저(250)를 배치하고, 제2 반도체 칩(230) 상에 제2 인터포저(260)를 배치한다. 제1 인터포저(250)를 제1 열 전달 물질(240) 상에 위치시키고 제2 인터포저(260)를 제2 열 전달 물질(241) 상에 위치시킨 상태에서, 제1 열 전달 물질(240) 및 제2 열 전달 물질(241)을 경화시켜 제1 인터포저(250) 및 제2 인터포저(260)를 고정할 수 있다.
도 22c를 참조하면, 제1 반도체 칩(220), 제2 반도체 칩(230), 제1 인터포저(250), 및 제2 인터포저(260)를 몰딩하는 몰딩층(270)을 형성한다. 몰딩층(270)은 제1 인터포저(250)의 제1 방열 패턴(253)의 상단 및 제2 인터포저(260)의 제2 방열 패턴(263)의 상단을 외부에 노출시키도록 형성될 수 있다. 몰딩층(270)은 앞서 도 6 내지 도 7b를 참조하여 설명된 것과 동일 또는 유사한 방법을 통해 형성될 수 있다.
도 22d를 참조하면, 몰딩층(270)을 형성한 이후, 도 22c의 결과물을 캐리어(도 22c의 CA)로부터 분리한다. 이러한 분리 공정 후에, 몰딩층(270)의 일면 및 제1 칩 패드(221)가 형성된 제1 반도체 칩(220)의 제1 면 상에 재배선 구조물(400)을 형성한다.
좀 더 구체적으로, 몰딩층(270)의 일면 및 제1 반도체 칩(220)의 제1 면 상에 제1 절연층(411)을 형성한다. 제1 절연층(411)을 형성하기 위해, 몰딩층(270)의 일면 및 제1 반도체 칩(220)의 제1 면을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 제1 반도체 칩(220)의 제1 칩 패드(221)를 노출시키기 위한 개구부를 형성할 수 있다.
제1 절연층(411)을 형성한 이후, 제1 절연층(411) 상에 재배선 패턴(420)을 형성한다. 재배선 패턴(420)의 일부는 제1 절연층(411)의 개구부를 통해 제1 칩 패드(211)에 연결될 수 있다. 재배선 패턴(420)을 형성하기 위해, 제1 절연층(411) 및 제1 칩 패드(211) 상에 도전막을 형성하고, 상기 도전막을 패터닝할 수 있다.
재배선 패턴(420)을 형성한 이후, 제1 절연층(411) 및 재배선 패턴(420) 상에 제2 절연층(413)을 형성한다. 제2 절연층(413)을 형성하기 위해, 제1 절연층(411) 및 재배선 패턴(420)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 재배선 패턴(420)의 일부를 노출시키기 위한 개구부를 형성할 수 있다.
제2 절연층(413)을 형성한 이후, 제2 절연층(413)의 개구부를 통해 노출된 재배선 패턴(420)의 일부 상에 외부 연결 단자(290)를 형성한다. 외부 연결 단자(290)는 예를 들어 솔더볼 또는 범프일 수 있다. 외부 연결 단자(290)를 형성한 후, 싱귤레이션 공정을 통해 도 17과 같이 개별화된 반도체 패키지(300a)를 완성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 인터포저 110: 인터포저 기판
120: 방열 패턴 121: 관통 전극
122: 상부 패드 123: 하부 패드
200: 반도체 패키지 210: 패키지 기판
220: 제1 반도체 칩 230: 제2 반도체 칩
250: 제1 인터포저 260: 제2 인터포저
270: 몰딩층

Claims (20)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제1 인터포저로서, 제1 인터포저 기판 및 상기 제1 반도체 칩과 전기적으로 절연된 제1 방열 패턴을 포함하는 상기 제1 인터포저; 및
    상기 제1 반도체 칩과 상기 제1 인터포저를 몰딩하는 몰딩층;
    을 포함하고,
    상기 제1 방열 패턴은, 상기 제1 인터포저 기판을 관통하는 제1 관통 전극; 및 상기 제1 인터포저 기판의 상면 상에 마련되고 상기 제1 관통 전극에 연결된 제1 상부 패드;를 포함하고,
    상기 제1 상부 패드의 측벽의 적어도 일부 및 상기 제1 인터포저 기판의 상기 상면은 상기 몰딩층에 덮이고, 상기 제1 상부 패드의 상면은 외부에 노출된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 상부 패드의 수평 방향에 따른 폭은 상기 제1 관통 전극의 수평 방향에 따른 폭보다 큰 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 방열 패턴은 상기 제1 상부 패드를 덮는 상부 커버층을 더 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 방열 패턴은 상기 제1 인터포저 기판의 하면 상에 마련되고 상기 제1 관통 전극에 연결된 제1 하부 패드를 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 하부 패드의 수평 방향에 따른 폭은 상기 제1 관통 전극의 수평 방향에 따른 폭보다 큰 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제1 인터포저와 상기 제1 반도체 칩 사이에 개재된 제1 열 전달 물질을 더 포함하고,
    상기 제1 열 전달 물질은 상기 하부 패드의 측벽을 덮는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제1 방열 패턴은 상기 제1 하부 패드를 덮는 하부 커버층을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 반도체 칩 상의 제2 반도체 칩; 및
    상기 제2 반도체 칩 상의 제2 인터포저로서, 제2 인터포저 기판 및 상기 제2 인터포저 기판을 관통하는 제2 방열 패턴을 포함하는 상기 제2 인터포저;
    를 더 포함하고,
    상기 제2 방열 패턴은 상기 제2 반도체 칩과 전기적으로 절연되고, 상기 제2 방열 패턴의 상단은 외부에 노출된 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1 인터포저는 상기 제2 반도체 칩의 측면들을 포위하도록 절곡된 부분을 포함하는 반도체 패키지.
  10. 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩;
    상기 제1 반도체 칩 상의 제1 인터포저로서, 제1 인터포저 기판 및 상기 제1 인터포저 기판을 관통하는 제1 방열 패턴을 포함하는 상기 제1 인터포저; 및
    상기 제2 반도체 칩 상의 제2 인터포저로서, 제2 인터포저 기판 및 상기 제2 인터포저 기판을 관통하는 제2 방열 패턴을 포함하는 상기 제2 인터포저;
    를 포함하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제1 방열 패턴의 하단은 상기 제1 반도체 칩에 접하고, 상기 제1 방열 패턴의 상단은 외부에 노출되고,
    상기 제2 방열 패턴의 하단은 상기 제2 반도체 칩에 접하고, 상기 제2 방열 패턴의 상단은 외부에 노출된 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 인터포저, 및 상기 제2 인터포저를 몰딩하는 몰딩층을 더 포함하고,
    상기 제1 방열 패턴은 상기 제1 인터포저 기판의 상면 상의 제1 상부 패드를 포함하고,
    상기 제2 방열 패턴은 상기 제2 인터포저 기판의 상면 상의 제2 상부 패드를 포함하고,
    상기 몰딩층은 상기 제1 상부 패드의 측벽의 적어도 일부 및 상기 제2 상부 패드의 측벽의 적어도 일부를 덮는 반도체 패키지.
  13. 제 10 항에 있어서,
    상기 제1 방열 패턴은 상기 제1 인터포저 기판의 하면 상의 제1 하부 패드를 포함하고,
    상기 제2 방열 패턴은 상기 제2 인터포저 기판의 하면 상의 제2 하부 패드를 포함하고,
    상기 반도체 패키지는,
    상기 제1 반도체 칩과 상기 제1 인터포저의 사이에 개재되고, 상기 제1 하부 패드의 적어도 일부를 덮는 제1 열 전달 물질; 및
    상기 제2 반도체 칩과 상기 제2 인터포저 사이에 개재되고, 상기 제2 하부 패드의 적어도 일부를 덮는 제2 열 전달 물질;
    을 더 포함하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 제2 인터포저는 상기 제1 인터포저 상에 적층되고,
    상기 제2 인터포저의 제2 방열 패턴과 상기 제1 인터포저의 제1 방열 패턴은 수직 방향으로 정렬된 반도체 패키지.
  15. 제 10 항에 있어서,
    상기 제1 반도체 칩이 실장되는 패키지 기판을 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 반도체 칩의 일부가 상기 제1 반도체 칩으로부터 수평 방향으로 돌출되도록 상기 제1 반도체 칩 상에 오프셋 구조로 적층되고,
    상기 제2 반도체 칩은 도전성 와이어를 통해 상기 패키지 기판에 전기적으로 연결된 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 제2 반도체 칩은 칩 패드가 마련된 제1 면이 상기 제1 반도체 칩을 향하도록 상기 제1 반도체 칩 상에 적층되고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 관통 실리콘 비아(Through Silicon Via)를 통해 상기 제1 반도체 칩에 전기적으로 연결된 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 제1 반도체 칩 상의 재배선 구조물을 더 포함하고, 상기 재배선 구조물은 상기 제1 반도체 칩의 칩 패드에 전기적으로 연결된 재배선 패턴을 포함하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩을 몰딩하는 몰딩층을 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 반도체 칩의 일부가 상기 제1 반도체 칩으로부터 수평 방향으로 돌출되도록 상기 제1 반도체 칩 상에 오프셋 구조로 적층되고,
    상기 재배선 패턴은 상기 몰딩층을 관통하여 상기 제2 반도체 칩의 칩 패드에 연결된 반도체 패키지.
  19. 제 10 항에 있어서,
    상기 제1 인터포저 및 상기 제2 인터포저 상에 배치된 히트 싱크를 더 포함하는 반도체 패키지.
  20. 제1 반도체 칩;
    상기 제1 반도체 칩 상의 적어도 하나의 제2 반도체 칩;
    상기 제1 반도체 칩 상의 제1 인터포저로서, 상기 제1 반도체 칩과 전기적으로 절연된 제1 방열 패턴을 포함하는 상기 제1 인터포저; 및
    상기 적어도 하나의 제2 반도체 칩 상의 적어도 하나의 제2 인터포저로서, 상기 적어도 하나의 제2 반도체 칩과 전기적으로 절연되고 상단이 외부에 노출된 제2 방열 패턴을 포함하는 상기 적어도 하나의 제2 인터포저;
    를 포함하는 반도체 패키지.
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