KR101942748B1 - 팬-아웃 반도체 패키지 - Google Patents

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최성희
김한
김형준
한미자
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Abstract

적어도 하나의 관통홀이 형성되며 내부면에 금속층이 배치되는 코어부재와, 상기 관통홀에 배치되는 반도체 칩과, 상기 코어부재와 상기 반도체 칩을 봉합하는 봉합재와, 상기 봉합재의 상면에 배치되는 금속 플레이트 및 상기 봉합재를 관통하여 상기 금속층과 상기 금속 플레이트를 연결하는 벽체를 포함하며, 상기 벽체에는 적어도 하나 이상의 개구부가 형성되는 팬-아웃 반도체 패키지가 개시된다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 발명은 팬-아웃 반도체 패키지에 관한 것이다.
각종 전자 기기의 사용이 폭발적으로 증가함과 동시에 디지털 기술과 반도체 기술 등의 발달로 정밀하고 복잡한 전자 기기 응용 분야가 광범위해지고 있다. 전자기기 내부 부품들의 밀집도가 높아지면서, 개개의 부품(active component, passive component)과 이를 물리적으로 연결해주는 PCB에서 발생하는 전자파 장애가 전파 잡음 간섭을 비롯해 정밀 전자 기기의 상호 오동작을 일으키는 요인이 되고 있다.
이러한 전파 방해를 일으킬 수 있는 EMI 노이즈(noise)의 차단을 위하여 현재 다양한 방법들이 사용되고 있으며, 그 종류로는 크게 쉴드캔(Shield can), 필름(film), 흡수 시트(absorber sheet) 등이 있다.
하지만, 상기한 쉴드캔(Shield can), 필름(film), 흡수 시트(absorber sheet)는 별도의 구성을 추가하여 노이즈를 차단하는 방법으로 모듈 자체적으로 EMI 노이즈를 차폐할 수 있는 구조의 개발이 필요한 실정이다.
미국 등록특허공보 제8432022호
EMI 노이즈 차폐 효율을 향상시킬 수 있으며, 제조가 용이한 팬-아웃 반도체 패키지가 제공된다.
본 발명의 일 실시예에 따른 팬-아웃 반도체 패키지는 적어도 하나의 관통홀이 형성되며 내부면에 금속층이 배치되는 코어부재와, 상기 관통홀에 배치되는 반도체 칩과, 상기 코어부재와 상기 반도체 칩을 봉합하는 봉합재와, 상기 봉합재의 상면에 배치되는 금속 플레이트 및 상기 봉합재를 관통하여 상기 금속층과 상기 금속 플레이트를 연결하는 벽체를 포함하며, 상기 벽체에는 적어도 하나 이상의 개구부가 형성될 수 있다.
상기 벽체는 금속 재질로 이루어질 수 있다.
상기 벽체는 상기 금속 플레이트의 저면으로부터 연장 형성될 수 있다.
상기 벽체는 상기 코어부재의 금속층으로부터 연장 형성될 수 있다.
상기 벽체는 상기 금속 플레이트의 저면으로부터 연장 형성되는 제1 벽체와, 상기 코어부재의 금속층으로부터 연장 형성되는 제2 벽체를 구비할 수 있다.
상기 제1 벽체와 상기 제2 벽체는 상호 접합될 수 있다.
상기 벽체는 요철 형상을 가질 수 있다.
상기 코어부재는 절연재질로 이루어지는 절연체층과, 상기 절연체층의 내부면 및 상기 절연체층의 상면과 저면 일부분에 형성되는 금속층을 구비할 수 있다.
상기 코어부재는 가장자리에 배치되는 외벽부와, 상기 외벽부의 내측에 배치되는 내벽부를 구비할 수 있다.
상기 외벽부에 배치되는 상기 벽체의 두께가 상기 내벽부에 배치되는 상기 벽체의 두께보다 두꺼울 수 있다.
상기 반도체 칩은 상기 관통홀에 배치되는 제1 반도체 칩과, 상기 제1 반도체 칩과 이격 배치되는 제2 반도체 칩을 구비하며, 상기 제2 반도체 칩은 수동소자와 인덕터 중 적어도 하나를 구비할 수 있다.
본 발명의 다른 실시예에 따른 팬-아웃 반도체 패키지는 적어도 하나의 관통홀이 형성되며 내부면에 금속층이 배치되는 코어부재와, 상기 관통홀에 배치되는 반도체 칩과, 상기 코어부재와 상기 반도체 칩을 봉합하는 봉합재와, 상기 봉합재의 상면에 배치되는 금속 플레이트와, 상기 금속층으로부터 연장 형성되는 제1 벽체 및 상기 금속 플레이트의 저면으로부터 연장 형성되는 제2 벽체를 포함하며, 상기 제1 벽체와 상기 제2 벽체는 상호 어긋나게 배치될 수 있다.
상기 제1,2 벽체에는 적어도 하나 이상의 개구부가 형성될 수 있다.
EMI 노이즈 차폐 효율을 향상시킬 수 있으며, 제조가 용이한 효과가 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 분해 사시도이다.
도 10은 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 단면도이다.
도 11 내지 도 26은 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 27는 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 분해 사시도이다.
도 28은 본 발명의 제3 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 분해 사시도이다.
도 29은 벽체의 제1 변형 실시예를 나타내는 설명도이다.
도 30는 벽체의 제2 변형 실시예를 나타내는 설명도이다.
도 31은 벽체의 제3 변형 실시예를 나타내는 설명도이다.
도 32는 벽체의 제4 변형 실시예를 나타내는 설명도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 페시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 페시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 페시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 페시베이션층(2202)이 더 형성될 수 있으며, 페시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 페시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 본 발명의 실시 형태들에 따른 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 분해 사시도이고, 도 10은 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지(100)는 일예로서, 코어부재(110), 재배선부(120), 반도체 칩(130), 금속 플레이트(140), 봉합재(150) 및 벽체(160)를 포함하여 구성될 수 있다.
코어부재(110)에는 적어도 하나의 관통홀(111)이 형성된다. 일예로서, 코어부재(110)는 팬-아웃 반도체 패키지(100)를 지지하기 위한 구성으로서, 이를 통하여 강성 유지 및 두께 균일성의 확보가 가능하다.
본 실시 형태의 경우, 코어부재(110)의 관통홀(111)에는 반도체 칩(130)이 배치된다. 그리고, 반도체 칩(130)의 측면 주위는 코어부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변경될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
한편, 관통홀(111)의 내부에는 반도체 칩(130)이 삽입 배치된다. 일예로서, 코어부재(110)는 도 9에 도시된 바와 같이, 배치 위치에 따라 외벽부(112)와 내벽부(113)로 나눌 수 있다. 즉, 외벽부(112)는 사각형 띠 형상을 가지며 가장자리에 배치되며, 내벽부(113)는 외벽부(112)의 내측 영역에 배치된다. 그리고, 외벽부(112)에 의해 형성되는 내부 공간을 내벽부(113)에 의해 복수개의 구역으로 구획되며, 이에 따라 복수개의 관통홀(111)이 형성되는 것이다.
또한, 코어부재(110)의 절연체층(114)은 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 절연층(112)은 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. 그리고, 절연체층(114)은 지지부재로 역할 할 수 있다.
그리고, 코어부재(110)의 금속층(115)은 적어도 절연체층(114)의 내부면에 형성되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 금속층(115)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
재배선부(120)는 코어부재(110)의 일면에 배치된다. 일예로서, 재배선부(120)는 코어부재(110)의 저면 및 반도체 칩(130)의 저면에 적층될 수 있다. 또한, 재배선부(120)는 절연층(121)과, 복수개의 층을 이루어도록 배치되는 배선층(122)을 구비할 수 있다. 복수개의 층을 이루도록 배치되는 배선층(122)의 일부는 서로 연결될 수 있다. 나아가, 배선층(122) 중 일부는 절연층(121)의 외부로 노출되도록 배치될 수 있다.
그리고, 절연층(121)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(121)은 각각 감광성 절연층일 수 있다. 절연층(121)이 감광성의 성질을 갖는 경우, 절연층(121)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(미도시)의 파인 피치를 달성할 수 있다. 절연층(121)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(121)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(121)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(122)은 실질적으로 반도체 칩(120)의 접속패드(미도시)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(122)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
반도체 칩(130)은 관통홀(111) 내에 삽입 배치된다. 일예로서, 반도체 칩(130)은 코어부재(110)의 중앙부에 배치되는 관통홀(111) 내에 배치되는 제1 반도체 칩(131)과, 제1 반도체 칩(131)의 주위에 배치되도록 다른 관통홀(111) 내에 배치되는 제2 반도체 칩(132)를 구비할 수 있다.
제1 반도체 칩(131)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit): IC)나 능동소자 등일 수 있다. 필요에 따라서는 집적회로가 플립칩 형태로 패키지 된 반도체 칩일 수도 있다. 집적회로는, 예를 들면, 중앙 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 플로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되지 않는다.
한편, 제1 반도체 칩(131)에는 전기적 연결을 위한 접속패드(미도시)가 형성되며, 접속패드는 재배선부(120)에 연결된다.
제2 반도체 칩(132)은 제1 반도체 칩(131)과 수평 방향으로 나란히 배치될 수 있다. 일예로서, 제2 반도체 칩(132)은 수동 소자(132a)와, 인덕터(132b)를 구비할 수 있다. 일예로서, 수동 소자(132a)는 저항기, 콘덴서, 트랜스, 릴레이 중 어느 하나일 수 있으며, 에너지를 소비, 축적 혹은 그대로 통과시키는 작용을 할 수 있다.
또한, 일예로서 수동 소자(132a)가 제1 반도체 칩(131) 등에 안정적인 전력 공급을 위하여 제공되는 디커플링 커패시터를 포함하는 경우 수동 소자(131a)는 제1 반도체 칩(131)과 연결되어 디커플링 커패시터로서 기능할 수 있다.
금속 플레이트(140)는 봉합재(150)의 상면에 배치된다. 일예로서 금속 플레이트(140)는 전도성이 우수한 재질로 이루어질 수 있다. 예를 들어, 금속 플레이트(140)는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다.
이와 같이, 금속 플레이트(140)가 봉합재(150)의 상면에 배치되므로 EMI 노이즈의 차폐 성능을 향상시킬 수 있다.
봉합재(150)는 코어부재(110) 및 반도체 칩(130)을 봉합한다. 그리고, 봉합재(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
벽체(160)는 봉합주(150)를 관통하여 금속층(115)과 금속 플레이트(140)를 연결한다. 일예로서, 벽체(160)에는 제조 시 공기의 유동 경로를 제공하는 개구부(161)가 형성된다. 이와 같이, 개구부(161)가 벽체(160)에 형성되므로 제조 시 공기의 유동 경로를 제공한다. 이에 따라, 벽체(160)에 의한 내부 압력 증가를 방지할 수 있다.
일예로서, 벽체(160)는 금속 플레이트(140)의 저면으로부터 연장 형성되는 제1 벽체(162)와, 코어부재(110)의 상면으로부터 연장 형성되는 제2 벽체(163)를 구비할 수 있다.
또한, 제1 벽체(162)와 제2 벽체(163)는 상호 접합되도록 배치된다.
이와 같이, 벽체(160)가 반도체 칩(130)의 제1 반도체 칩(131)과 제2 반도체 칩(132)의 사이 공간에 배치되므로 제1 반도체 칩(131)과 제2 반도체 칩(132)로부터 발생되는 EMI 노이즈에 의한 상호 간섭을 저감시킬 수 있는 것이다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결구조체(170)를 통하여 전자기기의 메인보드(60)에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 반도체 칩(120)의 접속패드의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 페시베이션층(미도시)의 일면 상으로 연장되어 형성된 재배선층(124)의 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(130)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
상기한 바와 같이, 벽체(160)와 금속 플레이트(140)를 통해 EMI 노이즈의 누설을 저감시킬 수 있다.
또한, 벽체(160)와 금속 플레이트(140)를 구비하므로, 쉴드 캔(Shield can)을 제거할 수 있으므로 박형화 및 소형화를 구현할 수 있다.
이하에서는 도면을 참조하여 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지의 제조방법에 대하여 설명하기로 한다.
도 11 내지 도 26은 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
먼저, 도 11을 참조하면, 코어부재(110)의 절연체층(114)에 복수개의 관통홀(111)을 형성한다. 이후, 절연체층(114)의 내부면과 상면 및 저면 일부분에 금속층(115)을 형성한다.
이후, 도 12에 도시된 바와 같이, 접착테이프(10)를 코어부재(110)의 저면에 부착한다.
접착테이프(10)의 부착 후 도 13에 도시된 바와 같이, 관통홀(111) 내에 배치되도록 반도체 칩(130) 중 제2 반도체 칩(132)의 수동소자(132a)와 인덕터(미도시)를 접착테이프(10)에 부착한다.
이후, 도 14에 도시된 바와 같이, 코어부재(110)의 금속층(115)으로부터 연장되도록 벽체(160)를 형성한다. 벽체(160) 중 제2 벽체(163)가 패터닝에 의해 형성될 수 있다.
이후, 도 15에 도시된 바와 같이, 수동소자(132a)와 인덕터(132b) 및 코어부재(110)를 봉합하도록 봉합재(150)가 형성된다. 그리고, 봉합재(150)의 형성 후 접착테이프(10)를 제거한다.
이후, 도 16에 도시된 바와 같이, 코어부재(110)의 중앙부에 또 다른 관통홀(111)을 형성한다.
관통홀(111)의 형성 후 도 17에 도시된 바와 같이, 다시 코어부재(110)의 저면에 접착테이프(10)를 부착한다. 이후, 반도체 칩(130) 중 제1 반도체 칩(131)이 관통홀(111)의 내부에 배치되도록 제1 반도체 칩(131)을 접착테이프(10)에 설치한다.
이후, 도 18에 도시된 바와 같이, 캐리어(20)의 상면에 금속 플레이트(140)를 부착한 후 벽체(160) 중 제1 벽체(162)를 형성한다. 벽체(160)는 패터닝에 의해 형성될 수 있다.
이후, 도 19에 도시된 바와 같이 금속 플레이트(140) 상에 제1 벽체(162)를 봉합하도록 봉합재(150)가 형성된다.
이후, 도 20에 도시된 바와 같이 제1,2 벽체(162,163)가 상호 접합되도록 금속 플레이트(140)를 설치한다. 여기서 벽체(160)에 대하여 살펴보면, 벽체(160)는 금속 플레이트(140)에 형성되는 제1 벽체(162)와, 코어부재(110)에 형성되는 제2 벽체(163)를 구비할 수 있다.
즉, 도 20에 도시된 바와 같이, 제1,2 벽체(162,163)가 상호 접합되도록 금속 플레이트(140)를 코어부재(110)에 설치한다.
이후, 도 21에 도시된 바와 같이, 접착테이프(10)를 제거하고 습식 클리닝(wet cleaning)에 의해 평탄화 작업을 수행한다.
이후, 도 22 및 도 23에 도시된 바와 같이, 재배선부(120)를 형성한다. 즉, 절연층(121)과 재배선층(122)을 형성하며, 재배선층(122) 상호 간의 연결을 위한 비아 등을 형성한다.
이후, 도 24에 도시된 바와 같이, 캐리어(20)를 제거한다.
그리고, 도 25에 도시된 바와 같이, 금속 플레이트(140)과 재배선부(120)에 페시베이션층(102)을 형성한다.
이후, 도 26에 도시된 바와 같이, 전기연결구조체(170, 도 1, 도 2 참조)가 재배선층(122) 중 일부에 접속될 수 있도록 페시베이션층(102)의 일부를 제거한다.
상기한 바와 같이, 벽체(160)를 코어부재(110)과 금속 플레이트(140) 상에 배치되도록 패터닝에 의해 형성하므로, 필요에 따라 벽체(160)의 형성공정의 부가 및 삭제 가능하다.
나아가, 벽체(160)의 형상 및 배치를 용이하게 변경시킬 수 있는 것이다.
이하에서는 도면을 참조하여 본 발명의 다른 실시예에 따른 팬-아웃 반도체 패키지에 대하여 설명하기로 한다.
다만, 상기에서 설명한 구성요소와 동일한 구성요소에 대해서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
도 27은 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 분해 사시도이다.
도 27을 참조하면, 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지(200)는 일예로서, 코어부재(110), 재배선부(120), 반도체 칩(130), 금속 플레이트(140), 봉합재(150) 및 벽체(260)를 포함하여 구성될 수 있다.
한편, 코어부재(110), 재배선부(120), 반도체 칩(130), 금속 플레이트(140), 봉합재(150)는 상기에서 설명한 구성과 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
벽체(260)는 금속 플레이트(140)의 저면으로부터 연장 형성된다. 한편, 벽체(260)에는 제조 시 공기의 유동 경로를 제공하는 개구부(261)가 형성된다. 이와 같이, 벽체(260)가 반도체 칩(130)의 제1,2 반도체 칩(131,132)의 사이에 배치되므로 제1,2 반도체 칩(131,132)으로부터 발생되는 EMI 노이즈에 의한 상호 간섭을 저감시킬 수 있는 것이다.
상기한 바와 같이, 벽체(260)와 금속 플레이트(140)를 통해 EMI 노이즈의 누설을 저감시킬 수 있다.
또한, 벽체(260)와 금속 플레이트(140)를 구비하므로, 쉴드 캔(Shield can)을 제거할 수 있으므로 박형화 및 소형화를 구현할 수 있다.
도 28은 본 발명의 제3 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 분해 사시도이다.
도 28을 참조하면, 본 발명의 제3 실시예에 따른 팬-아웃 반도체 패키지(300)는 일예로서, 코어부재(110), 재배선부(120), 반도체 칩(130), 금속 플레이트(140), 봉합재(150) 및 벽체(360)를 포함하여 구성될 수 있다.
한편, 코어부재(110), 재배선부(120), 반도체 칩(130), 금속 플레이트(140), 봉합재(150)는 상기에서 설명한 구성과 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
벽체(360)는 코어부재(110)의 상면, 즉 금속층(115)으로부터 연장 형성된다. 한편, 벽체(360)에는 제조 시 공기의 유동 경로를 제공하는 개구부(361)가 형성된다. 이와 같이, 벽체(360)가 반도체 칩(130)의 제1,2 반도체 칩(131,132) 사이에 배치되므로 제1,2 반도체 칩(131,132)으로부터 발생되는 EMI 노이즈에 의한 상호 간섭을 저감시킬 수 있는 것이다.
상기한 바와 같이, 벽체(360)와 금속 플레이트(140)를 통해 EMI 노이즈의 누설을 저감시킬 수 있다.
또한, 벽체(360)와 금속 플레이트(140)를 구비하므로, 쉴드 캔(Shield can)을 제거할 수 있으므로 박형화 및 소형화를 구현할 수 있다.
이하에서는 도면을 참조하여 벽체의 변형 실시예에 대하여 설명하기로 한다.
도 29는 벽체의 제1 변형 실시예를 나타내는 설명도이다.
도 29를 참조하면, 벽체(460)는 코어부재(110)의 외벽부(112)와 금속 플레이트(140)의 가장자리에 배치되는 제1 벽체(462)와, 코어부재(110)의 내벽부(113)와 금속 플레이트(140)의 내측에 배치되는 제2 벽체(463)를 구비한다.
한편, 제1 벽체(462)의 두께는 제2 벽체(463)의 두께보다 두껍게 형성된다.
또한, 제1,2 벽체(462,463)에는 개구부(461)가 형성된다. 즉, 제1,2 벽체(462,463)는 복수개가 상호 이격 배치될 수 있다. 그리고, 복수개의 제1,2 벽체(462,463) 각각은 대략 동일한 길이를 가지도록 형성될 수 있다.
도 30은 벽체의 제2 변형 실시예를 나타내는 설명도이다.
도 30을 참조하면, 벽체(560)는 코어부재(110)의 외벽부(112)와 금속 플레이트(140)의 가장자리에 배치되는 제1 벽체(562)와, 코어부재(110)의 내벽부(113)와 금속 플레이트(140)의 내측에 배치되는 제2 벽체(563)를 구비한다.
한편, 제1 벽체(562)의 두께는 제2 벽체(563)의 두께보다 두껍게 형성된다.
또한, 제1,2 벽체(562,563)에는 개구부(561)가 형성된다. 즉, 제1,2 벽체(562,563)는 복수개가 상호 이격 배치될 수 있다. 그리고, 복수개의 제1,2 벽체(562,563) 각각은 서로 길이가 다른 복수개의 제1,2 벽체(562,563)로 구성될 수 있다. 즉, 길이가 긴 제1-1 벽체(562a)와 길이가 짧은 제1-2 벽체(562b)로 제1 벽체(562)로 이루어지며, 제2 벽체(563)도 길이가 긴 제2-1 벽체(563a)와 길이가 짧은 제2-2 벽체(563b)로 이루어질 수 있다.
도 31은 벽체의 제3 변형 실시예를 나타내는 설명도이다.
도 31을 참조하면, 벽체(660)는 요철 형상을 가지도록 형성되며, 복수개가 상호 이격되도록 배치된다. 즉, 벽체(660)에는 개구부(661)가 형성된다. 그리고, 벽체(660)는 코어부재(110)의 외벽부(112)와 내벽부(113) 상에 배치될 수 있다.
도 32는 벽체의 제4 변형 실시예를 나타내는 설명도이다.
도 32를 참조하면, 벽체(760)는 금속 플레이트(140)의 저면으로부터 연장 형성되는 제1 벽체(762)와, 코어부재(110)의 금속층(115)으로부터 연장 형성되는 제2 벽체(763)를 구비한다.
한편, 제1,2 벽체(762,763)는 상호 어긋나게 배치된다.
그리고, 제1,2 벽체(762,763)에는 개구부(761)가 형성될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 300 : 팬-아웃 반도체 패키지
110 : 코어부재
120 : 재배선부
130 : 반도체 칩
140 : 금속 플레이트
150 : 봉합재
160, 260, 360, 460, 560, 660, 760 : 벽체

Claims (13)

  1. 적어도 하나의 관통홀이 형성되며, 적어도 상면의 일부분에 금속층이 배치되는 코어부재;
    상기 관통홀에 배치되는 반도체 칩;
    상기 코어부재와 상기 반도체 칩을 봉합하는 봉합재;
    상기 봉합재의 상면에 배치되는 금속 플레이트; 및
    상기 봉합재를 관통하여 상기 금속층과 상기 금속 플레이트를 연결하는 벽체;
    를 포함하며,
    상기 벽체에는 적어도 하나 이상의 개구부가 형성되는 팬-아웃 반도체 패키지.
  2. 제1항에 있어서,
    상기 벽체는 금속 재질로 이루어지는 팬-아웃 반도체 패키지.
  3. 제1항에 있어서,
    상기 금속층은 상기 관통홀의 벽면 중 적어도 일부 벽면에 형성되며, 상기 벽체는 상기 코어부재의 상면에 배치되는 상기 금속층으로부터 연장 형성되는 팬-아웃 반도체 패키지.
  4. 제1항에 있어서,
    상기 벽체는 상기 금속 플레이트의 저면으로부터 연장 형성되며, 상기 코어부재의 상면에 배치되는 금속층에 연결되는 팬-아웃 반도체 패키지.
  5. 제1항에 있어서,
    상기 벽체는 상기 금속 플레이트의 저면으로부터 연장 형성되는 제1 벽체와, 상기 코어부재의 금속층의 상면으로부터 연장 형성되는 제2 벽체를 포함하는 팬-아웃 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 벽체와 상기 제2 벽체는 상호 접합되는 팬-아웃 반도체 패키지.
  7. 제1항에 있어서,
    상기 벽체는 요철 형상을 가지는 팬-아웃 반도체 패키지.
  8. 제1항에 있어서,
    상기 코어부재는 절연재질로 이루어지는 절연체층과, 상기 절연체층의 내부면 및 상기 절연체층의 상면과 저면 일부분에 형성되는 금속층을 구비하는 팬-아웃 반도체 패키지.
  9. 제1항에 있어서,
    상기 코어부재는 가장자리에 배치되는 외벽부와, 상기 외벽부의 내측에 배치되는 내벽부를 구비하는 팬-아웃 반도체 패키지.
  10. 제9항에 있어서,
    상기 외벽부에 배치되는 상기 벽체의 두께가 상기 내벽부에 배치되는 상기 벽체의 두께보다 두꺼운 팬-아웃 반도체 패키지.
  11. 제1항에 있어서,
    상기 반도체 칩은 상기 관통홀에 배치되는 제1 반도체 칩과, 상기 제1 반도체 칩과 이격 배치되는 제2 반도체 칩을 구비하며,
    상기 제2 반도체 칩은 수동소자와 인덕터 중 적어도 하나를 구비하는 팬-아웃 반도체 패키지.
  12. 적어도 하나의 관통홀이 형성되며, 적어도 상면의 일부분에 금속층이 배치되는 코어부재;
    상기 관통홀에 배치되는 반도체 칩;
    상기 코어부재와 상기 반도체 칩을 봉합하는 봉합재;
    상기 봉합재의 상면에 배치되는 금속 플레이트;
    상기 코어부재의 상면에 배치되는 금속층으로부터 연장 형성되는 제1 벽체; 및
    상기 금속 플레이트의 저면으로부터 연장 형성되는 제2 벽체;
    를 포함하며,
    상기 제1 벽체와 상기 제2 벽체는 상호 어긋나게 배치되는 팬-아웃 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1,2 벽체에는 적어도 하나 이상의 개구부가 형성되는 팬-아웃 반도체 패키지.
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