KR20190090180A - 팬-아웃 센서 패키지 - Google Patents

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KR20190090180A
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박진선
허영식
백용호
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Abstract

제1 관통홀을 가지며 제1 배선층을 가지는 제1 연결부재와, 상기 제1 관통홀 내에 배치되며 센싱 영역 및 접촉패드가 배치된 활성면을 갖는 제1 반도체 칩과, 상기 제1 연결부재와 상기 제1 반도체 칩의 적어도 일부를 봉합하며 상기 제1 관통홀의 적어도 일부를 채우는 봉합재를 포함하는 제1 반도체 칩 모듈과, 상기 센싱 영역의 적어도 일부가 노출되는 제2 관통홀을 가지며 재배선층을 포함하는 재배선 모듈 및 상기 제1 배선층 및 상기 제1 접속패드를 각각 상기 재배선층과 전기적으로 연결하는 전기연결구조체를 포함하는 팬-아웃 센서 패키지가 개시된다.

Description

팬-아웃 센서 패키지{Electronic component package}
본 발명은 팬-아웃 센서 패키지에 관한 것이다.
센싱 영역이 외부 또는 공기로 개방이 필요한 센서 제품의 경우, 다이(Die)를 패키지 할 때 많은 제한이 있으며, 이로 인하여 외부 패키지의 사이즈와 두께 등이 증가하게 된다.
최근에, 스마트폰, IoT용 제품에서는 실장면적 축소 및 두께 감소를 위해 제품 내 사용되는 많은 부품의 사이즈와 두께 등을 줄이고 있지만, 센서영역이 개방되는 센서 제품은 패키지를 축소시키는데 한계가 있다.
전기회로, 신호 패드, 센싱영역이 동일면에 있는 센서 다이(Die)의 경우, 외부 패키지의 I/O로 신호를 연결하기 위해서 대부분이 와이어 본딩(Wire-bonding) 방식을 채용하고 있고, 센싱영역 주변에 일정공간의 에어 갭(Air gap)을 요구하게 된다.
따라서, 기판 또는 세라믹 하우징 케이스 위에 센서 다이와 ASIC 다이를 부착을 하고, 센서와 ASIC간에 와이어 본딩을 통해 신호를 연결하거나, 센서에서 기판으로 직접 와이어 본딩으로 신호를 연결한다.
그리고, 그 위에 금속 캔(Matal Can)으로 일정 공간을 띄워서 밀봉을 하고 금속 캔 또는 회로기판(PCB)에 홀을 뚫어서 외부와 통하게 패키지를 제작한다. 따라서, 이와 같이 패키지를 제조하면 부품의 높이를 감소시키는데 한계가 있으며 크기를 줄일 수 없는 문제가 있다.
국내 공개특허공보 제2016-80166호
제1 반도체 칩을 구비하는 패키지의 소형화 및 박형화를 구현할 수 있는 팬-아웃 센서 패키지가 제공된다.
제조 수율을 향상시킬 수 있는 팬-아웃 센서 패키지가 제공된다.
본 발명의 일 실시예에 따른 제1 관통홀을 가지며 제1 배선층을 가지는 제1 연결부재와, 상기 제1 관통홀 내에 배치되며 센싱 영역 및 접촉패드가 배치된 활성면을 갖는 제1 반도체 칩과, 상기 제1 연결부재와 상기 제1 반도체 칩의 적어도 일부를 봉합하며 상기 제1 관통홀의 적어도 일부를 채우는 봉합재를 포함하는 제1 반도체 칩 모듈과, 상기 센싱 영역의 적어도 일부가 노출되는 제2 관통홀을 가지며 재배선층을 포함하는 재배선 모듈 및 상기 제1 배선층 및 상기 제1 접속패드를 각각 상기 재배선층과 전기적으로 연결하는 전기연결구조체를 포함한다.
상기 전기연결구조체는 솔더(solder)를 포함하는 저융점 재질로 이루어질 수 있다.
상기 전기연결구조체는 복수개가 상호 이격 배치될 수 있다.
상기 제1 반도체 칩의 센싱 영역은 상기 재배선 모듈의 제2 관통홀의 하부에 배치될 수 있다.
상기 제1 연결부재는 상기 제1 관통홀이 형성된 제1 절연층과, 상기 제1 절연층의 상면과 저면 중 적어도 하나에 배치되는 상기 제1 배선층 및 상기 제1 배선층을 연결하는 제1 비아를 포함할 수 있다.
상기 제1 연결부재는 적어도 상기 제1 관통홀의 내벽면에 배치되는 제1 금속층을 더 포함할 수 있다.
상기 전기연결구조체는 전도성 필름으로 이루어질 수 있다.
상기 팬-아웃 센서 패키지는 상기 제1 배선층에 전기적으로 연결되며 상기 제1 절연층의 삽입홈에 배치되는 수동소자를 더 포함할 수 있다.
상기 제1 반도체 칩은 상기 제1 관통홀의 하부에 배치되는 센싱 영역과, 상기 센싱 영역의 주위에 배치되는 제1 접속패드를 구비하는 활성면을 가질 수 있다.
상기 재배선 모듈에는 상기 제2 관통홀에 배치되는 메쉬부가 구비될 수 있다.
상기 제1 연결부재의 상기 제1 관통홀은 복수개가 구비되며, 상기 제1 반도체 칩은 복수개의 제1 관통홀 중 어느 하나에 배치되며, 상기 제1 반도체 칩 모듈은 복수개의 제1 관통홀 중 다른 하나에 배치되는 제2 반도체 칩을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 팬-아웃 센서 패키지는 제1 관통홀을 가지며 제1 배선층을 가지는 제1 연결부재와, 상기 제1 관통홀 내에 배치되며 센싱 영역 및 제1 접속패드가 배치된 활성면을 갖는 제1 반도체 칩과, 상기 제1 연결부재와 상기 제1 반도체 칩의 적어도 일부를 봉합하며 상기 제1 관통홀의 적어도 일부를 채우는 제1 봉합재를 포함하는 제1 반도체 칩 모듈과 상기 센싱 영역의 적어도 일부가 노출되는 제2 관통홀을 가지며 제1 재배선층을 포함하는 제1 재배선 모듈 및 상기 제1 배선층 및 상기 제1 접속패드를 각각 상기 제1 재배선층과 전기적으로 연결하는 제1 전기연결구조체를 포함하는 제1 반도체 칩 패키지 및
제3 관통홀을 가지며 제2 배선층을 가지는 제2 연결부재와, 상기 제3 관통홀 내에 배치되며 상면에 제2 접속패드를 가지는 제2 반도체 칩과, 상기 제2 연결부재와 상기 제2 반도체 칩의 적어도 일부를 봉합하며 상기 제3 관통홀의 적어도 일부를 채우는 제2 봉합재를 포함하는 제2 반도체 칩 모듈과, 제2 재배선층을 포함하는 제2 재배선 모듈 및 상기 제2 배선층 및 상기 제2 접속패드를 각각 상기 제2 재배선층과 전기적으로 연결하는 제2 전기연결구조체를 포함하는 제2 반도체 칩 패키지;
를 포함한다.
제1 반도체 칩를 구비하는 패키지의 소형화 및 박형화를 구현할 수 있는 효과가 있다.
제조 수율을 향상시킬 수 있는 효과가 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 발명의 제1 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지를 나타내는 평면도이다.
도 11 내지 도 21은 본 발명의 제1 실시예에 따른 팬-아웃 센서 패키지의 제조방법을 설명하기 위한 설명도이다.
도 22는 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지의 제조방법을 설명하기 위한 설명도이다.
도 23 및 24는 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지의 제조방법을 설명하기 위한 설명도이다.
도 25는 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 26은 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 27은 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 평면도이다.
도 28은 본 발명의 제4 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 29는 본 발명의 제5 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는 예컨대 스마트 폰(1100)일 수 있다. 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 반도체 패키지(1121)와 같은 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130)과 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 카메라 모듈(1130)은 이미지 센서 패키지를 포함할 수 있으며, 본 개시에 따른 팬-아웃 이미지 센서 패키지는 이에 이용될 수 있다. 한편, 본 개시에 따른 팬-아웃 센서 패키지가 적용되는 전자기기는 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기에 적용될 수도 있음은 물론이다.
반도체 패키지
본 개시에 따른 팬-아웃 센서 패키지는 반도체 패키지의 기술을 이용하여 제조될 수 있다. 일반적으로 반도체는 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 자체를 그대로 사용하지 않고 반도체를 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체와 전자기기의 메인보드 등의 회로의 폭에 차이가 있기 때문이다. 반도체의 경우 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면, 메인보드의 경우 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체의 스케일보다 훨씬 크다. 따라서, 반도체를 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체나 크기가 작은 반도체에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 상에 형성된 연결부재를 통하여 반도체의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체의 I/O 단자를 모두 반도체 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 상에 형성된 연결부재를 통하여 반도체의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체를 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체를 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
본 개시에 따른 팬-아웃 센서 패키지는 이러한 팬-아웃 반도체 패키지 기술을 이용하여 제조될 수 있다. 이하에서는, 본 개시에 따른 팬-아웃 센서 패키지에 관하여 도면을 참조하여 설명한다.
도 9는 본 발명의 제1 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이고, 도 10은 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지를 나타내는 평면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제1 실시예에 따른 팬-아웃 센서 패키지(100)는 일예로서, 제1 반도체 칩 모듈(110) 및 재배선 모듈(160)을 포함하여 구성될 수 있다.
한편, 제1 반도체 칩 모듈(110)과 재배선 모듈(160)은 별도 제조된 후 결합된다.
제1 반도체 칩 모듈(110)은 일예로서, 제1 연결부재(120), 제1 반도체 칩(130) 및 봉합재(140)를 포함하여 구성될 수 있다.
제1 연결부재(120)에는 제1 반도체 칩(130)가 배치되는 제1 관통홀(121)이 형성된다. 일예로서, 제1 연결부재(120)는 팬-아웃 센서 패키지(100)를 지지하기 위한 구성으로서, 이를 통하여 강성 유지 및 두께 균일성 확보가 가능하다.
본 실시 형태의 경우, 제1 반도체 칩(130)의 측면 주위는 제1 연결부재(120)에 의하여 둘러싸일 수 있다. 다만, 이는 일예에 불과하며 다른 형태로 다양하게 변경될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
한편, 제1 연결부재(120)의 제1 절연층(122)은 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(122)은 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. 그리고, 제1 절연층(122)은 지지부재로 역할 할 수 있다.
제1 연결부재(120)의 제1 배선층(123)은 제1 절연층(122)의 상면과 하면 중 적어도 하나에 배치될 수 있다. 한편, 제1 배선층(123)은 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 배선층(123)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 배선층(123)의 일부는 외부로 노출될 수 있다.
또한, 제1 연결부재(120)의 제1 비아(124)는 제1 배선층(123)을 연결하도록 제1 절연층(122)을 관통한다. 그리고, 제1 비아(124)는 제1 배선층(123)과 동일한 재질로 이루어질 수 있다. 일예로서, 제1 비아(124)도 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 비아(124)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 연결부재(120)의 제1 금속층(125)은 적어도 제1 관통홀(121)의 내벽면에 배치된다. 그리고, 제1 금속층(125)은 제1 관통홀(121)의 내벽면으로부터 연장되어 상기 제1 절연층(122)의 상면과 하면에도 배치될 수 있다.
제1 금속층(125)은 제1 배선층(123)과 제1 비아(124)와 같이 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 금속층(125)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(130)은 중앙부에 배치되는 센싱 영역(131)과, 센싱 영역(131)의 주위에 배치되며 재배선 모듈(160)과의 전기적 접속을 위한 제1 접속패드(132)를 가지는 활성면(133)을 구비할 수 있다.
일예로서, 제1 반도체 칩(130)은 CIS(CMOS Image Sensor)일 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체 칩(130)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1 접속패드(132)는 제1 반도체 칩(130)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다.
제1 반도체 칩(130)은 일예로서, 전자기기, 모바일, 스마트폰, Lot, 제1 반도체 칩 네트워크 디바이스에 채용되는 센서 중 센싱 영역이 공기에 노출되는 구조를 갖는 센서 제품, 즉 공기중의 화학물질 또는 입자(particle) 등을 검출하는 화학센서와 빛을 받아들여서 인식하는 이미지 센서, IR 센서, UV 센서 등의 광센서, 사용자의 음성을 인식하는 MIC 센서, 지문을 분석하는 지문센서 중 어느 하나일 수 있다.
봉합재(140)는 제1 연결부재(120)와 제1 반도체 칩(130)을 봉합한다. 일예로서, 봉합재(140)는 제1 반도체 칩(130)을 보호하는 역할을 수행한다. 봉합형태는 특별히 제한되지 않으며, 제1 반도체 칩(130)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(140)는 제1 연결부재(120) 및 제1 반도체 칩(130)의 적어도 일부를 덮을 수 있다. 봉합재(140)의 구체적인 물질은 특별히 한정되지 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
한편, 제1 반도체 칩 모듈(110)은 PLP(Panel Level Package) 방식에 의해 제조된다.
재배선 모듈(160)은 제1 반도체 칩 모듈(110)의 일면에 배치된다. 일예로서, 재배선 모듈(160)은 제2 관통홀(161)이 형성되는 절연층(162)과, 일부가 절연층(162)으로부터 노출되며 적어도 하나의 층을 이루도록 형성되는 재배선층(163) 및 재배선층(163) 상호 간을 연결하는 비아(164)를 포함한다.
그리고, 절연층(162)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(162)은 각각 감광성 절연층일 수 있다. 절연층(162)이 감광성의 성질을 갖는 경우, 절연층(162)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(164)의 파인 피치를 달성할 수 있다. 절연층(162)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(162)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(162)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(163)은 실질적으로 제1 반도체 칩(130)의 제1 접속패드(132)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(163)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
또한, 복수개의 층으로 이루어지는 재배선층(163)은 비아(164)를 통해 전기적으로 연결될 수 있다.
한편, 제1 반도체 칩 모듈(110)과 재배선 모듈(160)은 전기연결구조체(180)에 의해 기계적으로 결합되며, 제1 배선층(123)과 재배선층(163) 상호 간 및 제1 접속패드(132)와 재배선층(163) 상호 간 중 적어도 하나는 전기연결구조체(180)에 의해 전기적으로 연결된다.
전기연결구조체(180)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(180)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(180)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(180)의 수는 제1 반도체 칩(130)의 제1 접속패드(132)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(180)가 솔더볼인 경우, 전기연결구조체(180)는 페시베이션층(미도시)의 일면 상으로 연장되어 형성된 재배선층(163) 또는/및 제1 배선층(132)의 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(180) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 반도체 칩(130)가 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 봉합재(140)로부터 외부로 노출되는 제1 연결부재(120)의 배선층(123)에는 메인보드(미도시)와의 연결을 위한 솔더(104)가 형성될 수 있다.
상기한 바와 같이, 제1 반도체 칩 모듈(110)과 재배선 모듈(160)을 별도로 제조한 후 결합되어 팬-아웃 센서 패키지(100)가 제조되므로, 제조 수율을 향상시킬 수 있는 것이다.
나아가, 팬-아웃 센서 패키지(100)의 소형화 및 박형화를 구현할 수 있다.
이하에서는 도면을 참조하여 본 발명의 제1 실시예에 따른 팬-아웃 센서 패키지의 제조방법에 대하여 설명하기로 한다.
도 11 내지 도 21은 본 발명의 제1 실시예에 따른 팬-아웃 센서 패키지의 제조방법을 설명하기 위한 설명도이다.
먼저, 도 11에 도시된 바와 같이, 접착층(12)이 형성된 캐리어(10) 상에 제1 절연층(162)을 형성한다. 이때, 제1 절연층(162)은 일예로서, 노광공정을 이용한 PID(Photo Imageable Dielectric) 재료 또는 레이저 Drill을 이용할 수 있는 유기 재료를 사용할 수 있다.
이후, 도 12에 도시된 바와 같이 절연층(162)의 중앙부를 제거하여 제1 관통홀(161)을 형성한다. 즉, 상기한 제1 반도체 칩(130, 도 1 참조)의 센싱영역(131, 도 1 참조)에 해당하는 영역만큼 절연층(162)을 제거한다. 절연층(162)의 제거는 재료에 따라 노광공정 또는 Drill 공정을 통해 수행될 수 있다.
이후, 도 13에 도시된 바와 같이, 절연층(162) 상에 재배선층(163)을 형성한다.
이후, 도 14에 도시된 바와 같이, 절연층(162)과 재배선층(163)이 복수개의 층을 가지도록 형성한다. 한편, 재배선층(163) 중 일부는 절연층(162)으로부터 외부로 노출되도록 형성하고, 재배선층(163) 상호 간은 비아(164)를 통해 연결된다.다만, 본 실시예에서는 재배선 모듈(160)이 절연층(162)이 세 개의 층으로 이루어지고, 재배선층(163)이 두 개의 층으로 이루어지는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며 다양하게 변경 가능할 것이다.
재배선 모듈(160)은 재배선 모듈 패널(190) 상에 형성될 수 있다.
또한, 도 15에 도시된 바와 같이, 제1 절연층(122)와 도체층(126)으로 이루어지는 제1 연결부재(120)를 준비한다.
이후, 도 16에 도시된 바와 같이, 도체층(126)의 일부분을 제거하는 동시에 비아(124)를 형성하여 제1 절연층(122)의 상면과 저면에 배치되는 제1 배선층(123)을 연결한다.
이후, 도 17에 도시된 바와 같이, 제1 연결부재(120)의 중앙부에 제1 관통홀(121)을 형성하고 제1 절연층(122)의 제1 관통홀(121)의 내벽면에 배치되는 제1 금속층(125)을 형성한다. 제1 금속층(125)은 제1 절연층(122)의 상면과 하면으로 연장 형성될 수 있다.
이후, 도 18에 도시된 바와 같이, 제1 연결부재(120)의 저면에 접착테이프(20)를 접착한 후 제1 반도체 칩(130)가 관통홀(121)에 배치되도록 접착테이프(20)에 제1 반도체 칩(130)를 설치한다.
이후, 도 19에 도시된 바와 같이, 제1 연결부재(120) 및 제1 반도체 칩(130)를 봉합재(140)를 통해 봉합한다. 이후, 도 20에 도시된 바와 같이 접착테이프(20)를 제거하고, 제1 절연층(122)으로부터 외부로 제1 배선층(123)이 노출되도록 봉합재(140)의 일부를 제거할 수 있다.
이후, 도 21에 도시된 바와 같이, 복수개의 재배선 모듈(160)이 형성되는 제1 반도체 칩 모듈 패널(190)과, 복수개의 제1 반도체 칩 모듈(110)이 형성되는 제1 반도체 칩 모듈 패널(192)을 전기연결구조체(180)를 통해 전기적으로 연결시키는 동시에 기계적으로 결합시킨다.
이후, 제1 반도체 칩 모듈의 저면에 부착된 캐리어(10)를 제거한다. 그리고, 결합된 제1 반도체 칩 모듈(110)과 재배선 모듈(160)을 단위 유닛으로 절단하여 팬-아웃 센서 패키지(100)를 제조한다.
도 22는 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지의 제조방법을 설명하기 위한 설명도이다.
도 22를 참조하면, 재배선 모듈 패널(190)에 복수개의 단위 제1 반도체 칩 모듈(110)을 실장한 후 결합된 제1 반도체 칩 모듈(110)과 재배선 모듈(160)을 단위 유닛으로 절단하여 팬-아웃 센서 패키지(100)를 제조할 수 있다.
도 23 및 24는 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지의 제조방법을 설명하기 위한 설명도이다.
도 23을 참조하면, 복수개의 재배선 모듈(160)이 형성되는 제1 반도체 칩 모듈 패널(190)과, 복수개의 제1 반도체 칩 모듈(110)이 형성되는 제1 반도체 칩 모듈 패널(192) 사이에 전도성 필름(194)을 삽입하여 전도선 필름(194)을 통해 제1 반도체 칩 모듈(110)과 재배선 모듈(160)을 전기적으로 연결시킬 수 있다.
이후, 도 24에 도시된 바와 같이, 캐리어(10)를 제거한 후 결합된 제1 반도체 칩 모듈(110)과 재배선 모듈(160)을 단위 유닛으로 절단하여 팬-아웃 센서 패키지(100)를 제조할 수 있다.
도 25는 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 25를 참조하면, 본 발명의 제2 실시예에 따른 팬-아웃 센서 패키지(200)는 일예로서, 제1 반도체 칩 모듈(210) 및 재배선 모듈(160)을 포함하여 구성될 수 있다.
한편, 재배선 모듈(160)은 상기에서 설명한 구성요소와 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
제1 반도체 칩 모듈(210)은 일예로서, 제1 연결부재(220), 제1 반도체 칩(230), 봉합재(240) 및 수동소자(250)를 포함하여 구성될 수 있다.
제1 연결부재(220)에는 제1 반도체 칩(230)이 배치되는 관통홀(221a)과, 수동소자(250)가 배치되는 삽입홈(221b)이 형성된다. 일예로서, 제1 연결부재(220)는 팬-아웃 센서 패키지(200)를 지지하기 위한 구성으로서, 이를 통하여 강성 유지 및 두께 균일성 확보가 가능하다.
본 실시 형태의 경우, 제1 반도체 칩(230)와 수동소자(250)의 측면 주위는 제1 연결부재(220)에 의하여 둘러싸일 수 있다. 다만, 이는 일예에 불과하며 다른 형태로 다양하게 변경될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
한편, 제1 연결부재(220)의 제1 절연층(222)은 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 절연층(112)은 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. 그리고, 제1 절연층(122)은 지지부재로 역할 할 수 있다.
제1 연결부재(220)의 제1 배선층(223)은 제1 절연층(222)의 상면과 하면 중 적어도 하나에 배치될 수 있다. 한편, 제1 배선층(223)은 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 배선층(223)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 배선층(223)의 일부는 외부로 노출될 수 있다.
또한, 제1 연결부재(220)의 제1 비아(224)는 제1 배선층(223)을 연결하도록 제1 절연층(222)을 관통한다. 그리고, 제1 비아(224)는 제1 배선층(223)과 동일한 재질로 이루어질 수 있다. 일예로서, 제1 비아(224)도 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 비아(224)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 연결부재(220)의 제1 금속층(225)는 적어도 제1 관통홀(221a)의 내벽면에 배치된다. 그리고, 제1 금속층(225)은 제1 관통홀(221a)의 내벽면으로부터 연장되어 상기 제1 절연층(222)의 상면과 하면에도 배치될 수 있다.
제1 금속층(225)은 제1 배선층(223)과 제1 비아(224)와 같이 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 금속층(225)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(230)은 중앙부에 배치되는 센싱 영역(231)과, 센싱 영역(231)의 주위에 배치되며 재배선 모듈(160)과의 전기적 접속을 위한 제1 접속패드(232)를 가지는 활성면(233)을 구비할 수 있다.
일예로서, 제1 반도체 칩(230)은 CIS(CMOS Image Sensor)일 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체 칩(230)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1 접속패드(232)는 제1 반도체 칩(230)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다.
제1 반도체 칩(230)는 일예로서, 전자기기, 모바일, 스마트폰, Lot, 센서 네트워크 디바이스에 채용되는 센서 중 센싱영역이 공기에 노출되는 구조를 갖는 센서 제품, 즉 공기중의 화학물질 또는 입자(particle) 등을 검출하는 화학센서와 빛을 받아들여서 인식하는 이미지 센서, IR 센서, UV 센서 등의 광센서, 사용자의 음성을 인식하는 MIC 센서, 지문을 분석하는 지문센서 중 어느 하나일 수 있다.
봉합재(240)는 제1 연결부재(220)와, 제1 반도체 칩(230) 및 수동소자(250)를 봉합한다. 일예로서, 봉합재(240)는 제1 반도체 칩(230)을 보호하는 역할을 수행한다. 봉합형태는 특별히 제한되지 않으며, 제1 반도체 칩(230)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(240)는 제1 연결부재(220) 및 제1 반도체 칩(230)의 적어도 일부를 덮을 수 있다. 봉합재(240)의 구체적인 물질은 특별히 한정되지 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
한편, 제1 반도체 칩 모듈(210)은 PLP(Panel Level Package) 방식에 의해 제조된다.
수동소자(250)는 코어(220)의 삽입홈(221b) 내에 배치되며, 제1 비아(224)를 통해 제1 배선층(223)에 연결된다. 이에 따라, 수동소자(250)의 실장면적을 감소시킬 수 있으며, 제1 반도체 칩(230)의 성능을 향상시킬 수 있다. 즉, 수동수자(250)는 제1 연결부재(220)에 매립되어 배치된다.
수동소자(250)는 일예로서, 저항기, 콘덴서, 인덕터, 트랜스, 릴레이 중 어느 하나일 수 있으며, 에너지를 소비, 축적, 혹은 그대로 통과시키는 작용을 할 수 있다.
도 26은 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이고, 도 27은 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 평면도이다.
도 26 및 도 27을 참조하면, 본 발명의 제3 실시예에 따른 팬-아웃 센서 패키지(300)는 일예로서, 제1 반도체 칩 모듈(110) 및 재배선 모듈(360)을 포함하여 구성될 수 있다.
한편, 제1 반도체 칩 모듈(110)은 상기에서 설명한 구성요소와 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
재배선 모듈(360)은 제1 반도체 칩 모듈(110)의 일면에 배치된다. 일예로서, 재배선 모듈(360)은 제2 관통홀(361)이 형성되는 절연층(362)과, 일부가 절연층(362)으로부터 노출되며 적어도 하나의 층을 이루도록 형성되는 재배선층(363) 및 재배선층(363) 상호 간을 연결하는 비아(364)를 포함한다.
그리고, 절연층(362)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(362)은 각각 감광성 절연층일 수 있다. 절연층(362)이 감광성의 성질을 갖는 경우, 절연층(362)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(364)의 파인 피치를 달성할 수 있다. 절연층(362)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(362)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(362)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
한편, 절연층(362)은 제1 반도체 칩(130)의 상면으로 이물질의 유입을 방지하기 위한 메쉬부(362a)를 구비한다. 메쉬부(362a)는 일예로서 제1 반도체 칩(130)의 센싱영역(131)의 상부에 배치될 수 있다.
재배선층(363)은 실질적으로 제1 반도체 칩(130)의 제1 접속패드(132)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(363)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
또한, 복수개의 층으로 이루어지는 재배선층(363)은 비아(364)를 통해 전기적으로 연결될 수 있다.
한편, 제1 반도체 칩 모듈(110)과 재배선 모듈(360)은 전기연결구조체(180)에 의해 기계적으로 결합되며, 제1 배선층(123)과 재배선층(363) 상호 간 및 제1 접속패드(132)와 재배선층(363) 상호 간 중 적어도 하나는 전기연결구조체(180)에 의해 전기적으로 연결된다.
전기연결구조체(180)는 도전성 물질, 예를 들면, 솔더(solder) 등의 저융점 재질로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(180)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(180)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(180)의 수는 제1 반도체 칩(130)의 제1 접속패드(132)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(180)가 솔더볼인 경우, 전기연결구조체(180)는 페시베이션층(미도시)의 일면 상으로 연장되어 형성된 재배선층(363) 또는/및 제1 배선층(132)의 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(180) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 반도체 칩(130)가 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 봉합재(140)로부터 외부로 노출되는 제1 연결부재(120)의 배선층(123)에는 메인보드(미도시)와의 연결을 위한 솔더(104)가 형성될 수 있다.
도 28은 본 발명의 제4 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 28을 참조하면, 본 발명의 제4 실시예에 따른 팬-아웃 센서 패키지(400)는 일예로서, 제1 반도체 칩 모듈(410) 및 재배선 모듈(460)을 포함하여 구성될 수 있다.
한편, 제1 반도체 칩 모듈(410)과 재배선 모듈(460)은 별도 제조 후 결합된다.
제1 반도체 칩 모듈(410)은 일예로서, 제1 연결부재(420), 제1 반도체 칩(430), 봉합재(440) 및 제2 반도체 칩(450)을 포함하여 구성될 수 있다.
제1 연결부재(420)에는 복수개의 제1 관통홀(421)이 형성된다. 일예로서, 제1 연결부재(420)에는 수평방향으로 나란히 배치되는 제1-1 관통홀(421a)과, 제1-2 관통홀(421b)이 형성된다. 한편, 제1-1 관통홀(421a)에는 제1 반도체 칩(430)이 배치되며, 제1-2 관통홀(421b)에는 제2 반도체 칩(450)이 배치된다. 일예로서, 제1 연결부재(420)는 팬-아웃 센서 패키지(400)를 지지하기 위한 구성으로서, 이를 통하여 강성 유지 및 두께 균일성 확보가 가능하다.
본 실시 형태의 경우, 제1 반도체 칩(430) 및 제2 반도체 칩(450)의 측면 주위는 제1 연결부재(420)에 의하여 둘러싸일 수 있다. 다만, 이는 일예에 불과하며 다른 형태로 다양하게 변경될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
한편, 제1 연결부재(420)의 제1 절연층(422)은 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 절연층(412)은 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. 그리고, 제1 절연층(122)은 지지부재로 역할 할 수 있다.
제1 연결부재(420)의 제1 배선층(423)은 제1 절연층(422)의 상면과 하면 중 적어도 하나에 배치될 수 있다. 한편, 제1 배선층(423)은 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 배선층(423)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 배선층(423)의 일부는 봉합재(440)의 외부로 노출될 수 있다.
또한, 제1 연결부재(420)의 제1 비아(424)는 제1 배선층(423)을 연결하도록 제1 절연층(422)을 관통한다. 그리고, 제1 비아(424)는 제1 배선층(423)과 동일한 재질로 이루어질 수 있다. 일예로서, 제1 비아(424)도 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 비아(424)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 연결부재(420)의 제1 금속층(425)는 적어도 제1-1 관통홀(421a)과 제1-2 관통홀(421b)의 내벽면에 배치된다. 그리고, 제1 금속층(125)은 제1-1 관통홀(421a)과 제1-2 관통홀(421b)의 내벽면으로부터 연장되어 상기 제1 절연층(422)의 상면과 하면에도 배치될 수 있다.
제1 금속층(425)은 제1 배선층(423)과 제1 비아(424)와 같이 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 금속층(425)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(430)은 중앙부에 배치되는 센싱 영역(431)과, 센싱 영역(431)의 주위에 배치되며 재배선 모듈(460)과의 전기적 접속을 위한 제1 접속패드(432)를 가지는 활성면(433)을 구비할 수 있다.
일예로서, 제1 반도체 칩(430)은 CIS(CMOS Image Sensor)일 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체 칩(430)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1 접속패드(432)는 제1 반도체 칩(430)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다.
제1 반도체 칩(430)은 일예로서, 전자기기, 모바일, 스마트폰, Lot, 센서 네트워크 디바이스에 채용되는 센서 중 센싱영역이 공기에 노출되는 구조를 갖는 센서 제품, 즉 공기중의 화학물질 또는 입자(particle) 등을 검출하는 화학센서와 빛을 받아들여서 인식하는 이미지 센서, IR 센서, UV 센서 등의 광센서, 사용자의 음성을 인식하는 MIC 센서, 지문을 분석하는 지문센서 중 어느 하나일 수 있다.
봉합재(440)는 제1 연결부재(420)와 제1 반도체 칩(430) 및 제2 반도체 칩(450)을 봉합한다. 일예로서, 봉합재(440)는 제1 반도체 칩(430) 및 제2 반도체 칩(450)을 보호하는 역할을 수행한다. 봉합형태는 특별히 제한되지 않으며, 제1 반도체 칩(430) 및 제2 반도체 칩(450)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(440)는 제1 연결부재(420)와 제1 반도체 칩(430) 및 제2 반도체 칩(450)의 적어도 일부를 덮을 수 있다. 봉합재(440)의 구체적인 물질은 특별히 한정되지 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
제2 반도체 칩(450)은 제1 연결부재(420)의 제1-2 관통홀(421b)에 배치된다. 또한, 제2 반도체 칩(450)의 상면에는 재배선 모듈(460)과의 전기적 연결을 위한 제2 접속패드(452)가 구비될 수 있다.
일예로서, 제2 반도체 칩(450)은 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit): IC)나 능동소자 등일 수 있다. 필요에 따라서는 집적회로가 플립칩 형태로 패키지 된 제2 반도체 칩일 수도 있다. 집적회로는, 예를 들면, 중앙 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 플로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되지 않는다.
한편, 제1 반도체 칩 모듈(410)은 PLP(Panel Level Package) 방식에 의해 제조된다.
재배선 모듈(460)은 제1 반도체 칩 모듈(410)의 일면에 배치된다. 일예로서, 재배선 모듈(460)은 제2 관통홀(461)이 형성되는 절연층(462)과, 일부가 절연층(462)으로부터 노출되며 적어도 하나의 층을 이루도록 형성되는 재배선층(463) 및 재배선층(463) 상호 간을 연결하는 비아(464)를 포함한다.
그리고, 절연층(462)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(462)은 각각 감광성 절연층일 수 있다. 절연층(462)이 감광성의 성질을 갖는 경우, 절연층(462)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(464)의 파인 피치를 달성할 수 있다. 절연층(462)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(462)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(462)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(463)은 실질적으로 제1 반도체 칩(430)의 제1 접속패드(432) 및 제2 반도체 칩(450)의 제1 접속패드(452)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(463)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
또한, 복수개의 층으로 이루어지는 재배선층(463)은 비아(464)를 통해 전기적으로 연결될 수 있다.
한편, 제1 반도체 칩 모듈(410)과 재배선 모듈(460)은 전기연결구조체(480)에 의해 기계적으로 결합되며, 제1 배선층(423)과 재배선층(463) 상호 간, 제1 접속패드(432)와 재배선층(463) 상호 간 및 제1 접속패드(452)와 재배선층(463) 상호 간 중 적어도 하나는 전기연결구조체(480)에 의해 전기적으로 연결된다.
전기연결구조체(480)는 도전성 물질, 예를 들면, 솔더(solder) 등의 저융점 재질로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(480)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(480)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(480)의 수는 제1 반도체 칩(430)의 제1 접속패드(432) 및 제2 반도체 칩(450)의 제1 접속패드(452)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(480)가 솔더볼인 경우, 전기연결구조체(480)는 페시베이션층(미도시)의 일면 상으로 연장되어 형성된 재배선층(463) 또는/및 제1 배선층(432)의 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(480) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 반도체 칩(430)가 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 봉합재(440)로부터 외부로 노출되는 제1 연결부재(420)의 배선층(423)에는 메인보드(미도시)와의 연결을 위한 솔더(404)가 형성될 수 있다.
상기한 바와 같이, 제1 반도체 칩 모듈(410)과 재배선 모듈(460)을 별도로 제조한 후 결합되어 팬-아웃 센서 패키지(400)가 제조되므로, 제조 수율을 향상시킬 수 있는 것이다.
나아가, 팬-아웃 센서 패키지(400)의 소형화 및 박형화를 구현할 수 있다.
도 29는 본 발명의 제5 실시예에 따른 팬-아웃 센서 패키지를 나타내는 개략 단면도이다.
도 29를 참조하면, 본 발명의 제5 실시예에 따른 팬-아웃 센서 패키지(500)는 제1 반도체 칩 패키지(600) 및 제2 반도체 칩 패키지(700)를 포함하여 구성될 수 있다.
한편, 제1 반도체 칩 패키지(600)는 일예로서, 제1 반도체 칩 모듈(610) 및 제1 재배선 모듈(660)을 포함하여 구성될 수 있다.
한편, 제1 반도체 칩 모듈(610)과 제1 재배선 모듈(660)은 별도 제조 후 결합된다.
제1 반도체 칩 모듈(610)은 일예로서, 제1 연결부재(620), 제1 반도체 칩(630) 및 제1 봉합재(640)를 포함하여 구성될 수 있다.
제1 연결부재(620)에는 제1 반도체 칩(630)가 배치되는 제1 관통홀(621)이 형성된다. 일예로서, 제1 연결부재(620)는 팬-아웃 센서 패키지(500)를 지지하기 위한 구성으로서, 이를 통하여 강성 유지 및 두께 균일성 확보가 가능하다.
본 실시 형태의 경우, 제1 반도체 칩(630)의 측면 주위는 제1 연결부재(620)에 의하여 둘러싸일 수 있다. 다만, 이는 일예에 불과하며 다른 형태로 다양하게 변경될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
한편, 제1 연결부재(620)의 제1 절연층(622)은 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(622)은 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. 그리고, 제1 절연층(122)은 지지부재로 역할 할 수 있다.
제1 연결부재(620)의 제1 배선층(623)은 제1 절연층(622)의 상면과 하면 중 적어도 하나에 배치될 수 있다. 한편, 제1 배선층(623)은 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 배선층(623)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 배선층(623)의 일부는 외부로 노출될 수 있다.
또한, 제1 연결부재(620)의 제1 비아(624)는 제1 배선층(623)을 연결하도록 제1 절연층(622)을 관통한다. 그리고, 제1 비아(624)는 제1 배선층(623)과 동일한 재질로 이루어질 수 있다. 일예로서, 제1 비아(624)도 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 비아(624)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 연결부재(620)의 제1 금속층(625)은 적어도 제1 관통홀(621)의 내벽면에 배치된다. 그리고, 제1 금속층(625)은 제1 관통홀(621)의 내벽면으로부터 연장되어 상기 제1 절연층(622)의 상면과 하면에도 배치될 수 있다.
제1 금속층(625)은 제1 배선층(623)과 제1 비아(624)와 같이 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제1 금속층(625)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(630)은 중앙부에 배치되는 센싱 영역(631)과, 센싱 영역(631)의 주위에 배치되며 재배선 모듈(660)과의 전기적 접속을 위한 제1 접속패드(632)를 가지는 활성면(633)을 구비할 수 있다.
일예로서, 제1 반도체 칩(630)는 CIS(CMOS Image Sensor)일 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체 칩(630)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1 접속패드(632)는 제1 반도체 칩(630)를 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다.
제1 반도체 칩(630)는 일예로서, 전자기기, 모바일, 스마트폰, Lot, 센서 네트워크 디바이스에 채용되는 센서 중 센싱영역이 공기에 노출되는 구조를 갖는 센서 제품, 즉 공기중의 화학물질 또는 입자(particle) 등을 검출하는 화학센서와 빛을 받아들여서 인식하는 이미지 센서, IR 센서, UV 센서 등의 광센서, 사용자의 음성을 인식하는 MIC 센서, 지문을 분석하는 지문센서 중 어느 하나일 수 있다.
제1 봉합재(640)는 제1 연결부재(620)와 제1 반도체 칩(630)을 봉합한다. 일예로서, 제1 봉합재(640)는 제1 반도체 칩(630)을 보호하는 역할을 수행한다. 봉합형태는 특별히 제한되지 않으며, 제1 반도체 칩(630)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1 봉합재(640)는 제1 연결부재(620) 및 제1 반도체 칩(630)의 적어도 일부를 덮을 수 있다. 제1 봉합재(640)의 구체적인 물질은 특별히 한정되지 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
한편, 제1 반도체 칩 모듈(610)은 PLP(Panel Level Package) 방식에 의해 제조된다.
제1 재배선 모듈(660)은 제1 반도체 칩 모듈(610)의 일면에 배치된다. 일예로서, 제1 재배선 모듈(660)은 제2 관통홀(661)이 형성되는 제2 절연층(662)과, 일부가 제2 절연층(662)으로부터 노출되며 적어도 하나의 층을 이루도록 형성되는 제1 재배선층(663) 및 제1 재배선층(663) 상호 간을 연결하는 제2 비아(664)를 포함한다.
그리고, 제2 절연층(662)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 제2 절연층(662)은 각각 감광성 절연층일 수 있다. 제2 절연층(662)이 감광성의 성질을 갖는 경우, 제2 절연층(662)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제2 비아(664)의 파인 피치를 달성할 수 있다. 제2 절연층(662)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 제2 절연층(662)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제2 절연층(662)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
제1 재배선층(663)은 실질적으로 제1 반도체 칩(630)의 제1 접속패드(632)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 재배선층(663)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
또한, 복수개의 층으로 이루어지는 제1 재배선층(663)은 제2 비아(664)를 통해 전기적으로 연결될 수 있다.
한편, 제1 반도체 칩 모듈(610)과 제1 재배선 모듈(660)은 제1 전기연결구조체(680)에 의해 기계적으로 결합되며, 제1 배선층(623)과 제1 재배선층(663) 상호 간 및 제1 접속패드(632)와 제1 재배선층(663) 상호 간 중 적어도 하나는 제1 전기연결구조체(680)에 의해 전기적으로 연결된다.
제1 전기연결구조체(680)는 도전성 물질, 예를 들면, 솔더(solder) 등의 저융점 재질로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1 전기연결구조체(680)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
제1 전기연결구조체(680)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(680)의 수는 제1 반도체 칩(630)의 제1 접속패드(632)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(680)가 솔더볼인 경우, 제1 전기연결구조체(680)는 페시베이션층(미도시)의 일면 상으로 연장되어 형성된 제1 재배선층(663) 또는/및 제1 배선층(632)의 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
제1 전기연결구조체(680) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 반도체 칩(630)가 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 제1 봉합재(640)로부터 외부로 노출되는 제1 연결부재(620)의 제1 배선층(623)에는 반도칩 패키지(700)와의 연결을 위한 솔더(504)가 형성될 수 있다.
한편, 제2 반도체 칩 패키지(700)는 일예로서, 제2 반도체 칩 모듈(710) 및 제2 재배선 모듈(760)을 포함하여 구성될 수 있다.
한편, 제2 반도체 칩 모듈(710)과 제2 재배선 모듈(760)은 별도 제조 후 결합된다.
제2 반도체 칩 모듈(710)은 일예로서, 제2 연결부재(720), 제2 반도체 칩(730) 및 제2 봉합재(740)를 포함하여 구성될 수 있다.
제2 연결부재(220)에는 제2 반도체 칩(730)이 배치되는 제3 관통홀(721)이 형성된다. 일예로서, 제2 연결부재(720)는 팬-아웃 센서 패키지(500)를 지지하기 위한 구성으로서, 이를 통하여 강성 유지 및 두께 균일성 확보가 가능하다.
본 실시 형태의 경우, 제2 반도체 칩(730)의 측면 주위는 제2 연결부재(720)에 의하여 둘러싸일 수 있다. 다만, 이는 일예에 불과하며 다른 형태로 다양하게 변경될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
한편, 제2 연결부재(720)의 제3 절연층(722)은 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 제3 절연층(722)은 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. 그리고, 제1 절연층(122)은 지지부재로 역할 할 수 있다.
제2 연결부재(720)의 제2 배선층(723)은 제3 절연층(722)의 상면과 하면 중 적어도 하나에 배치될 수 있다. 한편, 제2 배선층(723)은 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제2 배선층(723)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제2 배선층(723)의 일부는 외부로 노출될 수 있다.
또한, 제2 연결부재(720)의 제3 비아(724)는 제2 배선층(723)을 연결하도록 제2 절연층(722)을 관통한다. 그리고, 제3 비아(724)는 제2 배선층(723)과 동일한 재질로 이루어질 수 있다. 일예로서, 제3 비아(724)도 복수개가 상호 이격 배치되며, 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제3 비아(724)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제2 연결부재(720)의 제2 금속층(725)은 적어도 제3 관통홀(721)의 내벽면에 배치된다. 그리고, 제2 금속층(725)은 제3 관통홀(721)의 내벽면으로부터 연장되어 상기 제3 절연층(722)의 상면과 하면에도 배치될 수 있다.
제2 금속층(725)은 제2 배선층(723)과 제3 비아(724)와 같이 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 제2 금속층(725)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
제2 반도체 칩(730)은 제2 연결부재(720)의 제3 관통홀(721)에 배치된다. 또한, 제2 반도체 칩(730)의 상면에는 제2 재배선 모듈(760)과의 전기적 연결을 위한 제2 접속패드(732)가 구비될 수 있다.
일예로서, 제2 반도체 칩(730)은 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit): IC)나 능동소자 등일 수 있다. 필요에 따라서는 집적회로가 플립칩 형태로 패키지 된 제2 반도체 칩일 수도 있다. 집적회로는, 예를 들면, 중앙 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 플로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되지 않는다.
제2 봉합재(740)는 제2 연결부재(720)와 제2 반도체 칩(730)을 봉합한다. 일예로서, 제2 봉합재(740)는 제2 반도체 칩(730)을 보호하는 역할을 수행한다. 봉합형태는 특별히 제한되지 않으며, 제2 반도체 칩(730)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2 봉합재(740)는 제2 연결부재(720) 및 제2 반도체 칩(730)의 적어도 일부를 덮을 수 있다. 제2 봉합재(740)의 구체적인 물질은 특별히 한정되지 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
한편, 제1 반도체 칩 모듈(710)은 PLP(Panel Level Package) 방식에 의해 제조된다.
제2 재배선 모듈(760)은 제2 반도체 칩 모듈(710)의 일면에 배치된다. 일예로서, 제2 재배선 모듈(760)은 제4 절연층(762)과, 일부가 제4 절연층(762)으로부터 노출되며 적어도 하나의 층을 이루도록 형성되는 제2 재배선층(763) 및 제2 재배선층(763) 상호 간을 연결하는 제4 비아(764)를 포함한다.
그리고, 제4 절연층(762)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 제4 절연층(762)은 각각 감광성 절연층일 수 있다. 제4 절연층(762)이 감광성의 성질을 갖는 경우, 제4 절연층(762)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제4 비아(764)의 파인 피치를 달성할 수 있다. 제4 절연층(762)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 제4 절연층(762)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제4 절연층(762)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
제4 재배선층(763)은 실질적으로 제2 반도체 칩(730)의 제2 접속패드(732)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2 재배선층(763)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
또한, 복수개의 층으로 이루어지는 제2 재배선층(763)은 제4 비아(764)를 통해 전기적으로 연결될 수 있다.
한편, 제2 반도체 칩 모듈(710)과 제2 재배선 모듈(760)은 제2 전기연결구조체(780)에 의해 기계적으로 결합되며, 제2 배선층(723)과 제2 재배선층(763) 상호 간 및 제2 접속패드(732)와 제2 재배선층(763) 상호 간 중 적어도 하나는 제2 전기연결구조체(780)에 의해 전기적으로 연결된다.
제2 전기연결구조체(780)는 도전성 물질, 예를 들면, 솔더(solder) 등의 저융점 재질로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(780)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
제2 전기연결구조체(780)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(780)의 수는 제2 반도체 칩(730)의 제2 접속패드(732)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 제2 전기연결구조체(780)가 솔더볼인 경우, 제2 전기연결구조체(780)는 페시베이션층(미도시)의 일면 상으로 연장되어 형성된 제2 재배선층(763) 또는/및 제2 배선층(732)의 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
제2 전기연결구조체(780) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제2 반도체 칩(730)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 제2 봉합재(740)로부터 외부로 노출되는 제2 연결부재(720)의 제2 배선층(723)에는 메인 보드(미도시)와의 연결을 위한 솔더(504)가 형성될 수 있다.
상기한 바와 같이, 제1 반도체 칩 패키지(600)와 제2 반도체 칩 패키지(700)가 적층되어 형성되므로, 하나의 패키지 내에 제1 반도체 칩(630)와 제2 반도체 칩(730)이 구비될 수 있다. 이에 따라, 제1 반도체 칩(630)와 제2 반도체 칩(730)을 구비하는 초소형 팬-아웃 센서 패키지(500)를 제조할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 300, 400, 500 : 팬-아웃 센서 패키지
110, 210, 410 : 제1 반도체 칩 모듈
120, 220, 420 : 제1 연결부재
130, 230, 430, 630 : 제1 반도체 칩
140, 240, 440 : 봉합재
450, 730 : 제2 반도체 칩
160, 360, 460 : 재배선 모듈

Claims (13)

  1. 제1 관통홀을 가지며 제1 배선층을 가지는 제1 연결부재와, 상기 제1 관통홀 내에 배치되며 센싱 영역 및 접촉패드가 배치된 활성면을 갖는 제1 반도체 칩과, 상기 제1 연결부재와 상기 제1 반도체 칩의 적어도 일부를 봉합하며 상기 제1 관통홀의 적어도 일부를 채우는 봉합재를 포함하는 제1 반도체 칩 모듈;
    상기 센싱 영역의 적어도 일부가 노출되는 제2 관통홀을 가지며 재배선층을 포함하는 재배선 모듈; 및
    상기 제1 배선층 및 상기 제1 접속패드를 각각 상기 재배선층과 전기적으로 연결하는 전기연결구조체;를 포함하는 팬-아웃 센서 패키지.
  2. 제1항에 있어서,
    상기 전기연결구조체는 솔더(solder)를 포함하는 저융점 재질로 이루어지는 팬-아웃 센서 패키지.
  3. 제1항에 있어서,
    상기 전기연결구조체는 복수개가 상호 이격 배치되는 팬-아웃 센서 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩의 센싱 영역은 상기 재배선 모듈의 제2 관통홀의 하부에 배치되는 팬-아웃 센서 패키지.
  5. 제1항에 있어서, 상기 제1 연결부재는
    제1 관통홀이 형성된 제1 절연층;
    상기 제1 절연층의 상면과 저면 중 적어도 하나에 배치되는 상기 제1 배선층; 및
    상기 제1 배선층을 연결하는 제1 비아;
    를 포함하는 팬-아웃 센서 패키지
  6. 제5항에 있어서,
    상기 제1 연결부재는 적어도 상기 제1 관통홀의 내벽면에 배치되는 제1 금속층을 더 포함하는 팬-아웃 센서 패키지.
  7. 제1항에 있어서,
    상기 전기연결구조체는 전도성 필름으로 이루어지는 팬-아웃 센서 패키지.
  8. 제5항에 있어서,
    상기 제1 연결부재에 매립되어 배치되는 수동소자를 더 포함하는 팬-아웃 센서 패키지.
  9. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 관통홀의 하부에 배치되는 센싱 영역과, 상기 센싱 영역의 주위에 배치되는 제1 접속패드를 구비하는 활성면을 가지는 팬-아웃 센서 패키지.
  10. 제1항에 있어서,
    상기 재배선 모듈에는 상기 제2 관통홀에 배치되는 메쉬부가 구비되는 팬-아웃 센서 패키지.
  11. 제1항에 있어서,
    상기 제1 연결부재의 상기 제1 관통홀은 복수개가 구비되며,
    상기 제1 반도체 칩은 복수개의 제1 관통홀 중 어느 하나에 배치되며,
    상기 제1 반도체 칩 모듈은 복수개의 제1 관통홀 중 다른 하나에 배치되는 제2 반도체 칩을 더 포함하는 팬-아웃 센서 패키지.
  12. 제1 관통홀을 가지며 제1 배선층을 가지는 제1 연결부재와, 상기 제1 관통홀 내에 배치되며 센싱 영역 및 제1 접속패드가 배치된 활성면을 갖는 제1 반도체 칩과, 상기 제1 연결부재와 상기 제1 반도체 칩의 적어도 일부를 봉합하며 상기 제1 관통홀의 적어도 일부를 채우는 제1 봉합재를 포함하는 제1 반도체 칩 모듈과
    상기 센싱 영역의 적어도 일부가 노출되는 제2 관통홀을 가지며 제1 재배선층을 포함하는 제1 재배선 모듈 및
    상기 제1 배선층 및 상기 제1 접속패드를 각각 상기 제1 재배선층과 전기적으로 연결하는 제1 전기연결구조체
    를 포함하는 제1 반도체 칩 패키지; 및
    제3 관통홀을 가지며 제2 배선층을 가지는 제2 연결부재와, 상기 제3 관통홀 내에 배치되며 상면에 제2 접속패드를 가지는 제2 반도체 칩과, 상기 제2 연결부재와 상기 제2 반도체 칩의 적어도 일부를 봉합하며 상기 제3 관통홀의 적어도 일부를 채우는 제2 봉합재를 포함하는 제2 반도체 칩 모듈과,
    제2 재배선층을 포함하는 제2 재배선 모듈 및
    상기 제2 배선층 및 상기 제2 접속패드를 각각 상기 제2 재배선층과 전기적으로 연결하는 제2 전기연결구조체
    를 포함하는 제2 반도체 칩 패키지;
    를 포함하는 팬-아웃 센서 패키지.
  13. 제13항에 있어서,
    상기 제1,2 전기연결구조체는 상기 전기연결구조체는 솔더(solder)를 포함하는 저융점 재질로 이루어지는 팬-아웃 센서 패키지.
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