TWI673844B - 扇出型感測器封裝 - Google Patents

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TWI673844B
TWI673844B TW107128528A TW107128528A TWI673844B TW I673844 B TWI673844 B TW I673844B TW 107128528 A TW107128528 A TW 107128528A TW 107128528 A TW107128528 A TW 107128528A TW I673844 B TWI673844 B TW I673844B
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fan
hole
layer
semiconductor chip
module
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蘇源煜
朴振嫙
許榮植
白龍浩
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南韓商三星電子股份有限公司
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Abstract

一種扇出型感測器封裝包括：第一半導體晶片模組，包 括第一連接構件、第一半導體晶片及包封體，第一連接構件具有第一貫穿孔及第一配線層，第一半導體晶片設置於第一貫穿孔中且具有上面設置有感測區及第一連接墊的主動面，包封體包封第一半導體晶片及第一連接構件的至少部分且填充第一貫穿孔的至少部分；重佈線模組，具有暴露出感測區的至少部分的第二貫穿孔，且包括重佈線層；以及電性連接結構，將第一配線層及第一連接墊電性連接至重佈線層。

Description

扇出型感測器封裝
本揭露是有關於一種扇出型感測器封裝。
[相關申請案的交叉引用]
本申請案主張2018年1月24日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0008711號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
在感測區需要向外部敞露(opened)或可向空氣敞露的感測器產品中，在包裝晶粒時存在諸多限制。因此，外部封裝的尺寸、厚度等增大。
近來，在智慧型電話或物聯網(Internet of Things，IoT)產品中，諸多用於所述產品中的組件的尺寸、厚度等已減小以減小安裝區域及厚度，但感測區敞露的感測器產品在減小封裝的尺寸方面具有限制。
在電路、訊號接墊、感測區存在於同一表面上的大部分感測器晶粒中，已使用焊線接合(wire bonding)的方式以將訊號連接至外部封裝的輸入/輸出(input/output，I/O)，且在感測區附 近需要預定尺寸的空氣隙(air gap)。
因此，可將感測器晶粒及應用專用積體電路(application specific integrated circuit，ASIC)晶粒貼附至基板或陶瓷外殼，且訊號藉由焊線接合而在感測器與應用專用積體電路之間傳輸，或者訊號藉由焊線接合而自感測器直接傳輸至基板。
另外，金屬罩(metal can)以其朝上與基板或陶瓷外殼間隔開預定空間的狀態對所述基板或陶瓷外殼進行密封，且在金屬罩或印刷電路板(printed circuit board，PCB)中形成孔洞以製造與外部連通的封裝。因此，當如上所述製造封裝時，在減小組件的高度方面存在限制且組件的尺寸無法減小。
本揭露的態樣可提供一種包括第一半導體晶片且能夠被實施成具有小型尺寸及較小厚度的扇出型感測器封裝。
本揭露的態樣亦可提供一種製造良率(manufacturing yield)可提高的扇出型感測器封裝。
根據本揭露的態樣，一種扇出型感測器封裝可包括：第一半導體晶片模組，包括第一連接構件、第一半導體晶片及包封體，第一連接構件具有第一貫穿孔及第一配線層，第一半導體晶片設置於第一貫穿孔中且具有上面設置有感測區及第一連接墊的主動面，包封體包封第一半導體晶片及第一連接構件的至少部分且填充第一貫穿孔的至少部分；重佈線模組，具有暴露出感測器 的至少部分的第二貫穿孔，且包括重佈線層；以及電性連接結構，將第一配線層及第一連接墊電性連接至重佈線層。
電性連接結構可由包括焊料的低熔點材料製成。
多個電性連接結構可彼此間隔開。
第一半導體晶片的感測區可被設置成低於重佈線模組的第二貫穿孔。
第一連接構件可包括：第一絕緣層，第一貫穿孔形成於第一絕緣層中；第一配線層，設置於第一絕緣層的上表面及下表面中的至少一者上；以及第一通孔，連接至第一配線層。
第一連接構件可更包括設置於第一貫穿孔的至少內壁上的第一金屬層。
電性連接結構可由導電膜製成。
第一半導體晶片模組可更包括電性連接至第一配線層且設置於第一絕緣層的插槽中的被動元件。
第一半導體晶片可具有主動面，主動面具有被設置成低於第一貫穿孔的感測區及設置於感測區附近的第一連接墊。
重佈線模組可包括設置於第二貫穿孔中的網格(mesh)部分。
第一連接構件可更包括第三貫穿孔，且第一半導體晶片模組可更包括設置於第三貫穿孔中的第二半導體晶片。
重佈線模組可完全地覆蓋第二半導體晶片的主動面。
重佈線模組可覆蓋第一連接墊。
根據本揭露的另一態樣，一種扇出型感測器封裝可包括：第一半導體晶片封裝；以及第二半導體晶片封裝，其中第一半導體晶片封裝包括：第一半導體晶片模組，包括第一連接構件、第一半導體晶片及第一包封體，第一連接構件具有第一貫穿孔及第一配線層，第一半導體晶片設置於第一貫穿孔中且具有上面設置有感測區及第一連接墊的主動面，第一包封體包封第一半導體晶片及第一連接構件的至少部分且填充第一貫穿孔的至少部分；第一重佈線模組，具有暴露出感測區的至少部分的第二貫穿孔，且包括第一重佈線層；以及第一電性連接結構，將第一配線層及第一連接墊中的每一者電性連接至第一重佈線層，且其中第二半導體晶片封裝包括：第二半導體晶片模組，包括第二連接構件、第二半導體晶片及第二包封體，第二連接構件具有第三貫穿孔及第二配線層，第二半導體晶片設置於第三貫穿孔中且在第二半導體晶片的上表面上設置有第二連接墊，第二包封體包封第二半導體晶片及第二連接構件的至少部分且填充第三貫穿孔的至少部分；第二重佈線模組，包括第二重佈線層；以及第二電性連接結構，將第二配線層及第二連接墊電性連接至第二重佈線層。
第一電性連接結構及第二電性連接結構中的每一者可由包括焊料的低熔點材料製成。
扇出型感測器封裝可更包括將第一半導體晶片封裝與第二半導體晶片封裝彼此電性連接的第三電性連接結構。
10‧‧‧載體
12‧‧‧黏合層
20‧‧‧黏合膠帶
100、200、300、400、500‧‧‧扇出型感測器封裝
104、404、504、505、2170、2270‧‧‧焊球
110、210、410、610‧‧‧第一半導體晶片模組
120、220、420、620‧‧‧第一連接構件
121、221a、421、621‧‧‧第一貫穿孔
122、222、422、622‧‧‧第一絕緣層
123、223、423、623‧‧‧第一配線層
124‧‧‧第一通孔
125、225、425、625‧‧‧第一金屬層
126‧‧‧導體層
130、230、430、630‧‧‧第一半導體晶片
131、231、431、631‧‧‧感測區
132、232、432、632‧‧‧第一連接墊
133、233、433‧‧‧主動面
140、240、440、2130、2290‧‧‧包封體
160、360、460‧‧‧重佈線模組
161、361、461、661‧‧‧第二貫穿孔
162、362、462、2141、2241‧‧‧絕緣層
163、363、463、2142‧‧‧重佈線層
164、364、464、2143、2243‧‧‧通孔
180、480‧‧‧電性連接結構
190‧‧‧重佈線模組面板
192‧‧‧第一半導體晶片模組面板
194‧‧‧導電膜
221b‧‧‧插槽
224、424、624‧‧‧第一通孔
362a‧‧‧網格部分
421a‧‧‧第1-1貫穿孔
421b‧‧‧第1-2貫穿孔
450、730‧‧‧第二半導體晶片
452、732‧‧‧第二連接墊
600‧‧‧第一半導體晶片封裝
640‧‧‧第一包封體
660‧‧‧第一重佈線模組
662‧‧‧絕緣層/第二絕緣層
663‧‧‧重佈線層/第一重佈線層
664‧‧‧第二通孔
700‧‧‧第二半導體晶片封裝
710‧‧‧第二半導體晶片模組
720‧‧‧第二連接構件
721‧‧‧第三貫穿孔
722‧‧‧第三絕緣層
723‧‧‧第二配線層
724‧‧‧第三通孔
725‧‧‧第二金屬層
740‧‧‧第二包封體
760‧‧‧第二重佈線模組
762‧‧‧第四絕緣層
763‧‧‧第二重佈線層
764‧‧‧第四通孔
780‧‧‧第二電性連接結構
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2120、2220‧‧‧半導體晶片
2122、2222‧‧‧連接墊
2140、2240‧‧‧連接構件
2150、2223、2250‧‧‧鈍化層
2160、2260‧‧‧凸塊下金屬層
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2301、2302‧‧‧球柵陣列基板
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在所附圖式中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出根據本揭露中第一例示性實施例的扇出型感測器封裝的剖面示意圖。
圖10為示出根據本揭露中第一例示性實施例的扇出型感測器封裝的平面圖。
圖11至圖21為用於闡述製造根據本揭露中第一例示性實施例的扇出型感測器封裝的方法的圖。
圖22為用於闡述製造根據本揭露中第二例示性實施例的扇出型感測器封裝的方法的圖。
圖23及圖24為用於闡述製造根據本揭露中第三例示性實施例的扇出型感測器封裝的方法的圖。
圖25為示出根據本揭露中第二例示性實施例的扇出型感測器封裝的剖面示意圖。
圖26為示出根據本揭露中第三例示性實施例的扇出型感測器封裝的剖面示意圖。
圖27為示出根據本揭露中第三例示性實施例的扇出型感測器封裝的平面示意圖。
圖28為示出根據本揭露中第四例示性實施例的扇出型感測器封裝的剖面示意圖。
圖29為示出根據本揭露中第五例示性實施例的扇出型感測器封裝的剖面示意圖。
現將在下文中參照所附圖式詳細闡述本揭露的例示性實施例。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網 路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))或快閃記憶體等；應用處理器晶片，例如中央處理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)或應用專用積體電路(ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(電氣及電子工程師學會802.16家族等)、電氣及電子工程師學會802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器或多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接 至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未示出)、視訊編解碼器(未示出)、功率放大器(未示出)、羅盤(未示出)、加速度計(未示出)、陀螺儀(未示出)、揚聲器(未示出)、大容量儲存單元(例如硬碟驅動機)(未示出)、光碟(compact disk，CD)驅動機(未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(未示出)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、筆記型個人電腦(laptop PC)、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，電子裝置可為例如智慧型電話1100。主板1110可容置於智慧型電話1100的本體1101中，且例如半導體封裝1121等各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置 於本體1101中。照相機模組1130可包括影像感測器封裝，且根據本揭露的扇出型感測器封裝可用於智慧型電話中。同時，其中使用根據本揭露的扇出型感測器封裝的電子裝置並非僅限於智慧型電話1100。亦即，根據本揭露的扇出型感測器封裝亦可用於其他電子裝置中。
半導體封裝
根據本揭露的扇出型感測器封裝可使用半導體封裝的技術來製造。一般而言，半導體中整合有諸多精密的電路。然而，半導體自身不能充當完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體無法單獨使用，而是可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體的連接墊的尺寸及半導體的連接墊之間的間隔極為精密，但主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體的連接墊的尺寸及間隔。因此，可能難以將半導體直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)或砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半 導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體的所有連接墊(例如輸入/輸出(I/O)端子)均設置於半導體內的一種封裝形式，且可具有優異的電性特性並可利用低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要設置於半導體內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量輸入/輸出端子的半導體或具有小型尺寸的半導體。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體的輸入/輸出端子的尺寸及半導體的各輸入/輸出端子之間的間隔，在此種情形中，半導體的輸入/輸出端子的尺寸及半導體的各輸入/輸出端子之間的間隔仍可能不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體 晶片2220的連接墊2222(即，輸入/輸出端子)可藉由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層 2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體的輸入/輸出端子藉由形成於半導體上的連接構件而朝半導體之外進行重佈線並朝半導體之外進行設置。如上所述，在扇入型半導體封裝中，半導體的所有輸入/輸出端子皆需要設置於半導體內。因此，當半導體的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體的輸入/輸出端子藉由形成於半導體上的連接構件而朝半導體之外進行重佈線並朝半導體之外進行設置，如上所述。因此，即使在半導體的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片 2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可被實施成較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體安裝於電子裝置的主板等上且保護半導體免受外部影響，且其與例如球柵陣列基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
根據本揭露的扇出型感測器封裝可使用以上所述的扇出型半導體封裝技術製造。在下文中，將參照圖式闡述根據本揭露的扇出型感測器封裝。
圖9為示出根據本揭露中第一例示性實施例的扇出型感 測器封裝的剖面示意圖，且圖10為示出根據本揭露中第一例示性實施例的扇出型感測器封裝的平面圖。
參照圖9及圖10，作為實例，根據本揭露中第一例示性實施例的扇出型感測器封裝100可包括第一半導體晶片模組110及重佈線模組160。
同時，第一半導體晶片模組110與重佈線模組160可被單獨地製造並接著彼此耦合。
作為實例，第一半導體晶片模組110可包括第一連接構件120、第一半導體晶片130及包封體140。
第一連接構件120中可形成有第一貫穿孔121，第一半導體晶片130設置於第一貫穿孔121中。作為實例，第一連接構件120可被提供以支撐扇出型感測器封裝100，且可維持剛性及確保厚度均勻性。
在本例示性實施例中，第一半導體晶片130的側表面可被第一連接構件120環繞。然而，此種形式僅為實例，並可經由各式修改以具有其他形式，且第一連接構件120可依此種形式而執行另一功能。
同時，第一連接構件120的第一絕緣層122可由絕緣材料形成。絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將例如玻璃纖維或無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜(Aiinomoto Build-up Film，ABF)、FR-4、雙馬來醯亞胺三 嗪(Bismaleimide Triazine，BT)樹脂等，但並非僅限於此。第一絕緣層122中可設置具有優異的剛性及導熱率(thermal conductivity)的金屬。在此種情形中，所述金屬可為鐵-鎳系(Fe-Ni-based)合金，且在鐵-鎳系合金的表面上可形成銅鍍覆層。除如上所述的材料以外，在第一絕緣層122中亦可設置玻璃、陶瓷、塑膠等。另外，第一絕緣層122可充當支撐構件。
第一連接構件120的第一配線層123可設置於第一絕緣層122的上表面及下表面中的至少一者上。同時，多個第一配線層123可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一配線層123可藉由例如電解鍍銅(electrolytic copper plating)、無電鍍銅(electroless copper plating)等任何習知的方法來形成。更詳言之，第一配線層123可使用例如化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、濺鍍、減成製程(subtractive process)、加成製程(additive process)、半加成製程(semi-additive process，SAP)、改良半加成製程(modified semi-additive process，MSAP)等方法來形成，但並非僅限於此。
同時，第一配線層123的部分可暴露於外部。
另外，第一連接構件120的第一通孔124可貫穿第一絕緣層122以將各第一配線層123彼此連接。另外，第一通孔124 可由與第一配線層123的材料相同的材料形成。作為實例，多個第一通孔124可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一通孔124可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一通孔124可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一連接構件120的第一金屬層125可設置於第一貫穿孔121的至少內壁上。另外，第一金屬層125可自第一貫穿孔121的內壁延伸且亦可設置於第一絕緣層122的上表面及下表面上。
與第一配線層123及第一通孔124相似，第一金屬層125可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一金屬層125可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一金屬層125可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
第一半導體晶片130可具有主動面133，主動面133具有設置於主動面133的中心部分處的感測區131及設置於感測區 131附近且被提供用以電性連接至重佈線模組160的第一連接墊132。
作為實例，第一半導體晶片130可為互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)，但並非僅限於此。第一半導體晶片130可以主動晶圓(active wafer)為基礎而形成。在此種情形中，第一半導體晶片的本體的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體上可形成各種電路。第一連接墊132可將第一半導體晶片130電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為第一連接墊132中的每一者的材料。
作為實例，第一半導體晶片130可為用於電子裝置、行動裝置、智慧型電話、物聯網產品或感測器網路裝置中的感測器且其中具有感測區暴露於空氣的結構的感測器產品中的任一者，即用於偵測空氣中的化學物質、微粒等的化學感測器、用於接收及辨別光的影像感測器、例如紅外(infrared，IR)感測器或紫外(ultraviolet，UV)感測器等光學感測器、用於辨別使用者的聲音的麥克風(microphone，MIC)感測器及用於分析指紋的指紋感測器。
包封體140可包封第一連接構件120及第一半導體晶片130。作為實例，包封體140可用於保護第一半導體晶片130。包封體140的包封形式不受特別限制，但可為包封體140環繞第一 半導體晶片130的至少部分的形式。舉例而言，包封體140可覆蓋第一連接構件120及第一半導體晶片130的至少部分。包封體140的特定材料不受特別限制。舉例而言，可使用絕緣材料作為包封體140的特定材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將例如無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、PID樹脂等。另外，亦可使用例如環氧模製化合物(epoxy molding compound，EMC)等任何習知的模製材料。或者，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂作為絕緣材料。
同時，第一半導體晶片模組110可以面板級封裝(panel level package，PLP)方式來製造。
重佈線模組160可設置於第一半導體晶片模組110的一個表面上。作為實例，重佈線模組160可包括絕緣層162、重佈線層163及通孔164，絕緣層162中形成有第二貫穿孔161，重佈線層163具有自絕緣層162暴露出的部分且形成至少一個層，通孔164將各重佈線層163彼此連接。
另外，絕緣層162中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層162中的每一者可為感光絕緣層。當絕緣層162具有感光性質時，絕緣層162可被形成為具有較小厚度，並可更 容易地實現通孔164的精密間距。絕緣層162中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層162為多層時，絕緣層162的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層162為多層時，絕緣層162可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層163可用於對第一半導體晶片130的第一連接墊132實質上進行重佈線。重佈線層163中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層163可視對應層的設計而定執行各種功能。舉例而言，重佈線層163可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層163可包括各種接墊圖案等。
另外，為多個層的重佈線層163可經由通孔164彼此電性連接。
同時，第一半導體晶片模組110與重佈線模組160可藉由電性連接結構180彼此機械耦合，且重佈線層163可藉由電性連接結構180電性連接至第一配線層123及第一連接墊132中的至少一者。
電性連接結構180中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構180中的每一者的材料並不特別限定於此。電性連接結構180可形成為多層結構或單 層結構。當電性連接結構180形成為多層結構時，電性連接結構180可包括銅(Cu)柱及焊料。當電性連接結構180形成為單層結構時，電性連接結構180可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構180並非僅限於此。
電性連接結構180的數量、間隔、佈置形式等不受特別限制，而是可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，電性連接結構180可根據第一半導體晶片130的第一連接墊132的數量而提供為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構180可為焊球且至少填充最下絕緣層162的暴露出重佈線層163的部分的開口，進而使得電性連接結構180可將重佈線層163的暴露出的部分連接至設置於第一絕緣層122的上表面上的第一配線層123。或者，當電性連接結構180為焊球時，電性連接結構180可覆蓋延伸至鈍化層(未示出)的一個表面上的重佈線層163及/或第一配線層123的側表面，且連接可靠性可更加優異。
電性連接結構180中的至少一者可設置於扇出區中。所述扇出區是指除第一半導體晶片130所設置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出端子，且可有利於三維內連(3D interconnection)。另外，相較於球柵陣列封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競 爭力。
同時，在第一連接構件120的自包封體140暴露於外部的第一配線層123上可形成用於連接至主板(未示出)的焊球104。
如上所述，扇出型感測器封裝100可藉由單獨地製造第一半導體晶片模組110與重佈線模組160並接著將第一半導體晶片模組110與重佈線模組160彼此耦合來製造，且因此扇出型感測器封裝100的製造良率可提高。
此外，扇出型感測器封裝100可被實施成具有小型尺寸及較小厚度。
在下文中，將參照圖式闡述製造根據本揭露中第一例示性實施例的扇出型感測器封裝的方法。
圖11至圖21為用於闡述製造根據本揭露中第一例示性實施例的扇出型感測器封裝的方法的圖。
首先，如圖11中所示，可在上面形成有黏合層12的載體10上形成絕緣層162。在此種情形中，絕緣層162可由例如在上面使用曝光製程(exposure process)的感光成像介電(PID)材料或可在上面使用雷射鑽孔(laser drill)的有機材料形成。
接著，如圖12中所示，可藉由移除絕緣層162的中心部分形成第二貫穿孔161。亦即，可藉由與第一半導體晶片130(參見圖9)的感測區131(參見圖9)對應的區來移除絕緣層162。可視材料而定藉由曝光製程或鑽孔製程來移除絕緣層162。
接著，如圖13中所示，可在絕緣層162上形成重佈線 層163。
接著，如圖14中所示，可形成多個絕緣層162及重佈線層163。同時，可將重佈線層163的部分形成為自絕緣層162暴露於外部，且可經由通孔164將各重佈線層163彼此連接。藉由本例示性實施例中的實例闡述重佈線模組160包括三個絕緣層162及兩個重佈線層163的情形。然而，重佈線模組160並非僅限於此，而是可經由各式修改。
可將重佈線模組160形成於重佈線模組面板190上。
另外，如圖15中所示，可製備包括第一絕緣層122及導體層126的第一連接構件120。
接著，如圖16中所示，可在移除導體層126的部分的同時，藉由形成第一通孔124來將設置於第一絕緣層122的上表面上的第一配線層123與設置於第一絕緣層122的下表面上的第一配線層123彼此連接。
接著，如圖17中所示，可在第一連接構件120的中心部分中形成第一貫穿孔121，且可形成設置於第一絕緣層122的第一貫穿孔121的內壁上的第一金屬層125。第一金屬層125可延伸至第一絕緣層122的上表面及下表面。
接著，如圖18中所示，可將黏合膠帶20黏合至第一連接構件120的下表面，且可在欲設置於第一貫穿孔121中的黏合膠帶20上安裝第一半導體晶片130。
接著，如圖19中所示，可藉由包封體來包封第一連接 構件120及第一半導體晶片130。接著，如圖20中所示，可移除黏合膠帶20，且可移除包封體140的部分以使第一配線層123自第一絕緣層122暴露於外部。可在第一半導體晶片模組面板192上形成多個第一半導體晶片模組110。
接著，如圖21中所示，可在經由電性連接結構180將重佈線模組面板190與第一半導體晶片模組面板192彼此電性連接的同時將形成有多個重佈線模組160的重佈線模組面板190與形成有多個第一半導體晶片模組110的第一半導體晶片模組面板192彼此機械耦合。
接著，可移除貼附至重佈線模組160的下表面的載體10。另外，可將彼此耦合的第一半導體晶片模組110與重佈線模組160切割成單一單元以製造扇出型感測器封裝100。
圖22為用於闡述製造根據本揭露中第二例示性實施例的扇出型感測器封裝的方法的圖。
參照圖22，可在重佈線模組面板190上安裝多個單元第一半導體晶片模組110，且可將彼此耦合的第一半導體晶片模組110與重佈線模組160切割成單一單元以製造扇出型感測器封裝100。
圖23及圖24為用於闡述製造根據本揭露中第三例示性實施例的扇出型感測器封裝的方法的圖。
參照圖23，可在形成有多個重佈線模組160的重佈線模組面板190與形成有多個第一半導體晶片模組110的第一半導體 晶片模組面板192之間插入導電膜194，且可藉由導電膜194將第一半導體晶片模組110與重佈線模組160彼此電性連接。
接著，如圖24中所示，可移除載體10，且可將彼此耦合的第一半導體晶片模組110與重佈線模組160切割成單一單元以製造扇出型感測器封裝100。
圖25為示出根據本揭露中第二例示性實施例的扇出型感測器封裝的剖面示意圖。
參照圖25，作為實例，根據本揭露中第二例示性實施例的扇出型感測器封裝200可包括第一半導體晶片模組210及重佈線模組160。
同時，重佈線模組160與以上所述重佈線模組實質上相同。因此，不再對重佈線模組予以贅述而是以上述說明進行替換。
作為實例，第一半導體晶片模組210可包括第一連接構件220、第一半導體晶片230、包封體240及被動元件250。
第一連接構件220中可形成第一貫穿孔221a及插槽221b，第一半導體晶片230設置於第一貫穿孔221a中，被動元件250設置於插槽221b中。作為實例，第一連接構件220可被提供以支撐扇出型感測器封裝200，且可維持剛性及確保厚度均勻性。
在本例示性實施例中，第一半導體晶片230的側表面及被動元件250的側表面可被第一連接構件220環繞。然而，此種形式僅為實例，並可經由各式修改以具有其他形式，且第一連接構件220可依此種形式而執行另一功能。
同時，第一連接構件220的第一絕緣層222可由絕緣材料形成。絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將例如玻璃纖維或無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪樹脂等，但並非僅限於此。第一絕緣層222中可設置具有優異的剛性及導熱率的金屬。在此種情形中，所述金屬可為鐵-鎳系合金，且在鐵-鎳系合金的表面上可形成銅鍍覆層。除如上所述的材料以外，在第一絕緣層222中亦可設置玻璃、陶瓷、塑膠等。另外，第一絕緣層222可充當支撐構件。
第一連接構件220的第一配線層223可設置於第一絕緣層222的上表面及下表面中的至少一者上。同時，多個第一配線層223可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一配線層223可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一配線層223可使用例如化學氣相沉積、物理氣相沉積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一配線層223的部分可暴露於外部。
另外，第一連接構件220的第一通孔224可貫穿第一絕緣層222以將各第一配線層223彼此連接。另外，第一通孔224 可由與第一配線層223的材料相同的材料形成。作為實例，多個第一通孔224可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一通孔224可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一通孔224可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一連接構件220的第一金屬層225可設置於第一貫穿孔221a的至少內壁上。另外，第一金屬層225可自第一貫穿孔221a的內壁延伸且亦可設置於第一絕緣層222的上表面及下表面上。
與第一配線層223及第一通孔224相似，第一金屬層225可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一金屬層225可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一金屬層225可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
第一半導體晶片230可具有主動面233，主動面233具有設置於主動面233的中心部分處的感測區231及設置於感測區 231附近且被提供用以電性連接至重佈線模組160的第一連接墊232。
作為實例，第一半導體晶片230可為互補金屬氧化物半導體影像感測器(CIS)，但並非僅限於此。第一半導體晶片230可以主動晶圓為基礎而形成。在此種情形中，第一半導體晶片的本體的基材可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體上可形成各種電路。第一連接墊232可將第一半導體晶片230電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為第一連接墊232中的每一者的材料。
作為實例，第一半導體晶片230可為用於電子裝置、行動裝置、智慧型電話、物聯網產品或感測器網路裝置中的感測器且其中具有感測區暴露於空氣的結構的感測器產品中的任一者，即用於偵測空氣中的化學物質、微粒等的化學感測器、用於接收及辨別光的影像感測器、例如紅外感測器或紫外感測器等光學感測器、用於辨別使用者的聲音的麥克風感測器及用於分析指紋的指紋感測器。
包封體240可包封第一連接構件220、第一半導體晶片230及被動元件250。作為實例，包封體240可用於保護第一半導體晶片230。包封體240的包封形式不受特別限制，但可為包封體240環繞第一半導體晶片230的至少部分的形式。舉例而言，包封體240可覆蓋第一連接構件220及第一半導體晶片230的至少部分。包封體240的特定材料不受特別限制。舉例而言，可使用絕 緣材料作為包封體240的特定材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將例如無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、PID樹脂等。另外，亦可使用例如環氧模製化合物等任何習知的模製材料。或者，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂作為絕緣材料。
同時，第一半導體晶片模組210可以面板級封裝(PLP)方式來製造。
被動元件250可設置於第一連接構件220的插槽221b中，且經由第一通孔224連接至第一配線層223。因此，被動元件250的安裝區域可減小，且第一半導體晶片230的效能可提高。亦即，被動元件250可嵌置於且設置於第一連接構件220中。
作為實例，被動元件250可為電阻器、電容器、電感器、跡線及繼電器中的任一者，且可用於消耗能量、在被動元件250中積累能量或者讓能量通過被動元件250。
圖26為示出根據本揭露中第三例示性實施例的扇出型感測器封裝的剖面示意圖，且圖27為示出根據本揭露中第三例示性實施例的扇出型感測器封裝的平面示意圖。
參照圖26及圖27，作為實例，根據本揭露中第三例示性實施例的扇出型感測器封裝300可包括第一半導體晶片模組110 及重佈線模組360。
同時，第一半導體晶片模組110與以上所述第一半導體晶片模組實質上相同。因此，不再對第一半導體晶片模組予以贅述而是以上述說明進行替換。
重佈線模組360可設置於第一半導體晶片模組110的一個表面上。作為實例，重佈線模組360可包括絕緣層362、重佈線層363及通孔364，絕緣層362中形成有第二貫穿孔361，重佈線層363具有自絕緣層362暴露出的部分且形成至少一個層，通孔364將各重佈線層363彼此連接。
另外，絕緣層362中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層362中的每一者可為感光絕緣層。當絕緣層362具有感光性質時，絕緣層362可被形成為具有較小厚度，並可更容易地實現通孔364的精密間距。絕緣層362中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層362為多層時，絕緣層362的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層362為多層時，絕緣層362可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
同時，絕緣層362可包括用於防止異物被引入至第一半導體晶片130的上表面上的網格部分362a。作為實例，網格部分362a可設置於第一半導體晶片130的感測區131上方。
重佈線層363可用於對第一半導體晶片130的第一連接 墊132實質上進行重佈線。重佈線層363中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層363可視對應層的設計而執行各種功能。舉例而言，重佈線層363可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層363可包括各種接墊圖案等。
另外，為多個層的重佈線層363可經由通孔364彼此電性連接。
同時，第一半導體晶片模組110與重佈線模組360可藉由電性連接結構180彼此機械耦合，且重佈線層363可藉由電性連接結構180電性連接至第一配線層123及第一連接墊132中的至少一者。
電性連接結構180中的每一者可由例如焊料等低熔點材料形成。然而，此僅為實例，且電性連接結構180中的每一者的材料並不特別限定於此。電性連接結構180可形成為多層結構或單層結構。當電性連接結構180形成為多層結構時，電性連接結構180可包括銅(Cu)柱及焊料。當電性連接結構180形成為單層結構時，電性連接結構180可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構180並非僅限於此。
電性連接結構180的數量、間隔、佈置形式等不受特別限制，而是可由熟習此項技術者視設計特定細節而進行充分地修 改。舉例而言，電性連接結構180可根據第一半導體晶片130的第一連接墊132的數量而提供為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構180可為焊球且至少填充最下絕緣層362的暴露出重佈線層363的部分的開口，進而使得電性連接結構180可將重佈線層363的暴露出的部分連接至設置於第一絕緣層122的上表面上的第一配線層123。或者，當電性連接結構180為焊球時，電性連接結構180可覆蓋延伸至鈍化層(未示出)的一個表面上的重佈線層363及/或第一配線層123的側表面，且連接可靠性可更加優異。
電性連接結構180中的至少一者可設置於扇出區中。所述扇出區是指除第一半導體晶片130所設置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維內連內連。另外，相較於球柵陣列封裝、接腳柵陣列封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，在第一連接構件120的自包封體140暴露於外部的第一配線層123上可形成用於連接至主板(未示出)的焊球104。
圖28為示出根據本揭露中第四例示性實施例的扇出型感測器封裝的剖面示意圖。
參照圖28，作為實例，根據本揭露中第四例示性實施例的扇出型感測器封裝400可包括第一半導體晶片模組410及重佈 線模組460。
同時，第一半導體晶片模組410與重佈線模組460可被單獨地製造並接著彼此耦合。
作為實例，第一半導體晶片模組410可包括第一連接構件420、第一半導體晶片430、包封體440及第二半導體晶片450。
第一連接構件420中可形成多個第一貫穿孔421。作為實例，第一連接構件420中可形成被設置成在水平方向上彼此平行的第1-1貫穿孔421a與第1-2貫穿孔421b。同時，第一半導體晶片430可設置於第1-1貫穿孔421a中，且第二半導體晶片450可設置於第1-2貫穿孔421b中。作為實例，第一連接構件420可被提供以支撐扇出型感測器封裝400，且可維持剛性及確保厚度均勻性。
在本例示性實施例中，第一半導體晶片430的側表面及第二半導體晶片450的側表面可被第一連接構件420環繞。然而，此種形式僅為實例，並可經由各式修改以具有其他形式，且第一連接構件420可依此種形式而執行另一功能。
同時，第一連接構件420的第一絕緣層422可由絕緣材料形成。絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將例如玻璃纖維或無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪樹脂等，但並非僅限於此。第一絕緣層422中可設置具有優異的剛性及導熱率的金屬。在此種情 形中，所述金屬可為鐵-鎳系合金，且在鐵-鎳系合金的表面上可形成銅鍍覆層。除如上所述的材料以外，在第一絕緣層422中亦可設置玻璃、陶瓷、塑膠等。另外，第一絕緣層422可充當支撐構件。
第一連接構件420的第一配線層423可設置於第一絕緣層422的上表面及下表面中的至少一者上。同時，多個第一配線層423可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一配線層423可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一配線層423可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一配線層423的部分可暴露於包封體440的外部。
另外，第一連接構件420的第一通孔424可貫穿第一絕緣層422以將各第一配線層423彼此連接。另外，第一通孔424可由與第一配線層423的材料相同的材料形成。作為實例，多個第一通孔424可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一通孔424可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形 成。更詳言之，第一通孔424可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一連接構件420的第一金屬層425可設置於第1-1貫穿孔421a的至少內壁上及第1-2貫穿孔421b的至少內壁上。另外，第一金屬層425可自第1-1貫穿孔421a的內壁及第1-2貫穿孔421b的內壁延伸且亦可設置於第一絕緣層422的上表面及下表面上。
與第一配線層423及第一通孔424相似，第一金屬層425可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一金屬層425可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一金屬層425可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
第一半導體晶片430可具有主動面433，主動面433具有設置於主動面433的中心部分處的感測區431及設置於感測區431附近且被提供用以電性連接至重佈線模組460的第一連接墊432。
作為實例，第一半導體晶片430可為互補金屬氧化物半導體影像感測器(CIS)，但並非僅限於此。第一半導體晶片430可 以主動晶圓為基礎而形成。在此種情形中，第一半導體晶片的本體的基材可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體上可形成各種電路。第一連接墊432可將第一半導體晶片430電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為第一連接墊432中的每一者的材料。
作為實例，第一半導體晶片430可為用於電子裝置、行動裝置、智慧型電話、物聯網產品或感測器網路裝置中的感測器且其中具有感測區暴露於空氣的結構的感測器產品中的任一者，即用於偵測空氣中的化學物質、微粒等的化學感測器、用於接收及辨別光的影像感測器、例如紅外感測器或紫外感測器等光學感測器、用於辨別使用者的聲音的麥克風感測器及用於分析指紋的指紋感測器。
包封體440可包封第一連接構件420、第一半導體晶片430及第二半導體晶片450。作為實例，包封體440可用於保護第一半導體晶片430及第二半導體晶片450。包封體440的包封形式不受特別限制，但可為包封體440環繞第一半導體晶片430及第二半導體晶片450的至少部分的形式。舉例而言，包封體440可覆蓋第一連接構件420、第一半導體晶片430及第二半導體晶片450的至少部分。包封體440的特定材料不受特別限制。舉例而言，可使用絕緣材料作為包封體440的特定材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將例如無機填料等強化材料浸入於熱固性樹脂中及熱塑 性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、PID樹脂等。另外，亦可使用例如環氧模製化合物等任何習知的模製材料。或者，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂作為絕緣材料。
第二半導體晶片450可設置於第一連接構件420的第1-2貫穿孔421b中。另外，第二半導體晶片450的上表面上可設置用於電性連接至重佈線模組460的第二連接墊452。
作為實例，第二半導體晶片450可為以數百至數百萬個或更多數量的元件整合於單一晶片、主動元件等提供的積體電路。必要時，第二半導體晶片450可為以倒裝晶片形式(flip-chip form)對積體電路進行封裝的半導體晶片。積體電路可例如為應用處理器晶片，例如中央處理器(例如CPU)、圖形處理器(例如GPU)、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等，但並非僅限於此。
同時，第一半導體晶片模組410可以面板級封裝(PLP)方式來製造。
重佈線模組460可設置於第一半導體晶片模組410的一個表面上。作為實例，重佈線模組460可包括絕緣層462、重佈線層463及通孔464，絕緣層462中形成有第二貫穿孔461，重佈線層463具有自絕緣層462暴露出的部分且形成至少一個層，通孔464將各重佈線層463彼此連接。
另外，絕緣層462中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層462中的每一者可為感光絕緣層。當絕緣層462具有感光性質時，絕緣層462可被形成為具有較小厚度，並可更容易地實現通孔464的精密間距。絕緣層462中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層462為多層時，絕緣層462的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層462為多層時，絕緣層462可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層463可用於對第一半導體晶片430的第一連接墊432及第二半導體晶片450的第二連接墊452實質上進行重佈線。重佈線層463中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層463可視對應層的設計而定執行各種功能。舉例而言，重佈線層463可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層463可包括各種接墊圖案等。
另外，為多個層的重佈線層463可經由通孔464彼此電性連接。
同時，第一半導體晶片模組410與重佈線模組460可藉由電性連接結構480彼此機械耦合，且重佈線層463可藉由電性 連接結構480電性連接至第一配線層423、第一連接墊432及第二連接墊452中的至少一者。
電性連接結構480中的每一者可由例如焊料等低熔點材料形成。然而，此僅為實例，且電性連接結構480中的每一者的材料並不特別限定於此。電性連接結構480可形成為多層結構或單層結構。當電性連接結構480形成為多層結構時，電性連接結構480可包括銅(Cu)柱及焊料。當電性連接結構480形成為單層結構時，電性連接結構480可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構480並非僅限於此。
電性連接結構480的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構480可根據第一半導體晶片430的第一連接墊432的數量及第二半導體晶片450的第二連接墊452的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構480可為焊球且至少填充最下絕緣層462的暴露出重佈線層463的部分的開口，進而使得電性連接結構480可將重佈線層463的暴露出的部分連接至設置於第一絕緣層422的上表面上的第一配線層423。或者，當電性連接結構480為焊球時，電性連接結構480可覆蓋延伸至鈍化層(未示出)的一個表面上的重佈線層463及/或第一配線層423的側表面，且連接可靠性可更加優異。
電性連接結構480中的至少一者可設置於扇出區中。所 述扇出區是指除第一半導體晶片430所設置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維內連內連。另外，相較於球柵陣列封裝、接腳柵陣列封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，在第一連接構件420的自包封體440暴露於外部的第一配線層423上可形成用於連接至主板(未示出)的焊球404。
如上所述，扇出型感測器封裝400可藉由單獨地製造第一半導體晶片模組410與重佈線模組460並接著將第一半導體晶片模組410與重佈線模組460彼此耦合來製造，且因此扇出型感測器封裝400的製造良率可提高。
此外，扇出型感測器封裝400可被實施成具有小型尺寸及較小厚度。
圖29為示出根據本揭露中第五例示性實施例的扇出型感測器封裝的剖面示意圖。
參照圖29，根據本揭露中第五例示性實施例的扇出型感測器封裝500可包括第一半導體晶片封裝600及第二半導體晶片封裝700。
同時，作為實例，第一半導體晶片封裝600可包括第一半導體晶片模組610及第一重佈線模組660。
同時，第一半導體晶片模組610與第一重佈線模組660可被單獨地製造並接著彼此耦合。
作為實例，第一半導體晶片模組610可包括第一連接構件620、第一半導體晶片630及第一包封體640。
第一連接構件620中可形成有第一貫穿孔621，第一半導體晶片630設置於第一貫穿孔621中。作為實例，第一連接構件620可被提供以支撐扇出型感測器封裝500，且可維持剛性及確保厚度均勻性。
在本例示性實施例中，第一半導體晶片630的側表面可被第一連接構件620環繞。然而，此種形式僅為實例，並可經由各式修改以具有其他形式，且第一連接構件620可依此種形式而執行另一功能。
同時，第一連接構件620的第一絕緣層622可由絕緣材料形成。絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將例如玻璃纖維或無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪樹脂等，但並非僅限於此。第一絕緣層622中可設置具有優異的剛性及導熱率的金屬。在此種情形中，所述金屬可為鐵-鎳系合金，且在鐵-鎳系合金的表面上可形成銅鍍覆層。除如上所述的材料以外，在第一絕緣層622中亦可設置玻璃、陶瓷、塑膠等。另外，第一絕緣層622可充當支撐構件。
第一連接構件620的第一配線層623可設置於第一絕緣層622的上表面及下表面中的至少一者上。同時，多個第一配線 層623可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一配線層623可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一配線層623可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一配線層623的部分可暴露於外部。
另外，第一連接構件620的第一通孔624可貫穿第一絕緣層622以將各第一配線層623彼此連接。另外，第一通孔624可由與第一配線層623的材料相同的材料形成。作為實例，多個第一通孔624可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一通孔624可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一通孔624可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第一連接構件620的第一金屬層625可設置於第一貫穿孔621的至少內壁上。另外，第一金屬層625可自第一貫穿孔621的內壁延伸且亦可設置於第一絕緣層622的上表面及下表面上。
與第一配線層623及第一通孔624相似，第一金屬層625可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第一金屬層625可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第一金屬層625可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
第一半導體晶片630可具有主動面633，主動面633具有設置於主動面633的中心部分處的感測區631及設置於感測區631附近且被提供用以電性連接至第一重佈線模組660的第一連接墊632。
作為實例，第一半導體晶片630可為互補金屬氧化物半導體影像感測器(CIS)，但並非僅限於此。第一半導體晶片630可以主動晶圓為基礎而形成。在此種情形中，第一半導體晶片的本體的基材可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體上可形成各種電路。第一連接墊632可將第一半導體晶片630電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為第一連接墊632中的每一者的材料。
作為實例，第一半導體晶片630可為用於電子裝置、行動裝置、智慧型電話、物聯網產品或感測器網路裝置中的感測器且其中具有感測區暴露於空氣的結構的感測器產品中的任一者， 即用於偵測空氣中的化學物質、微粒等的化學感測器、用於接收及辨別光的影像感測器、例如紅外感測器或紫外感測器等光學感測器、用於辨別使用者的聲音的麥克風感測器及用於分析指紋的指紋感測器。
第一包封體640可包封第一連接構件620及第一半導體晶片630。作為實例，第一包封體640可用於保護第一半導體晶片630。第一包封體640的包封形式不受特別限制，但可為第一包封體640環繞第一半導體晶片630的至少部分的形式。舉例而言，第一包封體640可覆蓋第一連接構件620及第一半導體晶片630的至少部分。第一包封體640的特定材料不受特別限制。舉例而言，可使用絕緣材料作為第一包封體640的特定材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將例如無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、PID樹脂等。另外，亦可使用例如環氧模製化合物等任何習知的模製材料。或者，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂作為絕緣材料。
同時，第一半導體晶片模組610可以面板級封裝(PLP)方式來製造。
第一重佈線模組660可設置於第一半導體晶片模組610的一個表面上。作為實例，第一重佈線模組660可包括第二絕緣 層662、第一重佈線層663及第二通孔664，第二絕緣層662中形成有第二貫穿孔661，第一重佈線層663具有自第二絕緣層662暴露出的部分且形成至少一個層，第二通孔664將各第一重佈線層663彼此連接。
另外，第二絕緣層662中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，第二絕緣層662中的每一者可為感光絕緣層。當第二絕緣層662具有感光性質時，第二絕緣層662可被形成為具有較小厚度，並可更容易地實現第二通孔664的精密間距。第二絕緣層662中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當第二絕緣層662為多層時，第二絕緣層662的材料可為彼此相同，且必要時亦可為彼此不同。當第二絕緣層662為多層時，第二絕緣層662可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
第一重佈線層663可用於對第一半導體晶片630的第一連接墊632實質上進行重佈線。第一重佈線層663中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一重佈線層663可視對應層的設計而定執行各種功能。舉例而言，第一重佈線層663可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層663可包括各種接墊圖案等。
另外，為多個層的第一重佈線層663可經由第二通孔664彼此電性連接。
同時，第一半導體晶片模組610與第一重佈線模組660可藉由第一電性連接結構680彼此機械耦合，且第一重佈線層663可藉由第一電性連接結構680電性連接至第一配線層623及第一連接墊632中的至少一者。
第一電性連接結構680中的每一者可由例如焊料等低熔點材料形成。然而，此僅為實例，且第一電性連接結構680中的每一者的材料並不特別限定於此。第一電性連接結構680可形成為多層結構或單層結構。當第一電性連接結構680形成為多層結構時，第一電性連接結構680可包括銅(Cu)柱及焊料。當第一電性連接結構680形成為單層結構時，第一電性連接結構680可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且第一電性連接結構680並非僅限於此。
第一電性連接結構680的數量、間隔、佈置等不受特別限制，而是可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，第一電性連接結構680可根據第一半導體晶片630的第一連接墊632的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構680可為焊球且至少填充最下絕緣層662的暴露出重佈線層663的部分的開口，進而使得電性連接結構680可將重佈線層663的暴露出的部分連接至設置於第一絕緣層622的上表面 上的第一配線層623。或者，當電性連接結構680為焊球時，電性連接結構680可覆蓋延伸至鈍化層(未示出)的一個表面上的第一重佈線層663及/或第一配線層623的側表面，且連接可靠性可更加優異。
第一電性連接結構680中的至少一者可設置於扇出區中。所述扇出區是指除第一半導體晶片630所設置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維內連內連。另外，相較於球柵陣列封裝、接腳柵陣列封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，在第一連接構件620的自第一包封體640暴露於外部的第一配線層623上可形成用於連接至第二半導體晶片封裝700的焊球505。
同時，作為實例，第二半導體晶片封裝700可包括第二半導體晶片模組710及第二重佈線模組760。
同時，第二半導體晶片模組710與第二重佈線模組760可被單獨地製造並接著彼此耦合。
作為實例，第二半導體晶片模組710可包括第二連接構件720、第二半導體晶片730及第二包封體740。
第二連接構件720中可形成有第三貫穿孔721，第二半導體晶片730設置於第三貫穿孔721中。作為實例，第二連接構件720可被提供以支撐扇出型感測器封裝500，且可維持剛性及確 保厚度均勻性。
在本例示性實施例中，第二半導體晶片730的側表面可被第二連接構件720環繞。然而，此種形式僅為實例，並可經由各式修改以具有其他形式，且第二連接構件720可依此種形式而執行另一功能。
同時，第二連接構件720的第三絕緣層722可由絕緣材料形成。絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將例如玻璃纖維或無機填料等強化材料浸入於熱固性樹脂中及熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪樹脂等，但並非僅限於此。第三絕緣層722中可設置具有優異的剛性及導熱率的金屬。在此種情形中，所述金屬可為鐵-鎳系合金，且在鐵-鎳系合金的表面上可形成Cu鍍覆層。除如上所述的材料以外，在第三絕緣層722中亦可設置玻璃、陶瓷、塑膠等。另外，第三絕緣層722可充當支撐構件。
第二連接構件720的第二配線層723可設置於第三絕緣層722的上表面及下表面中的至少一者上。同時，多個第二配線層723可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第二配線層723可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第二配線層723可使用例如化學氣相沈積、物 理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第二配線層723的部分可暴露於外部。
另外，第二連接構件720的第三通孔724可貫穿第三絕緣層722以將各第二配線層723彼此連接。另外，第三通孔724可由與第二配線層723的材料相同的材料形成。作為實例，多個第三通孔724可被設置成彼此間隔開，且可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第三通孔724可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第三通孔724可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
同時，第二連接構件720的第二金屬層725可設置於第三貫穿孔721的至少內壁上。另外，第二金屬層725可自第三貫穿孔721的內壁延伸且亦可設置於第三絕緣層722的上表面及下表面上。
同時，與第二配線層723及第三通孔724相似，第二金屬層725可包括選自由具有優異導電性的銀(Ag)、鈀(Pd)、鋁(Al)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)及鉑(Pt)或其混合物組成的群組中的至少一者。第二金屬層725可藉由例如電解鍍銅、無電鍍銅等任何習知的方法來形成。更詳言之，第二金 屬層725可使用例如化學氣相沈積、物理氣相沈積、濺鍍、減成製程、加成製程、半加成製程、改良半加成製程等方法來形成，但並非僅限於此。
第二半導體晶片730可設置於第二連接構件720的第三貫穿孔721中。另外，第二半導體晶片730的上表面上可設置用於電性連接至第二重佈線模組760的第二連接墊732。
作為實例，第二半導體晶片730可為以數百至數百萬個或更多數量的元件整合於單一晶片、主動元件等中提供的積體電路。必要時，第二半導體晶片730可為以倒裝晶片形式對積體電路進行封裝的半導體晶片。積體電路可例如為應用處理器晶片，例如中央處理器(例如CPU)、圖形處理器(例如GPU)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。
第二包封體740可包封第二連接構件720及第二半導體晶片730。作為實例，第二包封體740可用於保護第二半導體晶片730。第二包封體740的包封形式不受特別限制，但可為第二包封體740環繞第二半導體晶片730的至少部分的形式。舉例而言，第二包封體740可覆蓋第二連接構件720及第二半導體晶片730的至少部分。第二包封體740的特定材料不受特別限制。舉例而言，可使用絕緣材料作為第一包封體640的特定材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將例如無機填料等強化材料浸入於熱固性樹脂中 及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、PID樹脂等。另外，亦可使用例如環氧模製化合物等任何習知的模製材料。或者，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂作為絕緣材料。
同時，第二半導體晶片模組710可以面板級封裝(PLP)方式來製造。
第二重佈線模組760可設置於第二半導體晶片模組710的一個表面上。作為實例，第二重佈線模組760可包括第四絕緣層762、第二重佈線層763及第四通孔764，第二重佈線層763具有自第四絕緣層762暴露出的部分且形成至少一個層，第四通孔764將各第二重佈線層763彼此連接。
另外，第四絕緣層762中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，第四絕緣層762中的每一者可為感光絕緣層。當第四絕緣層762具有感光性質時，第四絕緣層762可被形成為具有較小厚度，並可更容易地實現第四通孔764的精密間距。第四絕緣層762中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當第四絕緣層762為多層時，第四絕緣層762的材料可為彼此相同，且必要時亦可為彼此不同。當第四絕緣層762為多層時，第四絕緣層762可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
第二重佈線層763可用於對第二半導體晶片730的第二連接墊732實質上進行重佈線。第二重佈線層763中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第二重佈線層763可視對應層的設計而定執行各種功能。舉例而言，第二重佈線層763可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，第二重佈線層763可包括各種接墊圖案等。
另外，為多個層的第二重佈線層763可經由第四通孔764彼此電性連接。
同時，第二半導體晶片模組710與第二重佈線模組760可藉由第二電性連接結構780彼此機械耦合，且第二重佈線層763可藉由第二電性連接結構780電性連接至第二配線層723及第二連接墊732中的至少一者。
第二電性連接結構780中的每一者可由例如焊料等低熔點材料形成。然而，此僅為實例，且第二電性連接結構780中的每一者的材料並不特別限定於此。第二電性連接結構780可形成為多層結構或單層結構。當第二電性連接結構780形成為多層結構時，第二電性連接結構780可包括銅(Cu)柱及焊料。當第二電性連接結構780形成為單層結構時，第二電性連接結構780可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且第二電性連接結構780並非僅限於此。
第二電性連接結構780的數量、間隔、佈置等不受特別限制，而是可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，第二電性連接結構780可根據第二半導體晶片730的第二連接墊732的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。第二電性連接結構780可為焊球且至少填充最下第四絕緣層762的暴露出第二重佈線層763的部分的開口，進而使得第二電性連接結構780可將第二重佈線層763的暴露出的部分連接至設置於第三絕緣層722的上表面上的第二配線層723。或者，當第二電性連接結構780為焊球時，第二電性連接結構780可覆蓋延伸至鈍化層(未示出)的一個表面上的第二重佈線層763及/或第二配線層723的側表面，且連接可靠性可更加優異。
第二電性連接結構780中的至少一者可設置於扇出區中。所述扇出區是指除第二半導體晶片730所設置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維內連內連。另外，相較於球柵陣列封裝、接腳柵陣列封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，在第二連接構件720的自第二包封體740暴露於外部的第二配線層723上可形成用於連接至主板(未示出)的焊球504。
如上所述，第一半導體晶片封裝600與第二半導體晶片 封裝700可堆疊而形成，且因此第一半導體晶片630與第二半導體晶片730可設置於一個封裝中。因此，可製造包括第一半導體晶片630及第二半導體晶片730且具有超小型尺寸的扇出型感測器封裝500。
如上所述，根據本揭露中的例示性實施例，包括第一半導體晶片的扇出型感測器封裝可被實施成具有小型尺寸及較小厚度。
另外，扇出型感測器封裝的製造良率可提高。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離如由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (16)

  1. 一種扇出型感測器封裝，包括：第一半導體晶片模組，包括第一連接構件、第一半導體晶片及包封體，所述第一連接構件具有第一貫穿孔及第一配線層，所述第一半導體晶片設置於所述第一貫穿孔中且具有上面設置有感測區及第一連接墊的主動面，所述包封體包封所述第一半導體晶片及所述第一連接構件的至少部分且填充所述第一貫穿孔的至少部分；重佈線模組，具有暴露出所述感測區的至少部分的第二貫穿孔且包括重佈線層；以及電性連接結構，將所述第一配線層及所述第一連接墊電性連接至所述重佈線層，其中所述第一半導體晶片模組與所述重佈線模組彼此間隔開來，其中所述電性連接結構設置於所述第一半導體晶片模組和所述重佈線模組之間。
  2. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述電性連接結構是由包括焊料的低熔點材料製成。
  3. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述電性連接結構彼此間隔開。
  4. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述第一半導體晶片的所述感測區被設置成低於所述重佈線模組的所述第二貫穿孔。
  5. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述第一連接構件包括：第一絕緣層，所述第一貫穿孔形成於所述第一絕緣層中；所述第一配線層，設置於所述第一絕緣層的上表面及下表面中的至少一者上；以及第一通孔，連接至所述第一配線層。
  6. 如申請專利範圍第5項所述的扇出型感測器封裝，其中所述第一連接構件更包括設置於所述第一貫穿孔的至少內壁上的第一金屬層。
  7. 如申請專利範圍第5項所述的扇出型感測器封裝，其中所述第一半導體晶片模組更包括嵌置於且設置於所述第一連接構件中的被動元件。
  8. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述電性連接結構是由導電膜製成。
  9. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述第一半導體晶片具有所述主動面，所述主動面具有被設置成低於所述第一貫穿孔的所述感測區及設置於所述感測區附近的所述第一連接墊。
  10. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述重佈線模組包括設置於所述第二貫穿孔中的網格部分。
  11. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述第一連接構件更包括第三貫穿孔，且所述第一半導體晶片模組更包括設置於所述第三貫穿孔中的第二半導體晶片。
  12. 如申請專利範圍第11項所述的扇出型感測器封裝，其中所述重佈線模組完全地覆蓋所述第二半導體晶片的主動面。
  13. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述重佈線模組覆蓋所述第一連接墊。
  14. 一種扇出型感測器封裝，包括：第一半導體晶片封裝；以及第二半導體晶片封裝，其中所述第一半導體晶片封裝包括：第一半導體晶片模組，包括第一連接構件、第一半導體晶片及第一包封體，所述第一連接構件具有第一貫穿孔及第一配線層，所述第一半導體晶片設置於所述第一貫穿孔中且具有上面設置有感測區及第一連接墊的主動面，所述第一包封體包封所述第一半導體晶片及所述第一連接構件的至少部分且填充所述第一貫穿孔的至少部分；第一重佈線模組，具有暴露出所述感測區的至少部分的第二貫穿孔且包括第一重佈線層；以及第一電性連接結構，將所述第一配線層及所述第一連接墊電性連接至所述第一重佈線層，且其中所述第二半導體晶片封裝包括：第二半導體晶片模組，包括第二連接構件、第二半導體晶片及第二包封體，所述第二連接構件具有第三貫穿孔及第二配線層，所述第二半導體晶片設置於所述第三貫穿孔中且在所述第二半導體晶片的上表面上設置有第二連接墊，所述第二包封體包封所述第二半導體晶片及所述第二連接構件的至少部分且填充所述第三貫穿孔的至少部分；第二重佈線模組，包括第二重佈線層；以及第二電性連接結構，將所述第二配線層及所述第二連接墊電性連接至所述第二重佈線層。
  15. 如申請專利範圍第14項所述的扇出型感測器封裝，其中所述第一電性連接結構及所述第二電性連接結構中的每一者是由包括焊料的低熔點材料製成。
  16. 如申請專利範圍第14項所述的扇出型感測器封裝，更包括將所述第一半導體晶片封裝與所述第二半導體晶片封裝彼此電性連接的第三電性連接結構。
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