KR20210001636A - 반도체 패키지 - Google Patents

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KR20210001636A
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김문일
강명삼
이정호
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 절연 부재와 상기 절연 부재에 배치되며 상기 제1 및 제2 면을 연결하는 배선 구조를 포함하며, 상기 제1 면을 향해 개방된 리세스부를 갖는 프레임과, 접속 패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 활성면이 상기 제1 면을 향하도록 상기 리세스부의 바닥면에 배치된 반도체 칩과, 상기 리세스부에 배치된 상기 반도체 칩을 봉합하며, 상기 프레임의 제1 면을 덮는 봉합재와, 상기 봉합재의 표면에 배치되며, 상기 반도체 칩의 접속 패드에 전기적으로 연결된 제1 비아와 상기 배선 구조의 상기 제1 면에 노출된 부분에 연결된 제2 비아를 갖는 재배선층을 포함하고, 상기 반도체 칩은 상기 활성면에 배치되며 상기 접속 패드의 일 영역를 개방하는 보호 절연막과, 상기 접속 패드의 일 영역에 연결되며 상기 보호 절연막 상에 연장된 재배선 캡핑층을 포함하며, 상기 제1 비아는 상기 재배선 캡핑층에 접속되고, 상기 반도체 칩의 상기 재배선 캡핑층은 상기 배선 구조의 상기 제1 면에 노출된 부분의 표면과 실질적으로 평탄한 표면을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동부품와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다.
본 개시의 여러 목적 중 하나는, 신뢰성이 우수한 재배선층 구조를 갖는 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 절연 부재와 상기 절연 부재에 배치되며 상기 제1 및 제2 면을 연결하는 배선 구조를 포함하며, 상기 제1 면을 향해 개방된 리세스부를 갖는 프레임과, 접속 패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 활성면이 상기 제1 면을 향하도록 상기 리세스부의 바닥면에 배치된 반도체 칩과, 상기 리세스부에 배치된 상기 반도체 칩을 봉합하며, 상기 프레임의 제1 면을 덮는 봉합재와, 상기 봉합재의 표면에 배치되며, 상기 반도체 칩의 접속 패드에 전기적으로 연결된 제1 비아와 상기 배선 구조의 상기 제1 면에 노출된 부분에 연결된 제2 비아를 갖는 재배선층을 포함하고, 상기 반도체 칩은 상기 활성면에 배치되며 상기 접속 패드의 일 영역를 개방하는 보호 절연막과, 상기 접속 패드의 일 영역에 연결되며 상기 보호 절연막 상에 연장된 재배선 캡핑층을 포함하며, 상기 제1 비아는 상기 재배선 캡핑층에 접속되고, 상기 반도체 칩의 상기 재배선 캡핑층은 상기 배선 구조의 상기 제1 면에 노출된 부분의 표면과 실질적으로 평탄한 표면을 갖는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 복수의 절연층과, 상기 복수의 절연층에 각각 배치된 복수의 배선층 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 배선 비아를 포함하며, 상기 제1 면으로 개방된 리세스부를 갖는 프레임과, 접속 패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 활성면이 상기 제1 면을 향하도록 상기 리세스부의 바닥면에 배치된 반도체 칩과, 상기 리세스부에 배치된 상기 반도체 칩을 봉합하며, 상기 프레임의 제1 면을 덮는 제1 봉합재와, 상기 제1 봉합재의 표면에 배치되며, 상기 반도체 칩의 접속 패드에 전기적으로 연결된 제1 비아와 상기 복수의 배선층 중 상기 제1 면에 위치한 배선층에 연결된 제2 비아를 갖는 재배선층과, 상기 프레임의 제2 면에 배치되며, 상기 복수의 배선층에 전기적으로 연결된 복수의 수동 부품과, 상기 복수의 수동 부품을 봉합하도록 상기 프레임의 제2 면 상에 배치된 제2 봉합재를 포함하고, 상기 반도체 칩은 상기 활성면에 배치되며 상기 접속 패드의 일 영역를 개방하는 보호 절연막과, 상기 접속 패드의 일 영역에 연결되며 상기 보호 절연막 상에 연장된 재배선 캡핑층을 포함하며, 상기 제1 비아는 상기 재배선 캡핑층에 접속되고, 상기 제1 비아와 상기 제2 비아는 실질적으로 동일한 높이를 갖는 반도체 패키지를 제공한다.
본 개시의 일 실시예에 따르면, 반도체 칩의 비활성면에 재배선 캡핑층을 미리 제공함으로써 간단한 레이지 빔 가공 공정을 이용하여 반도체 칩과 프레임을 덮는 봉합재의 표면에 재배선층을 형성할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 "A1" 영역을 나타낸 확대 단면도이다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 14는 도 13의 반도체 패키지의 "A2" 영역을 나타낸 확대 단면도이다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 구조체(2240)를 형성한다. 연결 구조체(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 구조체(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속 패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 구조체(2140)가 형성될 수 있다. 이 경우에, 연결 구조체(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(110A) 및 제2 면(110B)을 가지고 상기 제1 면(110A)을 향해 개방된 리세스부(110H)을 구비한 프레임(110)과, 접속 패드(120P)가 배치된 활성면을 가지며 상기 활성면이 상기 제1 면(110A)을 향하도록 상기 리세스부(110H)의 바닥면에 배치된 반도체 칩(120)과, 상기 리세스부(110H)에 배치된 상기 반도체 칩(120)을 봉합하며 상기 프레임(110)의 제1 면(110A)을 덮는 제1 봉합재(130)와, 상기 제1 봉합재(130)의 표면에 배치되며 상기 반도체 칩(120)의 접속 패드(120P)에 전기적으로 연결된 재배선층(145)을 포함한다.
상기 프레임(110)은 절연 부재(111)와 상기 절연 부재(111)에 배치되며, 상기 제1 및 제2 면(110A,110B)을 연결하는 배선 구조(115)를 포함한다. 상기 재배선층(145)은 상기 프레임(110)의 제1 면(110H)에서 상기 배선 구조(115)와 전기적으로 연결되며, 상기 배선 구조(115)와 상기 반도체 칩(120)을 전기적으로 연결할 수 있다.
상기 반도체 패키지(100)는 상기 프레임(110)의 제2 면(110B)에 배치되며, 상기 배선 구조(115)에 전기적으로 연결된 복수의 수동 부품(150)을 더 포함할 수 있다.
상기 재배선층(145)은 제1 봉합재(130) 표면에 배치된 재배선 패턴(142)과 상기 재배선 패턴(142)에 연결되며, 상기 제1 봉합재(130)의 일부를 관통하는 재배선 비아(143)를 포함한다.
도 11은 도 9의 반도체 패키지의 "A1" 영역을 나타낸 확대 단면도이다. 도 11에 도시된 바와 같이, 상기 재배선 비아(143)는 상기 반도체 칩(120)의 접속 패드(120P)에 전기적으로 연결된 제1 비아(143_1)와 상기 배선 구조(115)의 상기 제1 면(110A)에 노출된 부분에 연결된 제2 비아(143_2)를 포함할 수 있다.
상기 반도체 칩(120)은 상기 활성면에 배치되며 상기 접속 패드(120P)의 일 영역를 개방하는 보호 절연막(121)과, 상기 접속 패드(120P)의 일 영역에 연결되며 상기 보호 절연막(121) 상에 연장된 재배선 캡핑층(125)을 포함할 수 있다. 예를 들어, 상기 접속 패드(120P)는 알루미늄(Al)을 포함하며, 상기 재배선 캡핑층(125)은 구리(Cu)를 포함할 수 있다.
상기 제1 봉합재(130)는 상기 반도체 칩(120)의 활성면과 상기 프레임(110)의 제1 면(110A)을 덮도록 배치될 수 있다. 상기 제1 봉합재(130)에서 상기 반도체 칩(120)의 활성면에 위치한 부분은 상기 재배선 캡핑층(125)의 일 영역을 노출시키고, 상기 노출된 영역을 통해서 상기 제1 비아(143_1)는 상기 재배선 캡핑층(125)에 직접 접속될 수 있다. 이러한 접속을 통해서 상기 재배선층(145)의 제1 비아(143_1)는 상기 반도체 칩(120)의 접속 패드(120P)에 전기적으로 연결될 수 있다.
상기 반도체 칩(120)의 재배선 캡핑층(125)을 이용하여 콘택 영역을 보호 절연막(121) 상에 재배열함으로써 상기 제1 봉합재(130)에 의해 임베디드된 반도체 칩(120)의 접속 패드(120P)에 전기적으로 연결되는 제1 비아(143_1)를 추가적인 연마공정 없이도 간단한 공정으로 형성할 수 있다. 예를 들어, 제1 비아(143_1)를 위한 홀은 레이저 드릴링(laser drilling)을 통해서 형성될 수 있다. 이와 같이, 재배선층(115)은 포토리소그래피 공정이 아닌 일반 인쇄회로기판 공정을 이용하여 용이하게 형성될 수 있다.
상기 반도체 칩(120)의 상기 재배선 캡핑층(125)은 상기 배선 구조(115)의 상기 제1 면(110A)에 노출된 부분의 표면과 실질적으로 평탄한 표면(PL)을 가질 수 있다.
상기 프레임(110)은 복수의 절연층(111a,111b,111c,111d, 111e)이 적층된 절연 부재(111)를 포함하며, 상기 배선 구조(115)는 복수의 절연층(111a-111e)에 형성된 복수의 배선 패턴(112a,112b,112c,112d,112e,112f)과, 상기 복수의 절연층(111a-111e)을 관통하며 상기 복수의 배선 패턴(112a-112f)에 각각 연결된 복수의 배선 비아(113a,113b,113c,113d,113e)를 포함할 수 있다.
본 실시예에서, 상기 복수의 절연층은, 제1 절연층(111a)과, 상기 제1 절연층(111a)의 일면에 순차적으로 배치된 제2 및 제4 절연층(111b,111d)과, 상기 제1 절연층(111a)의 타면에 순차적으로 배치된 제3 및 제5 절연층(111c,111e)을 포함한다.
본 실시예에 채용된 배선 구조(115)는 6 레벨의 배선 구조를 갖는다. 구체적으로, 상기 배선 구조(115)는, 상기 제1 절연층(111a)의 양면에 각각 배치된 제1 및 제2 배선 패턴(112a,112b)과, 상기 제2 및 제4 절연층(111b,111d) 상에 각각 배치된 제3 및 제5 배선 패턴(112c,112e)과, 상기 제3 및 제5 절연층(111c,111e) 상에 각각 배치된 제4 및 제6 배선 패턴(112d,112f)과, 상기 제1 절연층(111a)을 관통하여 상기 제1 및 제2 배선 패턴(112a,112b)을 연결하는 제1 배선 비아(113a)와, 상기 제2 절연층(111b)을 관통하여 상기 제1 및 제3 배선 패턴(112a,112c)을 연결하는 제2 배선 비아(113b)와, 상기 제3 절연층(111c)을 관통하여 상기 제2 및 제4 배선 패턴(112a,112c)을 연결하는 제3 배선 비아(113c)와, 상기 제4 절연층(111d)을 관통하여 상기 제3 및 제5 배선 패턴(112c,112e)을 연결하는 제4 배선 비아(113d)와, 상기 제5 절연층(111e)을 관통하여 상기 제4 및 제6 배선 패턴(112d,112f)을 연결하는 제5 배선 비아(113e)를 포함할 수 있다.
본 실시예에서, 리세스부(110H)는 상기 제2 및 제4 절연층(111b,111d)의 일부를 제거하여 제공될 수 있으며, 상기 리세스부(110H)의 바닥면은 상기 제1 절연층(111a)의 일면의 일부 영역으로 제공될 수 있다. 리세스부(110H)의 구조와 깊이는 이에 한정되지 않는다. 상기 리세스부(110H)의 바닥면에 스타퍼층(118)에 배치될 수 있으며, 리세스부(110H)의 바닥면 주위의 제1 절연층(111a) 및 제2 절연층(111b)에만 잔류할 수도 있다. 상기 스터퍼층(118)은 상기 제1 및 제2 절연층(111a,111b) 사이에 배치되어 리세스부(110H) 형성시에 그 깊이를 제어할 수 있다. 상기 반도체 칩(120)의 활성면은 상기 리세스부(110H)의 바닥면에 접합층(131)에 의해 접합될 수 있다.
본 실시예에서, 상기 배선 구조의 상기 제1 면에 노출된 부분은 상기 제1 면으로부터 돌출된 구조를 갖는다. 구체적으로, 도 11에 도시된 바와 같이, 상기 배선 구조(115)의 상기 제1 면(110A)에 노출된 부분은 제5 배선 패턴(112e)일 수 있다.
상기 제5 배선 패턴(112e)은 앞서 설명한 바와 같이, 상기 반도체 칩(120)의 상기 재배선 캡핑층(125)의 표면과 실질적으로 평탄한 표면(PL)을 가질 수 있다. 이 경우에, 상기 재배선 캡핑층(125)에 연결된 제1 비아(143_1)의 높이(t1)와 상기 제5 배선 패턴(112e)에 연결된 제2 비아(143_2)의 높이(t2)는 실질적으로 동일할 수 있다. 따라서, 재배선층(145) 형성을 위해서 제1 봉합재(130)를 일정한 깊이를 가공함(예, 레이저 드릴링 공정)으로써 원하는 제1 및 제2 비아(143_1,143_2)를 형성하기 위한 홀들을 용이하게 형성할 수 있다.
본 실시예에 따른 반도체 패키지(100)는, 상기 프레임(140)의 제2 면(110B) 상에 배치되면서 상기 배선 구조(115)에 연결된 복수의 수동 부품(150)을 더 포함할 수 있다. 복수의 수동 부품(150)은 본딩 메탈(B)에 의해 제6 배선 패턴(112e)의 일부 영역에 연결될 수 있다. 일부 실시예에서, 상기 프레임(140)의 제2 면(110B)에는 제6 배선 패턴(112e)의 일부 영역이 노출되도록 추가적인 패시베이션층(미도시)이 형성될 수 있디.
상기 반도체 칩(120) 및 상기 복수의 수동부품(150)은 배선 구조(115)를 통해서 전기적으로 연결될 수 있다. 복수의 수동 부품(150)은 상기 프레임(140)의 제2 면(110B) 상에, 예를 들어, 표면실장기술(SMT: Surface Mount Technology)로 실장되는 것으로 도시되어 있으나, 이에 한정되지 않으며, 와이어에 의해 연결될 수도 있다.
상술한 바와 같이, 기존의 패키지들은 반도체 칩 및 수동 부품과 같은 전자부품을 나란히 배치하였으나, 이 경우에 각 부품을 배치하기 위한 공간이 요구되어, 패키지의 크기, 특히 평면 상에서의 면적이 증가하는 문제가 있을 수 있다. 또한, 수동 부품(150)이 반도체 칩(120)과 함께 제1 봉합재(130)에 의해 밀봉되는 경우에 디버깅(debugging)시 수동 부품을 교체하기가 어려워 특성 튜닝(tuming)에 어려움이 있다.
반면, 본 실시예에 따른 반도체 패키지(100)에서, 반도체 칩(120)과 복수의 수동 부품(150)을 나누어 배치할 수 있다. 구체적으로, 반도체 칩(120)이 실장된 면과 반대에 위치한 상기 프레임(140)의 제2 면(110B) 상에 복수의 수동 부품(150)을 실장하고, 수동 부품(150)의 적어도 일부가 평면 상에서 반도체 칩(120)과 중첩되도록 배치될 수 있으므로, 반도체 패키지(100)의 크기를 감소시킬 수 있다. 수동 부품(150)은 서로 다른 두께를 가질 수 있다. 이와 같이, 반도체 패키지(100)는 반도체 칩(120)을 제1 봉합재(130)로 밀봉한 후, 수동 부품(150)을 실장하고, 수동 부품(150)에 대한 테스트 또는 디버깅을 실시할 수 있는 장점이 있다.
본 실시예에 따른 반도체 패키지(100)는 복수의 수동 부품(150)을 봉합하는 제2 봉합재(135)와, 상기 제2 봉합재(135)의 상면 및 측면을 덮는 차폐 금속층(190)을 더 포함할 수 있다. 차폐 금속층(190)은 제2 봉합재(135)의 상면 및 측면을 덮으며, 프레임(110) 측면의 일부 영역으로 연장된다. 차폐 금속층(190)은 도시되지 않은 영역에서 배선 구조(115)의 일부 영역(예, 그라운드 영역)과 연결될 수 있으며, 이에 의해 프레임(110)로부터 그라운드 신호를 인가받을 수 있으나, 이에 한정되지는 않는다. 차폐 금속층(190)에 의해 반도체 패키지(100)의 EMI 차폐 기능이 더욱 향상될 수 있다. 차폐 금속층(190)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 절연부재(111)의 구체적인 재료에 따라 반도체 패키지(100)의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 제2 및 제4 절연층(111b,111d)에 형성된 리스세스부(110H)를 가질 수 있다. 리세스부(110H)에는 반도체 칩(120)이 배치되며, 일부 실시예에서 수동 부품(미도시)이 함께 배치될 수도 있다. 리세스부(110H)는 벽면이 반도체 칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다.
본 실시예에 채용된 프레임(110)의 배선 구조(115)는 상술한 바와 같이, 6 레벨의 배선 구조로 예시되어 있으나, 다른 층수는 물론 다양한 다른 구조(도 13 및 도 15 참조)로 구현될 수 있다.
절연 부재(111)의 재료는 이에 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1 절연층(111a)은 제2 내지 제5 절연층(111b-111e)의 각 두께보다 큰 두께를 가질 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 내지 제5 절연층(111b-111e)은 더 많은 수의 배선 패턴(112c,112d)을 형성하기 위하여 도입될 수 있다. 제1 절연층(111a)은 제2 내지 제5 절연층(111b-111e)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 유리 섬유와 같은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다.
이와 유사하게, 제1 절연층(111a)을 관통하는 제1 배선 비아(113a)는 제2 내지 제5 절연층(111b-111e)을 각각 관통하는 제2 내지 제5 배선 비아(113b-113e)의 각 직경보다 큰 직경을 가질 수 있다. 또한, 제1 배선 비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 내지 제5 배선 비아(113b-113e)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제6 배선 패턴(112a-112f)의 두께는 재배선층(145)의 두께보다 두꺼울 수 있다.
상술된 바와 같이, 배선 구조(115)의 형성물질로는 구리(Cu) 외에도, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 내지 제6 배선 패턴(112a-112f)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결 금속을 위한 패드 등을 포함할 수 있다. 제1 내지 제6 배선 패턴(112a-112f)은 제1 내지 제5 배선 비아(113a-113e)와 함께 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다. 제1 내지 제6 배선 패턴(112a-112f)의 두께는 재배선 패턴(142)의 두께보다 두꺼울 수 있다.
제1 내지 제5 배선 비아(113a-113e)는 서로 다른 층에 형성된 배선 패턴을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 수직 방향의 전기적 경로를 형성시킨다. 제1 내지 제5 배선 비아(113a-113e)는 각각 도전성 물질로 충전된 필드 타입의 비아일 수도 있거나, 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 제1 내지 제5 배선 비아(113a-113e)는 각각 테이퍼 형상을 가질 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체 칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 보호 절연막(121)이 형성될 수 있으며, 보호 절연막(121)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체 칩(120)은 접속 패드(120P)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다.
제1 봉합재(130)는 프레임(110) 및 반도체 칩(120)을 봉합하며, 리세스부(110H)의 적어도 일부를 채운다. 제1 봉합재(130)는 절연 물질을 이루어지며, 절연물질로는 무기 필러 및 절연 수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질 또는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 일부 실시예에서, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기 필러 및/또는 유리 섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다. 제1 봉합재(130) 상면에 추가적으로 절연층(미도시)을 추가적으로 배치할 수 있다. 이러한 절연층은 제1 봉합재(130)와 동일하거나 유사한 물질을 사용할 수 있으며, 예를 들어 ABF일 수 있다.
상기 재배선층(145)은 반도체 칩(120)의 접속 패드(122)를 재배선하도록 구성될 수 있다. 상기 재배선층(145)을 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속 패드(122)가 각각 재배선될 수 있으며, 전기연결 금속체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 상기 재배선층(145)은 앞서 설명한 바와 같이, 단일층으로 예시되어 있으나, 복수의 층으로 구현될 수도 있다(도 12 참조).
재배선층(145)은 반도체 칩(120)의 접속 패드(122)를 재배선하여 전기 연결 금속체(180)와 전기적으로 연결시킬 수 있으며, 재배선 패턴(142)과 비아(143)를 포함한다. 재배선 패턴(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선 패턴(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함하며, 또한 비아 패드, 전기연결 금속을 위한 패드 등을 포함할 수 있다.
재배선 비아(143)는 서로 다른 층에 형성된 재배선 패턴(142)을 전기적으로 연결하며, 특히 반도체 칩(120)의 접속 패드(120P)와 재배선 패턴(142)을 전기적으로 연결하는데 사용될 수 있다. 재배선 비아(143)는 반도체 칩(120)이 베어 다이인 경우 접속 패드(120P)와 물리적으로 접할 수 있다. 재배선 비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 재배선 비아(143)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
추가적으로, 패시베이션층(181)은 외부의 물리적 화학적 손상 등으로부터 반도체 패키지를 보호하기 위한 층으로서 제1 봉합재(130) 상에 배치될 수 있다. 패시베이션층은 절연 수지 및 무기 필러를 포함하되, 유리 섬유는 포함하지 않을 수 있다. 예를 들어, 패시베이션층(181)은 ABF일 수 있으며, 이에 한정되는 것은 아니하며, 감광성 절연물질(PID)일 수 있다.
언더범프 금속층(160)은, 전기연결 금속체(170)의 접속 신뢰성을 향상시켜기 위해 사용될 수 있다. 즉, 언더범프 금속층(160)은, 본 실시예에 따른 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프 금속층(160)은 수십 내지 수만 개 있을 수 있다. 각각의 언더범프 금속층(160)은 배선 구조(115)와 연결될 수 있다. 언더범프 금속층(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결 금속체(170)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100)는 전기연결 금속체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 금속체(170)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결 금속체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결 금속체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 금속체(170)의 수는 접속 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 금속체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 중첩되지 않는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 패키지(100A)은, 재배선층이 2레벨의 재배선층을 갖는 연결 구조체로 구현된 점을 제외하고, 도 9 내지 도 11에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는 앞선 실시예(1레벨의 재배선층)와 달리 2 레벨의 재배선층(145)를 갖는 연결 구조체(140)를 포함한다. 상기 연결 구조체(140)는 제1 재배선층(145a)과, 상기 제2 재배선층(145b)을 덮는 절연층(141)과, 상기 절연층(141) 상에 배치되며 상기 제1 재배선층(145a)에 연결된 제2 재배선층(145b)을 포함한다.
상기 제1 재배선층(145a)은 제1 봉합재(130) 표면에 배치된 제1 재배선 패턴(142a)과, 상기 제1 재배선 패턴(142a)에 연결되며 상기 제1 봉합재(130)의 일부를 관통하는 제1 재배선 비아(143a)를 포함한다. 상기 제2 재배선층(145b)은 상기 절연층(141) 표면에 배치된 제2 재배선 패턴(142b)과, 상기 제2 재배선 패턴(142b)에 연결되며 상기 절연층(141)의 일부를 관통하는 제2 재배선 비아(143b)를 포함한다. 상기 제1 및 제2 재배선층(145a,145b)은 레이저 드릴링 공정을 이용한 인쇄회로기판 공정으로 형성될 수 있다. 다만, 상기 제1 재배선층(145a)은 인쇄회로기판 공정을 이용하더라도 상기 제2 재배선층(145b)은 포토 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 절연층(141)은 예를 들어 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능하므로, 반도체 칩(120)의 수십 내지 수백만의 접속 패드(120P)를 매우 효과적으로 재배선할 수 있다.
상기 제1 재배선 비아(143a)는 앞선 실시예와 유사하게, 상기 반도체 칩(120)의 재배선 캡핑층(125)에 전기적으로 연결된 제1 비아와 상기 배선 구조(115)의 상기 제1 면(110A)에 노출된 부분에 연결된 제2 비아를 포함할 수 있다.
상기 재배선 캡핑층(125)은 상기 접속 패드(120P)의 일 영역에 연결되어 보호 절연막(121) 상에 연장된다. 이러한 재배선 캡핑층(125)은 프레임(110)의 제1 면(110A)에 돌출된 배선 구조, 즉 돌출된 배선 패턴(112e)의 표면과 실질적으로 평탄한 표면을 갖는다.
이와 같이, 상기 재배선층(145)은 반도체 칩(120)의 접속 패드(122)를 재배선하도록 구성되면서 프레임(110)의 배선 구조(115)와도 연결되며 전기연결 금속체(170)를 위한 연결 영역을 제공할 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 13을 참조하면, 본 실시예에 따른 반도체 패키지(100B)은, 프레임(110')의 배선 구조(115)의 형태를 제외하고, 도 9 내지 도 11에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 프레임(110')은 앞선 실시예의 프레임(110)과 다른 형태의 절연 부재(111)와 배선 구조(115)를 포함한다.
구체적으로, 상기 절연 부재(111)는 순차적으로 적층된 제1 내지 제5 절연층(111a-111e)를 포함하며, 리세스부(110H)는 제1 및 제2 절연층(111a,111b)에 캐비티를 형성하여 얻어진 구조이며, 리세스부(110H)의 바닥면은 제3 절연층(111c)의 일 면에 의해 제공될 수 있다.
상기 배선 구조(115)는, 상기 제1 절연층(111a)의 하면에 매립되며 상기 재배선층(145)에 접속되는 제1 배선 패턴(112a)과, 상기 제1 절연층(111a) 상면에 배치된 제2 배선 패턴(112b)과, 상기 제2 절연층(111b) 상면에 배치된 제3 배선 패턴(112c)과, 상기 제3 절연층(111c) 상면에 배치된 제4 배선 패턴(112d)과, 상기 제4 절연층(111d) 상면에 배치된 제5 배선 패턴(112e)과, 상기 제5 절연층(111e) 상면에 배치된 제6 배선 패턴(112f)을 포함한다.
또한, 상기 배선 구조(115)는, 상기 제1 절연층(111a)을 관통하며 상기 제1 및 제2 배선 패턴(112a,112b)을 연결하는 제1 배선 비아(113a)와, 상기 제2 절연층(111b)을 관통하며 상기 제2 및 제3 배선 패턴(112b,112c)을 연결하는 제2 배선 비아(113b)와, 상기 제3 절연층(111c)을 관통하며 상기 제3 및 제4 배선 패턴(112c,112d)을 연결하는 제3 배선 비아(113c)와, 상기 제4 절연층(111d)을 관통하며 상기 제4 및 제5 배선 패턴(112d,112e)을 연결하는 제4 배선 비아(113d)와, 상기 제5 절연층(111e)을 관통하며 상기 제5 및 제6 배선 패턴(112e,112f)을 연결하는 제5 배선 비아(113b)를 포함할 수 있다.
본 실시예에 채용된 프레임(110')은 보다 많은 수의 제1 내지 제6 배선 패턴(112a,112b,112c,112d,112e,112f)를 가지므로, 제1 재배선층(145)을 예를 들어 단일층으로 더욱 간소화시킬 수 있다.
본 실시예에서, 제1 배선 패턴(112a)은 제1 절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1 배선 패턴(112a)이 제1 절연층(111a) 내부로 리세스되어 제1 절연층(111a)의 하면과 제1 배선 패턴(112a)의 하면이 단차를 가지는 경우, 제1 봉합재(130)의 형성 물질이 블리딩되어 제1 배선 패턴(112a)을 오염시키는 것을 방지할 수도 있다.
이와 같이, 상기 복수의 배선 패턴 중 상기 제1 면(110A)에 위치한 제1 배선 패턴(112a)은 상기 복수의 절연층 중 상기 제1 면(110A)으로 제공하는 제1 절연층(112)에 매립될 수 있다. 구체적으로, 도 14에 도시된 바와 같이, 상기 배선 구조(115)의 상기 제1 면(110A)에 노출된 부분은 제1 배선 패턴(112a)일 수 있다.
상기 제1 배선 패턴(112a)은 상기 반도체 칩(120)의 상기 재배선 캡핑층(125)의 표면과 실질적으로 평탄한 표면(PL')을 가질 수 있다. 이 경우에, 상기 재배선 캡핑층(125)에 연결된 제1 비아(143_1)의 높이(t1')와 상기 제1 배선 패턴(112a)에 연결된 제2 비아(143_2)의 높이(t2')는 실질적으로 동일할 수 있다. 따라서, 재배선층(145) 형성을 위해서 제1 봉합재(130)를 일정한 깊이를 가공함(예, 레이저 드릴링 공정)으로써 원하는 제1 및 제2 비아(143_1,143_2)를 형성하기 위한 홀들을 용이하게 형성할 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 절연 부재와 상기 절연 부재에 배치되며 상기 제1 및 제2 면을 연결하는 배선 구조를 포함하며, 상기 제1 면을 향해 개방된 리세스부를 갖는 프레임;
    접속 패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 활성면이 상기 제1 면을 향하도록 상기 리세스부의 바닥면에 배치된 반도체 칩;
    상기 리세스부에 배치된 상기 반도체 칩을 봉합하며, 상기 프레임의 제1 면을 덮는 봉합재; 및
    상기 봉합재의 표면에 배치되며, 상기 반도체 칩의 접속 패드에 전기적으로 연결된 제1 비아와 상기 배선 구조의 상기 제1 면에 노출된 부분에 연결된 제2 비아를 갖는 재배선층;을 포함하고,
    상기 반도체 칩은 상기 활성면에 배치되며 상기 접속 패드의 일 영역를 개방하는 보호 절연막과, 상기 접속 패드의 일 영역에 연결되며 상기 보호 절연막 상에 연장된 재배선 캡핑층을 포함하며, 상기 제1 비아는 상기 재배선 캡핑층에 접속되고, 상기 반도체 칩의 상기 재배선 캡핑층은 상기 배선 구조의 상기 제1 면에 노출된 부분의 표면과 실질적으로 평탄한 표면을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 비아와 상기 제2 비아는 실질적으로 동일한 높이를 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 배선 구조의 상기 제1 면에 노출된 부분은 상기 제1 면으로부터 돌출된 구조를 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 배선 구조의 상기 제1 면에 노출된 부분은 상기 절연 부재에 매립된 반도체 패키지.
  5. 제1항에 있어서,
    상기 접속 패드는 알루미늄(Al)을 포함하며, 상기 재배선 캡핑층은 구리(Cu)를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 재배선층을 덮도록 상기 봉합재의 표면에 배치된 절연층과, 상기 절연층 상에 배치되며 상기 재배선층과 연결된 재배선 비아를 갖는 추가적인 재배선층을 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 프레임의 제2 면에 배치되며, 상기 배선 구조에 전기적으로 연결된 복수의 수동 부품을 더 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 복수의 수동 부품을 봉합하도록 상기 프레임의 제2 면 상에 배치된 추가적인 봉합재를 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 추가적인 봉합재의 표면에 배치되며, 상기 프레임의 측면으로 연장된 차폐 금속층을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체 칩의 비활성면과 상기 리세스부의 바닥면 사이에 배치된 접합층을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 리세스부의 바닥면에 배치된 스타퍼층을 더 포함하는 반도체 패키지.
  12. 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 복수의 절연층과, 상기 복수의 절연층에 각각 배치된 복수의 배선 패턴 및 상기 복수의 절연층을 관통하며 상기 복수의 배선 패턴을 전기적으로 연결하는 복수의 배선 비아를 포함하며, 상기 제1 면으로 개방된 리세스부를 갖는 프레임;
    접속 패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 활성면이 상기 제1 면을 향하도록 상기 리세스부의 바닥면에 배치된 반도체 칩;
    상기 리세스부에 배치된 상기 반도체 칩을 봉합하며, 상기 프레임의 제1 면을 덮는 제1 봉합재;
    상기 제1 봉합재의 표면에 배치되며, 상기 반도체 칩의 접속 패드에 전기적으로 연결된 제1 비아와 상기 복수의 배선 패턴 중 상기 제1 면에 위치한 배선 패턴에 연결된 제2 비아를 갖는 재배선층;
    상기 프레임의 제2 면에 배치되며, 상기 복수의 배선 패턴에 전기적으로 연결된 복수의 수동 부품; 및
    상기 복수의 수동 부품을 봉합하도록 상기 프레임의 제2 면 상에 배치된 제2 봉합재를 포함하고,
    상기 반도체 칩은 상기 활성면에 배치되며 상기 접속 패드의 일 영역를 개방하는 보호 절연막과, 상기 접속 패드의 일 영역에 연결되며 상기 보호 절연막 상에 연장된 재배선 캡핑층을 포함하며, 상기 제1 비아는 상기 재배선 캡핑층에 접속되고, 상기 제1 비아와 상기 제2 비아는 실질적으로 동일한 높이를 갖는 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 칩의 상기 재배선 캡핑층은 상기 복수의 배선 패턴 중 상기 제1 면에 위치한 배선 패턴의 표면과 실질적으로 평탄한 표면을 갖는 반도체 패키지.
  14. 제12항에 있어서,
    상기 복수의 배선 패턴 중 상기 제1 면에 위치한 배선 패턴은 상기 제1 면으로부터 돌출된 구조를 갖는 반도체 패키지.
  15. 제12항에 있어서,
    상기 복수의 배선 패턴 중 상기 제1 면에 위치한 배선 패턴은 상기 복수의 절연층 중 상기 제1 면으로 제공하는 절연층에 매립된 반도체 패키지.
  16. 제12항에 있어서,
    상기 재배선층을 덮도록 상기 봉합재의 표면에 배치된 추가적인 절연층과, 상기 추가적인 절연층 상에 배치되며 상기 재배선층과 연결된 재배선 비아를 갖는 추가적인 재배선층을 더 포함하는 반도체 패키지.
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