CN103871993A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。随着近年来半导体工艺的不断缩小，形成于互连层之间的绝缘层不断变薄。为了避免它们之间的寄生电容，低介电常数的材料被用于多层互连中的绝缘层。然而，与传统绝缘层相比，低k材料的强度低。多孔的低k材料在结构上是脆弱的。本发明因此提供一种具有包含低k层的多层互连层的半导体器件的制造方法。根据所述方法，在用锥形刀片在半导体晶片中形成槽之后用比槽宽度更薄的直刀片分割槽的两步切削系统划片中，用锥面覆盖多层互连层部分并进行切削，然后，用与多层互连层部分不接触的薄刀片分割晶片。晶片可以被划片而不损害较脆弱的低k层。

Description

半导体器件及其制造方法
本申请是申请日为2010年1月7日、申请号为201010002041.6、发明名称为“半导体器件及其制造方法”的中国发明专利申请的分案申请。
技术领域
本发明涉及半导体器件（或半导体集成电路器件）的结构，或对于在半导体器件（或半导体集成电路器件）的制造方法中的划片技术有效的技术。
背景技术
日本专利公开第2008-55519号（专利文献1）公开了一种切削光学IC结构的技术，其中用旋转刀片（rotary blade）切削光学IC结构从而不在结构中产生裂纹，这种结构是通过将由光学玻璃组成的较软的棱柱层附着于由较硬的硅材料组成的光学IC衬底上而获得的。具体地说，根据该技术，上方的棱柱层的一部分被用大宽度的第一刀片切削，然后上方的棱柱层的剩余部分和下方的光学IC衬底被用小宽度的第二刀片跨全厚度地切削，从而避免刀片上的任何负担。
日本专利公开第2007-194469号（专利文献2）和日本专利公开第2005-191436号（专利文献3）公开了一种半导体晶片的两步切削技术，其包括用锥形刀片（tapered blade）形成槽，然后，用宽度比锥形刀片的宽度小的直刀片（straight blade）对晶片进行划片。
[专利文献1]
日本专利公开第2008-55519号
[专利文献2]
日本专利公开第2007-194469号
[专利文献3]
日本专利公开第2005-191436号
发明内容
近些年来，由于不断缩小的半导体工艺，互连设计规则或者互连层之间形成的绝缘层的厚度越来越小。为了防止互连层之间的寄生电容，将具有低介电常数的材料（低k材料，即介电常数小于等于3.0的材料）作为多层互连中的绝缘层的材料变得普及。
低k材料包含很多的碳等，以减小它们的介电常数，使得这些材料自身的强度比构成现有的绝缘层的材料（非低k材料，即介电常数超过3.0的材料）的强度低。另一方面，多孔的低k材料具有比构成现有的结构的绝缘层的材料（非多孔材料）更脆弱的结构，这是因为在由多孔的低k材料组成的绝缘层中具有很多间隙（空腔）。
本发明的发明人发现，当用在侧面和要与半导体晶片相接触的尖端部分处的面（切削面）之间成约90°的角度（倾角）的划片刀片（所谓直刀片）对具有这种低k材料的半导体晶片进行划片时，会发生下列问题。
当划片刀片与半导体晶片的表面（主表面）接触时，划片刀片的整个切削面如图27所示那样与半导体晶片接触。于是在该接触区域中产生大的切削应力（接触阻力，contact resistance）。当划片刀片在如图28所示的状态下到达低k层时，在低k层与划片刀片的尖端部分处的面之间的接触区域中也会产生大的切削应力。本发明的发明人因此发现，由于该切削应力的影响，在脆弱的低k层中产生裂纹。
本发明的发明人还发现，当划片刀片具有与半导体晶片的表面（主表面）垂直的侧面时，在划片刀片插入半导体晶片的期间，在低k层和划片刀片的侧面之间的接触区域中也会产生大的切削应力，这可以容易地在低k层中引起裂纹。
这样，当在低k层中出现裂纹时，它们甚至会传播到与划片区域相邻的器件区域中并使半导体器件的可靠性恶化。
要注意的是，日本专利公开第2008-55519（专利文献1）在有关在划片步骤期间划片刀片和低k层之间的的上述位置关系方面没有具体说明。即使应用了该技术，也难以在切削具有低k层的半导体晶片的同时抑制裂纹的产生。
为了克服这种问题，本发明的发明人研究了利用划片刀片（所谓倒角刀片；bevel blade）执行的划片步骤，其中在所述划片刀片的尖端部分处具有如图29所示的锥形。
当划片刀片与半导体晶片的表面（主表面）接触时，采用这种结构能够将划片刀片与半导体晶片表面之间的接触限制为只在划片刀片的切削面的一部分与半导体晶片的表面（主表面）之间的接触。简言之，采用这种结构能够减小划片刀片与半导体晶片之间的接触区域。其结果，能够减小当划片刀片被插入半导体晶片中时所产生的切削应力，从而即使划片刀片到达低k层也能够抑制裂纹。
然而，由于尖端部分的磨损频率高，如图29所示的划片刀片不能将半导体晶片切削到预定深度。当尖端部分磨损了的划片刀片和尖端部分未磨损的划片刀片被插入到相同深度时，用前者切削的宽度变得大于用后者切削的宽度。因此，在前者的情况下，需要频繁地用新的划片刀片来替换。只要划片刀片被新的替换，划片装置中的条件（划片刀片的位置）就必须被重置，这使得制造TAT恶化。
本发明克服了上述问题。
本发明的一个目的是抑制在具有低k层的半导体晶片中产生裂纹（改进切削性）。
本发明的另一割目的是确保半导体器件的可靠性。
本发明的又一个目的是改善划片刀片的寿命。
本发明的上述及其它的目标和新颖特征将从本文的说明和附图中显而易见。
下面简述本文所公开的典型发明的要点。
在具有包含低k层的多层互连层的半导体器件的制造方法中，对半导体晶片进行分步切削划片处理，其中利用锥形刀片（第一划片刀片）形成槽，然后，将所得的槽用比槽宽度薄的直刀片（第二划片刀片）分割。锥形刀片在径向上的横截面的形状具有关于厚度方向大致对称的多级锥形结构，其中，倾角向着刀片的尖端部分而变大。当从旋转中心看时，第一锥面的上端在器件的主表面的外侧。使第一锥面下端刺入到晶片的衬底区域中或者基材层（base material layer）中，并通过切削器件而形成划片槽。然后，通过用直刀片切削与一对所述下端之间的一部分相对应的划片槽部分来分割晶片。
下面简述本文所公开的典型发明的优点。
在具有包含低k层的多层互连层的半导体器件的制造方法中，当对半导体晶片进行利用锥形刀片（第一划片刀片）形成槽、然后用刀片宽度比槽的宽度小的直刀片（第二划片刀片）来分割槽的分步切削划片处理时，利用锥面覆盖多层互连层的部分并同时进行切削，然后，利用具有小的刀片宽度且不与多层互连层的所述部分相接触的刀片来分割晶片，从而执行划片而不对较脆弱的低k层造成损害。
附图说明
图1（a）、1（b）、和1（c）为示意图，表示了在本发明的一种实施方案所述的半导体器件制造方法中划片工艺的工艺流程，其中图1（a）为晶片的整体俯视图，图1（b）为两个芯片区域的俯视图，而图1（c）为沿图1（b）的X-X’线截取的截面图（在附着到划片胶带（dicing tape）之前）；
图2（a）、2（b）、和2（c）为示意图，表示了在本发明的一种实施方案所述的半导体器件制造方法中划片工艺的工艺流程，其中图2（a）为晶片的整体俯视图，图2（b）为两个芯片区域的俯视图，而图2（c）为沿图2（b）的X-X’线截取的截面图（在附着到划片胶带之后）；
图3为图2（c）的虚线部分R2（芯片的边缘以及芯片之间的区域）的放大截面图；
图4（a）、4（b）、和4（c）为示意图，表示了在本发明的一种实施方案所述的半导体器件制造方法中划片工艺的工艺流程，其中图4（a）为晶片的整体俯视图，图4（b）为两个芯片区域的俯视图，而图4（c）为沿图4（b）的X-X’线截取的截面图（在用第一刀片划片期间）；
图5为图4（c）的虚线部分R2（芯片的边缘以及芯片之间的区域）的放大截面图；
图6为图4（c）的虚线部分R2（芯片的边缘以及芯片之间的区域）的放大截面图（在用第一刀片划片之后）；
图7（a）、7（b）、和7（c）为示意图，表示了在本发明的一种实施方案所述的半导体器件制造方法中划片工艺的工艺流程，其中图7（a）为晶片的整体俯视图，图7（b）为两个芯片区域的俯视图，而图7（c）为沿图7（b）的X-X’线截取的截面图（在用第二刀片划片期间）；
图8为图7（c）中所示的芯片的边缘以及芯片之间的区域的放大截面图（在用第二刀片划片之前）；
图9为图7（c）中所示的芯片的边缘以及芯片之间的区域的放大截面图（在用第二刀片划片之后）；
图10为图7（c）中所示的芯片的边缘以及芯片之间的区域的放大截面图（在从划片胶带上剥离之后）；
图11（a）和11（b）为示意图，表示了在本发明的一种实施方案所述的半导体集成电路器件制造方法中制造工艺的工艺流程，其中图11（a）表示了引线框架（lead frame）单元区域的上表面，而图11（b）为沿图11（a）的A-A’线截取的截面图（在管芯键合（diebonding）之前）；
图12（a）和12（b）为示意图，表示了在本发明的一种实施方案所述的半导体集成电路器件制造方法中制造工艺的工艺流程，其中图12（a）表示了引线框架单元区域的上表面，而图12（b）为沿图12（a）的A-A’线截取的截面图（管芯键合步骤）；
图13（a）和13（b）为示意图，表示了在本发明的一种实施方案所述的半导体集成电路器件制造方法中制造工艺的工艺流程，其中图13（a）表示了引线框架单元区域的上表面，而图13（b）为沿图13（a）的A-A’线截取的截面图（引线键合步骤）；
图14为与图13（b）的虚线部分对应的器件的放大截面图；
图15（a）和15（b）为示意图，表示了在本发明的一种实施方案所述的半导体集成电路器件制造方法中制造工艺的工艺流程，其中图15（a）表示了所密封的单元器件的上表面，而图15（b）表示了所述器件的下表面（在完成密封步骤和分离步骤之后）；
图16为沿图15的A-A’线截取的单元器件的截面图；
图17（a）和17（b）为示意图，表示了在本发明的一种实施方案所述的半导体集成电路器件制造方法中使用的划片装置，其中图17（a）表示了在主轴（spindle）的旋转轴方向上的主视图，而图17（b）为沿图17（a）的Y-Y’线截取的截面图；
图18为旋转刀片及其边缘沿图17（a）的Y-Y’线截取的特定的截面结构视图；
图19表示了图1到10中所示的划片工艺（“基本划片工艺”）的修改例1（使用刀片宽度小的第一刀片的实施例）；
图20表示了图1到10中所示的划片工艺（“基本划片工艺”＋修改例1）的修改例2（切削聚酰亚胺涂层的实施例）；
图21（a）、21（b）、21（c）、21（d）、和21（e）为刀片部分的截面图，表示了图1到10、图19、和图20中所示划片工艺（每个划片工艺）中所使用的锥形划片刀片在径向上的截面形状的变化，其中图21（a）为大倾角锥形插入型（steep-inclination taper insertedtype），图21（b）为尖端平坦型，而图21（c）、21（d）、和21（e）为尖端部分倒角（tip-portion beveled）型；其中图21（c）为圆倒角型，图21（d）为平倒角型，而图21（e）为尖端圆倒角型；
图22（a）和22（b）为截面图，分别表示了图21（b）中所示的刀片截面结构的最大尺寸和最大倾角的特别优选的范围，以及最小尺寸和最小倾角的特别优选的范围；
图23（a）和23（b）为截面图，分别表示了图21（a）中所示的刀片截面结构的最大尺寸和最大倾角的特别优选的范围，以及最小尺寸和最小倾角的特别优选的范围；
图24（a）和24（b）为截面图，分别表示了图21（c）中所示的刀片截面结构的最大尺寸和最大倾角的特别优选的范围，以及最小尺寸和最小倾角的特别优选的范围；
图25为示意图，表示了本发明的每个划片工艺中所使用的锥形划片刀片的截面结构和要用其切削的构件之间的关系；
图26（a）为划片步骤的示意性主视图，用于说明本发明的每个划片工艺中所使用的锥形划片刀片的截面结构和划片动作，而图26（b）为沿图26（a）的C-C’线截取的截面图；
图27为用于说明本发明的问题的参考性的截面图（直刀片1）；
图28为用于说明本发明的问题的参考性的截面图（直刀片2）；以及
图29为用于说明本发明的问题的参考性的截面图（锥形刀片）。
具体实施方式
[实施方案要点]首先，说明本文中所公开的发明的典型实施方案的要点。
1.一种半导体器件制造方法，包含以下步骤：（a）制备具有主表面、形成于主表面之上的多个器件区域、形成于器件区域之间的划片区域、和在与主表面相反一侧上的背表面的半导体晶片；（b）在半导体晶片的划片区域中，将第一划片刀片从主表面侧插入半导体晶片中直到半导体晶片的背表面侧并使第一划片刀片沿划片区域移动，由此在半导体晶片的主表面中形成划片槽（或者切削主表面）；（c）在步骤（b）之后，将第二划片刀片从半导体晶片的主表面侧插入划片槽并使第二划片刀片沿划片区域移动，由此将半导体晶片分割成多个半导体芯片；（d）（例如用粘合剂）将在步骤（c）中得到的半导体芯片（或其中之一）放置（固定、安装）于芯片安装衬底（例如引线框架或布线衬底（wiring substrate））的芯片安装部分（例如管芯焊盘（die pad））之上；（e）在步骤（d）之后，将半导体芯片（的多个电极焊盘（electrode pad））（经由多个导电构件（例如键合线））电耦接到芯片安装衬底（的放置于芯片安装衬底的边缘处的多个接合构件（joining member）（例如引线））；以及（f）用树脂密封半导体芯片（和导电构件），其中半导体晶片具有基材层（硅衬底层）、形成于基材层之上的半导体元件层、（由例如铜制成并）形成于半导体元件层之上的第一互连层（低k层）、和（由例如铜制成并）形成于第一互连层之上的第二互连层（非低k层），其中放置在第一互连层中（放置于大量互连之间）的第一绝缘层的介电常数低于形成于半导体元件层中的金属前绝缘层（premetal insulating layer）的和放置于第二互连层中（放置于多个互连之间）的第二绝缘层的每个的介电常数（上述条件可以用下列条件中任一个条件替换：[1]在第一绝缘层中形成的空气间隙的体积大于金属前绝缘层和第二绝缘层的每个中所形成的空气间隙的体积，[2]第一绝缘层比金属前绝缘层和第二绝缘层的每个都脆弱，[3]第一绝缘层的散热率低于金属前绝缘层和第二绝缘层的每个的散热率），其中第一划片刀片的（在第一划片刀片的厚度方向上截取的）平面形状为圆形，其中第一划片刀片的圆周部分处的截面形状具有第一侧面、具有相对于第一侧面的第一侧面倾角的第二侧面、和具有大于第一侧面倾角的相对于第一侧面的第二侧面倾角的第三侧面，其中第二侧面和第三侧面的第二边界点之间的宽度小于第一侧面与第二侧面的第一边界点之间的宽度，并且其中在步骤（b）中，第一划片刀片被插入半导体晶片中使得第一划片刀片的第二边界点到达基材层。
要注意的是，因为第一划片刀片在其尖端部分处（与刀片诸如具有大宽度的直刀片的宽度相比）具有小的宽度，所以当刀片被插入低k层中时，低k层上的应力可以被减小并因此可以使低k层免于损害或裂纹。
另外，因为低k层被用第一划片刀片的倾斜的第二侧面切削，所以当刀片被插入低k层中（或与其接触）时，（与要与低k层接触的侧面与低k层垂直的刀片诸如直刀片的情况相比）可以减小低k层上的应力，并因此可以使低k层免于损害或裂纹。
2.如以上在1中所述的半导体器件的制造方法，其中，在步骤（c）中所要使用的第二划片刀片的在第二划片刀片的厚度方向上截取的平面形状为圆形，其中第二划片刀片在其圆周处的截面形状具有第四侧面和尖端面，其中第四侧面与尖端面的第三边界点之间的宽度小于要与半导体元件层接触的第一划片刀片的在第二侧面的部分之间的宽度，并且其中在步骤（c）中，第二划片刀片被插入划片槽中，使得第二划片刀片的一部分到达在步骤（b）之前附着到半导体晶片的背表面的划片胶带（用于承载分离的半导体芯片的构件）。
3.如以上在1或2中所述的半导体器件的制造方法，其中器件区域的每个都具有矩形平面形状，其中在每个器件区域中沿其侧边形成多个电极焊盘，并且其中在每个器件区域中，在电极焊盘与侧边之间（或者在用于产品的电极焊盘与测试焊盘之间）并且沿着所述侧边形成密封环。
4.如以上在1到3中任一项所述的半导体器件的制造方法，其中在划片区域中形成绝缘膜（有机膜）以覆盖测试焊盘，并且其中在步骤（a）之后且在步骤（b）之前，在形成于每个器件区域中的电极焊盘之上形成金属层。
5.如以上在4中所述的半导体器件的制造方法，其中利用化学镀（electroless plate）形成金属层。
6.如以上在1到5中的任一项所述的半导体器件的制造方法，其中形成于半导体晶片的主表面的划片区域中的测试焊盘通过第一互连层和第二互连层被电耦接到半导体元件层。
7.如以上在6中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除所有测试焊盘。
8.如以上在6中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除一些测试焊盘。
9.一种半导体器件制造方法，包含以下步骤：（a）制备具有主表面、形成于主表面之上的多个器件区域、形成于器件区域之间的划片区域、和在与主表面相反一侧上的背表面的半导体晶片；（b）在半导体晶片的划片区域中，将第一划片刀片从主表面侧插入半导体晶片中直到半导体晶片的背表面侧并使第一划片刀片沿划片区域移动，由此在半导体晶片的主表面中形成划片槽（或者切削主表面）；（c）在步骤（b）之后，将第二划片刀片从半导体晶片的主表面侧插入划片槽并使第二划片刀片沿划片区域移动，由此将半导体晶片分割成多个半导体芯片；（d）（例如用粘合剂）将在步骤（c）中得到的半导体芯片（或其中之一）放置（固定、安装）于芯片安装衬底（例如引线框架或布线衬底（wiring substrate））的芯片安装部分（例如管芯焊盘（die pad））之上；（e）在步骤（d）之后，将半导体芯片（的多个电极焊盘（electrode pad））（经由多个导电构件（例如键合线））电耦接到芯片安装衬底（的放置于芯片安装衬底的边缘处的多个接合构件（joining member）（例如引线））；以及（f）用树脂密封半导体芯片，其中半导体晶片具有基材层（硅衬底层）、形成于基材层之上的半导体元件层、（由例如铜制成并）形成于半导体元件层之上的第一互连层（低k层）、和（由例如铜制成并）形成于第一互连层之上的第二互连层（非低k层），其中放置在第一互连层中（放置于大量互连之间）的第一绝缘层的介电常数低于形成于半导体元件层中的金属前绝缘层（premetal insulating layer）的和放置于第二互连层中（放置于多个互连之间）的第二绝缘层的每个的介电常数（上述条件可以用下列条件中任一个条件替换：[1]在第一绝缘层中形成的空气间隙的体积大于金属前绝缘层和第二绝缘层的每个中所形成的空气间隙的体积，[2]第一绝缘层比金属前绝缘层和第二绝缘层的每个都更脆弱，[3]第一绝缘层的散热率低于金属前绝缘层和第二绝缘层的每个的散热率），其中第一划片刀片的（在第一划片刀片的厚度方向上截取的）平面形状为圆形，其中第一划片刀片在其圆周部分处的截面形状具有第一面、和具有相对于第一面的第一侧面倾角的第二面，其中在步骤（b）中，使第一划片刀片沿划片区域移动，使得第一互连层（第一互连层的所有切削面）与第一划片刀片的第二面接触。
10.如以上在9中所述的半导体器件的制造方法，其中，在步骤（c）中所要使用的第二划片刀片的在第二划片刀片的厚度方向上截取的平面形状为圆形，其中第二划片刀片在其圆周部分处的截面形状具有第四面和尖端面，其中第四面与尖端面的第三边界点之间的宽度小于要与半导体元件层接触的第一划片刀片的在第二面的部分之间的宽度，并且其中在步骤（c）中，第二划片刀片被插入划片槽中，使得第二划片刀片的一部分到达在步骤（b）之前附着到半导体晶片的背表面的划片胶带。
11.如以上在9或10中所述的半导体器件的制造方法，其中器件区域分别具有矩形平面形状，其中在每个器件区域中沿其侧边形成多个电极焊盘，并且其中在每个器件区域中，在电极焊盘与侧边之间（或者在用于产品的电极焊盘与测试焊盘之间）并且沿着所述侧边形成密封环。
12.如以上在9到11中的任一项所述的半导体器件的制造方法，其中在划片区域中形成绝缘膜（有机膜）以覆盖测试焊盘，并且其中在步骤（a）之后且在步骤（b）之前，在形成于每个器件区域中的电极焊盘之上形成金属层。
13.如以上在12中所述的半导体器件的制造方法，其中利用化学镀形成金属层。
14.如以上在9到13中的任一项所述的半导体器件的制造方法，其中形成于半导体晶片的主表面的划片区域中的测试焊盘通过第一互连层和第二互连层被电耦接到半导体元件层。
15.如以上在14中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除所有测试焊盘。
16.如以上在14中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除一些测试焊盘。
17.一种半导体器件，包括：（a）芯片安装部分；（b）（放置在芯片安装部分的边缘处的）多个接合构件；（c）具有主表面、形成于主表面之上的多个电极焊盘、在与主表面相反一侧上的背表面、以及位于主表面和背表面之间的侧面、并被放置于芯片安装部分之上的半导体芯片；（d）用于将半导体芯片的电极焊盘分别电耦接到接合构件的多个导电构件；以及（e）用于（以暴露接合构件的每个（和芯片安装部分）的一部分的方式）密封半导体芯片（和导电构件）的密封构件，其中半导体芯片具有基材层（硅衬底层）、形成于基材层之上的半导体元件层、（例如由铜制成并）形成于半导体元件层之上的第一互连层（低k层）、和（例如由铜制成并）形成于第一互连层之上的第二互连层（非低k层），其中放置在第一互连层中（放置于多个互连之间的）的第一绝缘层的介电常数低于形成于半导体元件层中的金属前绝缘层和放置在第二互连层中（放置于多个互连之间）的第二绝缘层的每个的介电常数（上述条件可以被用下列条件中的任一个条件替换：[1]在第一绝缘层中形成的空气间隙的体积大于金属前绝缘层和第二绝缘层的每个中所形成的空气间隙的体积，[2]第一绝缘层比金属前绝缘层和第二绝缘层的每个都更脆弱，[3]第一绝缘层的散热率低于金属前绝缘层和第二绝缘层的每个的散热率），并且其中半导体芯片的侧面具有暴露第一互连层的一部分的第一端面、比第一端面更靠近半导体芯片的背表面侧的第二端面、和用于连接第一端面和第二端面的第三端面。
18.如以上在17中所述的半导体器件，其中第二端面被形成于与背表面垂直的方向上，其中第三端面相对于第二端面形成第一端面倾角，并且其中第一端面形成相对于第二端面的比第一端面倾角更小的第二端面倾角。
19.如以上在18中所述的半导体器件，其中第一端面倾角为90°。
20.如以上在17到19中的任一项所述的半导体器件，其中电极焊盘经由第一互连层和第二互连层分别电耦接到半导体元件层。
21.一种半导体器件制造方法，包含如下步骤：（a）制备具有主表面、形成于主表面之上的多个器件区域、形成于器件区域之间的划片区域、和在与主表面相反一侧上的背表面的半导体晶片；（b）在半导体晶片的划片区域中，将第一划片刀片从主表面侧插入半导体晶片中直到半导体晶片的背表面侧并使第一划片刀片沿划片区域移动，由此在半导体晶片的主表面中形成划片槽；（c）在步骤（b）之后，将第二划片刀片从半导体晶片的主表面侧插入划片槽并使第二划片刀片沿划片区域移动，由此将半导体晶片分割成多个半导体芯片；（d）将在步骤（c）中得到的半导体芯片放置于芯片安装衬底的芯片安装部分之上；（e）在步骤（d）之后，将半导体芯片分别电耦接到芯片安装衬底；以及（f）用树脂密封半导体芯片，其中半导体晶片具有基材层、形成于基材层之上的半导体元件层、形成于半导体元件层之上的第一互连层、和形成于第一互连层之上的第二互连层，其中放置在第一互连层中的第一绝缘层的介电常数低于放置于第二互连层中的第二绝缘层的介电常数，其中第一划片刀片具有平面圆形形状，其中第一划片刀片在其边缘部分处的截面形状具有第一侧面、具有相对于第一侧面的第一侧面倾角的第二侧面、和具有大于第一侧面倾角的相对于第一侧面的第二侧面倾角的第三侧面，其中第二侧面与第三侧面的第二边界点之间的宽度小于第一侧面与第二侧面的第一边界点之间的宽度，其中在步骤（b）中，第一划片刀片的第一边界点存在于半导体晶片的主表面的外侧并且第一划片刀片被插入半导体晶片中使得第二边界点越过半导体元件层到达基材层。
22.如以上在21中所述的半导体器件的制造方法，其中，在步骤（c）中所要使用的第二划片刀片的在第二划片刀片的厚度方向上截取的平面形状为圆形，其中第二划片刀片在其圆周部分处的截面形状具有第四侧面和尖端面，其中第四侧面与尖端面的第三边界点之间的宽度小于要与半导体元件层接触的第一划片刀片的在第二面的部分之间的宽度，并且其中在步骤（c）中，第二划片刀片被插入划片槽中，使得第二划片刀片的一部分到达在步骤（b）之前附着到半导体晶片的背表面的划片胶带。
23.如以上在21或22中所述的半导体器件的制造方法，其中器件区域分别具有矩形平面形状，其中在每个器件区域中沿其侧边形成多个电极焊盘，并且其中在每个器件区域中，在电极焊盘与侧边之间并且沿着所述侧边形成密封环。
24.如以上在21到23中的任一项所述的半导体器件的制造方法，其中在划片区域中形成绝缘膜（有机膜）以覆盖测试焊盘，并且其中在步骤（a）之后且在步骤（b）之前，在形成于每个器件区域中的电极焊盘之上形成金属层。
25.如以上在24中所述的半导体器件的制造方法，其中利用化学镀形成金属层。
26.如以上在21到25中任一项所述的半导体器件的制造方法，其中形成于半导体晶片的主表面的划片区域中的测试焊盘通过第一互连层和第二互连层被电耦接到半导体层。
27.如以上在26中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除所有测试焊盘。
28.如以上在26中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除一些测试焊盘。
29.如以上在21到28中所述的半导体器件的制造方法，其中第二侧面倾角为约90°。
30.如21到29中任一项所述的半导体器件的制造方法，其中划片槽具有上部的第一芯片端面和下部的第三芯片端面，并且其中在步骤（c）中，第二划片刀片以使第二划片刀片的侧面不与第一芯片端面接触的方式被插入划片槽中并在其中移动。
31.一种半导体器件制造方法，包含以下步骤：（a）制备具有主表面、形成于主表面之上的多个器件区域、形成于器件区域之间的划片区域、和在与主表面相反一侧上的背表面的半导体晶片；（b）在半导体晶片的划片区域中，将第一划片刀片从主表面侧插入半导体晶片中直到半导体晶片的背表面侧并使第一划片刀片沿划片区域移动，由此在半导体晶片的主表面中形成划片槽；（c）在步骤（b）之后，将第二划片刀片从半导体晶片的主表面侧插入划片槽并使第二划片刀片沿划片区域移动，由此将半导体晶片分割成多个半导体芯片；（d）将在步骤（c）中得到的半导体芯片放置于芯片安装衬底的芯片安装部分之上；（e）在步骤（d）之后，将半导体芯片分别电耦接到芯片安装衬底；以及（f）用树脂密封半导体芯片，其中半导体晶片具有基材层、形成于基材层之上的半导体元件层、形成于半导体元件层之上的第一互连层、和形成于第一互连层之上的第二互连层，其中放置在第一互连层中的第一绝缘层的介电常数低于放置于第二互连层中的第二绝缘层的介电常数，其中第一划片刀片具有圆形平面形状，其中第一划片刀片在其圆周部分处的截面形状具有第一面和具有相对于第一面的第一侧面倾角的第二面，其中在步骤（b）中，第一划片刀片的第一边界点存在于半导体晶片的主表面的外侧并且使第一划片刀片沿划片区域移动使得第二边界点穿过半导体元件层到达基材层，并且第一互连层与第一划片刀片的第二面接触。
32.如以上在31中所述的半导体器件的制造方法，其中，在步骤（c）中所要使用的第二划片刀片的在第二划片刀片的厚度方向上截取的平面形状为圆形，其中第二划片刀片在其圆周部分处的截面形状具有第四面和尖端面，其中第四面与尖端面的第三边界点之间的宽度小于要与半导体元件层接触的第一划片刀片的在第二面的部分之间的宽度，并且其中在步骤（c）中，第二划片刀片被插入划片槽中，使得第二划片刀片的一部分到达在步骤（b）之前附着到半导体晶片的背表面的划片胶带。
33.如以上在31或32中所述的半导体器件的制造方法，其中器件区域分别具有矩形平面形状，其中在每个器件区域中沿其侧边形成多个电极焊盘，并且在电极焊盘与侧边之间形成密封环。
34.如以上在31到33中的任一项所述的半导体器件的制造方法，其中在划片区域中形成绝缘膜（有机膜）以覆盖测试焊盘，并且其中在步骤（a）之后且在步骤（b）之前，在形成于每个器件区域中的电极焊盘之上形成金属层。
35.如以上在34中所述的半导体器件的制造方法，其中利用化学镀形成金属层。
36.如以上在31到35中的任一项所述的半导体器件的制造方法，其中形成于半导体晶片的主表面的划片区域中的测试焊盘通过第一互连层和第二互连层被电耦接到半导体元件层。
37.如以上在36中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除所有测试焊盘。
38.如以上在36中所述的半导体器件的制造方法，其中其中在步骤（b）中，利用第一划片刀片移除一些测试焊盘。
39.如以上在31到38中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为约90°。
40.如31到39中的任一项所述的半导体器件的制造方法，其中划片槽具有上部的第一芯片端面和下部的第三芯片端面，并且其中在步骤（c）中，第二划片刀片以使第二划片刀片的侧面不与第一芯片端面接触的方式被插入划片槽中并在其中移动。
41.一种半导体器件，包括：（a）芯片安装部分；（b）多个接合构件；（c）具有主表面、形成于主表面之上的多个电极焊盘的半导体芯片、在与主表面相反一侧上的背表面、以及位于主表面和背表面之间的侧面、并被放置于芯片安装部分之上的半导体芯片，（d）用于将半导体芯片的电极焊盘分别电耦接到接合构件的多个导电构件；以及（e）用于密封半导体芯片的密封构件，其中半导体芯片具有（c1）基材层、（c2）形成于基材层之上的半导体元件层、（c3）形成于半导体元件层之上的第一互连层、和（c4）形成于第一互连层之上的第二互连层，其中放置在第一互连层中的第一绝缘层的介电常数低于放置于第二互连层中的第二绝缘层的介电常数，并且其中半导体芯片的侧面具有（i）暴露出第一互连层的一部分的第一端面、（ii）比第一端面更靠近半导体芯片的背表面侧的第二端面、和（iii）用于连接第一端面和第二端面的第三端面，其中第二端面实质上垂直于背表面，第三端面相对于第二端面形成第一端面倾角，并且第一端面形成相对于第二端面的比第一端面倾角更小的第二端面倾角。
42.如以上在41中所述的半导体器件，其中第一端面倾角为90°。
43.如以上在41或42中所述的半导体器件，其中电极焊盘经由第一互连层和第二互连层分别电耦接到半导体元件层。
44.如以上在41到43中的任一项所述的半导体器件，其中第二端面倾角为2°或更大但不大于20°。
45.如以上在41到43中的任一项所述的半导体器件，其中第二端面倾角为3°或更大但不大于15°。
46.如以上在41到43中的任一项所述的半导体器件，其中第二端面倾角为4°或更大但不大于10°。
47.如以上在41到46中任一所述的半导体器件，其中第一绝缘层的介电常数为3.0或更小。
48.如以上在41到47中任一所述的半导体器件，其中第二绝缘层的介电常数大于3。
49.如以上在41到48中任一所述的半导体器件，其中第一端面倾角大于20°。
50.如以上在41到49中的任一项所述的半导体器件，其中第一绝缘层的介电常数为3或更小而第二绝缘层的介电常数大于3。
51.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为2°或更大但不大于20°。
52.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为3°或更大但不大于15°。
53.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为4°或更大但不大于10°。
54.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一绝缘层的介电常数为3或更小。
55.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第二绝缘层的介电常数大于3。
56.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一侧面倾角大于20°。
57.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一绝缘层的介电常数为3或更小而第二绝缘层的介电常数大于3。
58.如以上在1到40中的任一项所述的半导体器件的制造方法，其中绝缘膜为有机绝缘膜。
59.如以上在1到40中的任一项所述的半导体器件的制造方法，其中绝缘膜包括聚酰亚胺树脂膜作为其主要成分。
60.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面垂直于第一划片刀片的径向延伸并且具有平坦的尖端面。
61.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面为曲线形。
62.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面为等腰三角形。
63.如以上在1到40中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面为具有倒角顶点（beveled apexes）的等腰三角形。
64.一种半导体器件的制造方法，包含以下步骤：（a）制备具有主表面、形成于主表面之上的多个器件区域、形成于器件区域之间的划片区域、和在与主表面相反一侧上的背表面的半导体晶片；（b）在半导体晶片的划片区域中，将第一划片刀片从主表面侧插入半导体晶片中直到半导体晶片的背表面侧并使第一划片刀片沿划片区域移动，由此在半导体晶片的主表面中形成划片槽；（c）在步骤（b）之后，将第二划片刀片从半导体晶片的主表面侧插入划片槽并使第二划片刀片沿划片区域移动，由此将半导体晶片分割成多个半导体芯片；（d）将在步骤（c）中得到的半导体芯片放置于芯片安装衬底的芯片安装部分之上；（e）在步骤（d）之后，将半导体芯片电耦接到芯片安装衬底；以及（f）用树脂密封半导体芯片，其中半导体晶片具有（i）基材层、（ii）形成于基材层之上的半导体元件层、和（iii）形成于半导体元件层之上的多层互连层，其中第一划片刀片具有圆形平面形状，其中第一划片刀片在其圆周部分处的截面形状具有第一侧面、具有相对于第一侧面的第一侧面倾角的第二侧面、和具有大于第一侧面倾角的相对于第一侧面的第二侧面倾角的第三侧面，其中第二侧面与第三侧面的第二边界点之间的宽度小于第一侧面与第二侧面的第一边界点之间的宽度，并且其中在步骤（b）中，第一划片刀片的第一边界点存在于半导体晶片的主表面的外侧并且第一划片刀片被插入半导体晶片使得第二边界点穿过半导体元件层到达基材层。
65.如以上在64中所述的半导体器件的制造方法，其中，在步骤（c）中所要使用的第二划片刀片的在第二划片刀片的厚度方向上截取的平面形状为圆形，其中第二划片刀片在其圆周部分处的截面形状具有第四侧面和尖端面，其中第四侧面与尖端面的第三边界点之间的宽度小于要与半导体元件层接触的第一划片刀片的在第二侧面的部分之间的宽度，并且其中在步骤（c）中，第二划片刀片被插入划片槽中，使得第二划片刀片的一部分到达在步骤（b）之前附着到半导体晶片的背表面的划片胶带。
66.如以上在64或65中所述的半导体器件的制造方法，其中每个器件区域具有矩形平面形状，其中在每个器件区域中沿其侧边形成多个电极焊盘，并且其中在每个器件区域中，在电极焊盘与侧边之间并且沿着所述侧边形成密封环。
67.如以上在64或65中所述的半导体器件的制造方法，其中在划片区域中形成绝缘膜以覆盖测试焊盘，并且其中在步骤（a）之后且在步骤（b）之前，在形成于每个器件区域中的电极焊盘之上形成金属层。
68.如以上在67中所述的半导体器件的制造方法，其中利用化学镀形成金属层。
69.如以上在64到68中的任一项所述的半导体器件的制造方法，其中形成于半导体晶片的主表面的划片区域中的测试焊盘通过第一互连层和第二互连层被电耦接到半导体元件层。
70.如以上在69中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除所有测试焊盘。
71.如以上在69中所述的半导体器件的制造方法，其中在步骤（b）中，利用第一划片刀片移除一些测试焊盘。
72.如以上在64到71中所述的半导体器件的制造方法，其中第二侧面倾角为约90°。
73.如64到72中的任一项所述的半导体器件的制造方法，其中划片槽具有上部的第一芯片端面和下部的第三芯片端面，并且其中在步骤（c）中，第二划片刀片以使第二划片刀片的侧面不与第一芯片端面接触的方式被插入划片槽中并在其中移动。
74.如以上在64到73中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为2°或更大但不大于20°。
75.如以上在64到73中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为3°或更大但不大于15°。
76.如以上在64到73中的任一项所述的半导体器件的制造方法，其中第二侧面倾角为4°或更大但不大于10°。
77.如以上在64到76中的任一项所述的半导体器件的制造方法，其中第一侧面倾角大于20°。
78.如以上在64到77中的任一项所述的半导体器件的制造方法，其中绝缘膜为有机绝缘膜。
79.如以上在64到77中的任一项所述的半导体器件的制造方法，其中绝缘膜包括聚酰亚胺树脂膜作为其主要成分。
80.如以上在64到79中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面垂直于第一划片刀片的径向延伸并且具有平坦的尖端面。
81.如以上在64到79中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面为曲线形。
82.如以上在64到79中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面为等腰三角形。
83.如以上在64到79中的任一项所述的半导体器件的制造方法，其中第一划片刀片的比第二边界点更靠近尖端的部分在厚度方向上的横截面为具有倒角顶点的等腰三角形。
[本申请中的描述方式、基本术语、及其用法的说明]1.在本发明中，出于方便的需要，实施方案中的说明可以在被划分成多个部分之后进行。除非特别指出，否则所述多个部分并非彼此独立的，而是每个都可以为单个实施例的一部分或者其中一个可以为另一个的部分细节或者另一个的部分或整体的修改例。原则上，不重复说明与前述部分类似的部分。另外，当引用实施方案中的构成要素时，它们不是必要的，除非特别指出、在理论上受数量限制、或者从语境中显而易见不是。
2.关于实施方案说明中的任何材料、任何成分等，术语“由A制成的X”或类似的表述不排除X具有除A之外的要素作为其主要构成成分之一，除非特别指出或者从语境中显而易见不是。
例如，术语“由A制成的X”是指“X具有A作为其主要构成成分”。当然，例如，术语“硅构件”不限于由纯硅制成的构件，而可以是包含SiGe合金、包括硅作为主要成分的其它多元素合金、或添加剂等的构件。
类似地，术语“铜互连”、“铝互连”等不限于纯铜互连、或纯铝互连等，而是指基于铜的互连、或基于铝的互连等。这同样适用于术语“聚酰亚胺膜”、“金镀层”等。
类似地，当然，术语“氧化硅膜”不仅指比较纯的未掺杂二氧化硅膜，还指热氧化膜，诸如FSG（氟硅酸盐玻璃）膜、基于TEOS的氧化硅膜、SiOC（氧碳化硅）膜、掺碳的氧化硅膜、OSG（有机硅酸盐玻璃）膜、PSG（磷硅酸盐玻璃）膜、或者BPSG（硼磷硅酸盐玻璃）膜；CVD氧化膜；涂敷型氧化硅膜，诸如SOG（玻璃上旋涂（spinon glass））膜或者NSC（纳米聚类二氧化硅（nano-clustering silica））膜；通过将孔隙引入到类似构件中所获得的基于氧化硅的低k绝缘膜（多孔绝缘膜）；以及在作为主要构成要素的这种膜与另一个基于硅的绝缘膜之间的复合膜。
3.形状、位置、以及属性等的优选实施例会被说明，然而，当然，形状、位置、以及属性等并不严格限于优选实施例，除非特别指出或者从语境中显而易见地不是。
4.当引用具体的数或量时，数或量可以大于或小于具体的数或量，除非特别指出、理论上受具体的数或量限制、或者从语境中显而易见地不是。
5.术语“晶片”通常是指要在上面形成半导体器件（可以为半导体集成电路器件或者电子器件）的单晶硅晶片。然而，当然，它包括由半导体层与绝缘衬底构成的复合晶片，诸如外延晶片、SOI衬底、或LCD玻璃衬底等。
6.术语“低k绝缘膜”通常可指具有与例如非多孔等离子体TEOS氧化硅膜相比较低的介电常数的绝缘膜。但是，在本发明中，根据半导体领域中的惯例，介电常数为3或更小的绝缘膜被称为“低k绝缘膜”，而介电常数超过3的绝缘膜被称为“非低k绝缘膜”。将介电常数减小到3或更小通常要求在材料成分中包含足够量的碳或者要求将微观尺寸（micro-size）的孔或宏观尺寸（macro-size）的空气间隙（空腔，void）引入材料结构，但这会使材料强度或结构强度退化。因此，在本发明中，FSG（氟硅酸盐玻璃）膜属于非低k绝缘膜（k＝约3.4）。
“低k绝缘膜”的典型示例包括硅/玻璃型CVD绝缘膜，诸如SiOC（碳氧化硅）、掺碳的氧化硅膜、和OSG（有机硅酸盐玻璃）膜；基于SSQ（倍半硅氧烷）的硅/玻璃型涂敷绝缘膜（或者SOG），诸如HSQ（氢倍半硅氧烷）、MSQ（甲基倍半硅氧烷）、和PSQ（苯基倍半硅氧烷）；耐热高分子树脂（包括与硅氧烷等的共聚物），诸如基于聚酰亚胺的有机树脂和BCB（苯并环丁烯）；以及通过将微观尺寸的气孔或宏观空气间隙（空腔）引入上述示例的材料即“非低k绝缘膜”材料中所得到的多孔绝缘膜。这些材料肯定可以用于本发明的实施方案中。
当然，术语“低k互连层”等很少在指互连部分中的绝缘膜的整个部分是由低k绝缘膜制成的，它是指绝缘膜的主要部分（层间绝缘膜、层内绝缘膜）是由低k绝缘膜制成的。应注意的是，互连层的主要的绝缘膜可以被简称为“层间绝缘膜”而并不区分是层间还是层内绝缘膜。
多层互连层是由低k互连层和/或非低k互连层组成的，并且低k互连层和非低k互连层的每个通常包括多个互连层（通常为约两层到十层）。
7.术语“环形（圆环形）”不仅指几何上的圆或者圆环，根据实际情况，还可以指包括矩形环或者其它的环形。另外，并不总限于严格意义上的闭合的环。
另外，术语“轮毂形（hub-shaped）划片刀片”在严格意义上不是指圆盘形的而是指圆环形的。当提及划片刀片的边缘或者圆周部分时，只使用术语“圆形”以确保简明。
[实施方案的细节]下面更具体地说明实施方案。在所有附图中，相同或者相似的构件将用相同或者相似的符号或者参考数字标识，并且原则上省略重复说明。
1.关于本发明的每个实施方案（主要从图25到图29）的概要的说明。
近些年来，由于不断缩小的半导体工艺，互连设计规则或者互连层的厚度越来越小。为了满足这种趋势，低k材料被用作多层互连中的绝缘层的材料。
然而，低k材料的强度低。如图27和28所示，当它们被用直刀片切削时，刀片和晶片之间的接触区域变大，并且在此接触表面产生切削应力。因此，在低强度的低k材料中易于产生裂纹。从图27和28中易见，当晶片1被从器件表面侧1a（与背表面1b相反的表面）用直刀片51b切削时，晶片与刀片的尖端部分之间的接触区域114大。这可能引起半导体器件在可靠性上的退化。
本发明的发明人因此研究并发现了该裂纹问题可以通过采用分步切削操作来抑制，即，首先在晶片表面上用锥形刀片（第一刀片）形成划片槽，然后用比锥形刀片的刀片厚度小的直刀片（第二刀片）进行完全切削。然而，如图29所示，使用现有的在径向上具有60°到90°的横截面顶角（就锥面与晶片的主表面之间的倾角而言为30°到45°）的宽角度锥形刀片（第一刀片）使得能够减少在晶片与刀片的尖端部分之间的接触区域114，但是（除了尖端部分长度短之外还）增加了尖端部分的磨损频率，导致更换频率增加这类问题。
在本发明的一种实施方案中，在晶片的划片步骤中，首先，用具有70°或更大但不大于88°的倾角余角（约4°到40°的横截面顶角，就倾角而言指从约2°到20°）的窄角度锥形刀片从晶片的器件表面侧形成到达半导体衬底的切削槽，然后，用宽度小于该切削槽宽度的直刀片完全切削上述槽的底部。这使得能够延长刀片寿命，因为锥形刀片的锥形部分的宽度可以被做得较大。
然而，窄角度锥形划片刀片的缺点在于当划片刀片的尖端部分窄时，它磨损很快，这使得难以控制刀片的高度。该问题可以通过使用如稍后将在第2节中说明的具有两级锥形（包括移除了尖端部分的形状）的第一划片刀片来克服。使用这种刀片无论倾角范围如何都是有效的。然而，将其与小角度锥形刀片组合使用更加有效，因为可以增加尖端部分的长度。其要点稍后将进行说明。
图25（与图26（a）所示的划片刀片的圆周部分R4的Y-Y’截面相对应）为在根据本发明的一种实施方案所述的半导体器件的制造方法中的两步划片工艺的第一切削步骤中所要使用的锥形划片刀片51a的圆周部分在径向上的截面图（包括片状构件，诸如要划片的半导体晶片）。图26（a）和26（b）（26（a）为整体示意性截面图而26（b）为图26（a）所示的划片刀片的圆周部分R4的C-C’截面图）为工艺视图，用于说明使用在根据本发明的一种实施方案所述的半导体器件制造方法中的两步划片工艺的第一切削步骤中所要使用的锥形划片刀片51a来形成槽的原理。如图25或图26所示，划片刀片由具有平坦的第一侧面104（内环侧面的倾角余角θ1为例如90°）的平坦的内环部分101、位于内环部分之下并具有倾斜的第二侧面105（外环侧面的倾角的余角θ2为例如83°，这意味着外环侧面的倾角Θ2为7°）的外环部分102、以及位于外环部分之下并具有倾斜的第三侧面106（外沿侧面的倾角的余角θ3为例如45°，意味着外沿侧面的倾角Θ3为45°）的外缘部分103组成。在该图中，作为从平坦的第一侧面104到倾斜的第二侧面105的过渡点的第一边界点P与P’之间的距离被指定为第一边界点宽度T1，而作为从第二侧面105到第三侧面106的过渡点的第二边界点Q与Q’之间的距离被指定为第二边界点宽度T2。
从图25可见，具有如QVQ’的尖端部分的单级锥形刀片在其尖端部分处窄，使得在切削期间刀片磨损严重并且刀片边缘的高度变化是不可避免的。另一方面，以实线表示的两级锥形划片刀片51a具有较宽的尖端部分（外沿部分103和尖端附近的外环部分102的一部分）使得可以抑制划片刀片的磨损。其结果，无需频繁地调整刀片高度或者刀片高度能够易于调整。当使用窄角度锥形刀片时，由于P和Q之间较大的宽度，可以使得其寿命相当长，即使外布边缘部分103因磨损而消失，尖端附近的外环部分102的一部分也会变成新的外部边缘部分103。
另外，如图25所示，只有锥形划片刀片51a的切削部分111（从晶片的切削面112插入到晶片内的部分）的外环侧面105（第二侧面）与较脆弱的低k互连层8（第一互连层）接触。另外，在图26（a）和26（b）的在产生碎片（chipping）最频繁的靠近刀片的退刀点（escapepoint）62的截面中，在划片槽21的侧壁表面与锥形划片刀片51a的外环侧面105（第二侧面）之间有空间，因为刀片是锥形的。这种结构使得能够大大抑制碎片的产生。该效果与是否存在低k互连层8无关，但是当存在低k互连层8时是显著的。
如稍后基于图8等中将说明的那样，在第二步骤中，刀片厚度小于第二边界点宽度T2的小宽度直刀片51b（第二划片刀片）进入到在第一步骤中所形成的划片槽21的位于一对第二边界点Q和Q’之间的一部分中，使得直刀片51b的侧面不与低k互连层8（第一互连层）的暴露的表面相接触。这也大大抑制了破裂的产生。碎片（裂纹）很难发生，除非划片刀片与脆弱的低k互连层8接触，因此只需要第二划片刀片51b的宽度T3至少小于要与半导体元件层14相接触的第一划片刀片（锥形划片刀片）的第二侧面（或者第二面）的一部分的宽度T4（或者相应部分的划片刀片的厚度）。然而，还是有担忧，因为在划片步骤中，用旋转划片刀片来切削半导体晶片1，旋转操作和与半导体晶片1的接触应力可能引起切削位置的不对准。考虑到这种不对准，如上所述优选地，第二划片刀片51b的宽度T3小于第二边界点之间的宽度T2。
2.下面说明根据本发明的一种实施方案所述的半导体晶片制造方法中的划片工艺（主要地，从图1（a）到图10）。
首先，在本节中，说明用于划片的准备步骤。如图1（a）到1（c）（特别地，图1（a））所述，必须制备几乎已经完成了它的晶片阶段的半导体晶片1。晶片1为，例如，具有约300Ф的直径（可以为200Ф或450Ф）的p型单晶硅衬底1p，并且，在其器件表面（主表面）1a上，具有许多芯片区域2。这些芯片区域中的两个R1如图1（a）到图1（c）（具体地，图1（b）和表示了其X-X’截面的图1（c））所示。器件表面1a（与背表面1b相对的表面）除了诸如焊盘开口（pad opening）和划片区域（scribe region）的部分之外的大部分由最终钝化膜3（例如，下部的无机绝缘膜和上部的感光聚酰亚胺有机树脂膜）所覆盖。与这些开口对应地形成产品区域2的电极焊盘4（键合焊盘（bonding pad））和划片区域6的测试电极焊盘5。在产品区域2的边缘附近，密封环18被环绕放置。这些电极焊盘通常被形成为铝（或者可以为铜）互连层或者焊盘层。晶片1在其衬底区域之上具有多层互连层10，所述多层互连层10有使用例如SiOC膜（k＝约2.6）等作为层间绝缘膜8i（第一绝缘膜）的下部的低k互连层8（第一互连层）、和使用例如等离子体TEOS氧化硅膜（k＝约4.1）作为层间绝缘膜7i（第二绝缘膜）的上部的非低k绝缘层7（第二互连层）。每个互连层都由铜型（也可以为银型）的镶嵌互连或者传统的铝型（也可以包括钨插塞等）的互连或者它们的组合构成。在本实施方案中，电极焊盘4其具有矩形平面形状（在本实施方案中为正方形平面形状），并沿着产品区域2的每条侧边放置；但是它们可以在产品区域2中被放置成（多个）行，并可以在产品区域2的中央部沿着产品区域2的一条侧边放置；或者可以集中于产品区域2的一条侧边上。
接下来，如图2所示，晶片1的背表面1b被附着到划片胶带11上然后固定到划片架（dicing frame）等上。芯片周围和芯片之间的区域R2的细节接下来将结合图3进行具体说明。如图3所示，晶片1在其基材层1p上具有半导体元件层14（包括阱、硅衬底表面、栅电极、和金属前层等）。在密封环之间的区域L1中，划线区域6被设置在一对碎片余裕区域（chipping margin region）17之间。划线区域6在其内部具有TEG测试焊盘开口15。多层互连层10中的互连构成密封环18和TEG测试互连部分19。在本实施方案中，晶片1的背表面1b在半导体晶片1的制备之后被附着到划片胶带11上，但是在附着到划片胶带11上之前，可以在半导体晶片1的器件表面（主表面）1a上形成重布线层（redistribution layer）以改变电极焊盘4的位置。
接下来，结合图4（a）到4（c）对作为第一切削步骤的使用锥形刀片51a的切削步骤进行说明。如图4（a）到4（c）所示，晶片在X和Y的每个方向上沿着划片线（划线区域连接起来的直线型区域）被切削（作为两步切削的第一步骤的半切削）以在晶片1的器件表面1a的侧边形成划片槽21a。截面的细节将基于图5进行说明。锥形划片刀片51a（第一划片刀片）在其圆周部分处的截面结构关于厚度方向上的中心线大致成线对称。它具有这样的结构：从旋转中心开始，配备有平坦的内环部分101、具有倾斜的侧面的外环部分102、以及具有更倾斜的侧面的外缘部分103等。一对这种两个斜度改变点（拐点）分别被称为第一边界点P和P’（在平坦的内环部分101和外环部分102之间）和第二边界点Q和Q’（在外环部分102和外沿部分103之间）。第一边界点P和P’之间的距离被称为第一边界点宽度T1，而第二边界点Q和Q’之间的距离被称为第二边界点宽度T2。显然它们之间有下列关系：T1>T2。图5的用锥形划片刀片51a的切削结果如图6所示。
如图6所示，与两级锥形相应地，划片槽21a具有陡峭的第一芯片端面205（槽的侧面）、较缓的第三芯片端面206（槽的底面）等。
接下来将结合图7（a）到7（c）对作为用直刀片51b进行划片的第二步骤地切削步骤进行说明。如图7（a）到7（c）所示，晶片在X和Y的每个方向上沿着划片槽21a被切削（作为两步切削的第二步骤的切削），晶片1的器件表面1a上的划片槽21a延伸到附着于背表面1b的划片胶带11内。接下来将结合图8具体说明截面。如图8所示，直刀片51b的厚度T3（第三边界点S与S’之间的距离，即第三边界点宽度T3）小于锥形划片刀片51a的第二边界点宽度T2，使得直刀片51b只切削划片槽21a的第三芯片端面206。在该区域中不存在小型的器件结构，因此可以进行划片而不会损伤器件。另外，该部分由单晶硅制成并因此比较硬而且坚固，使得碎片的发生频率低。在该实施例中，直刀片51b具有平坦的尖端面（tip face）110作为其尖端部分。尖端部分本来不必具有平坦表面，但是这种平坦表面能够被容易地制造。因此，它可以具有与锥形划片刀片51a相似的形状（参考图21（a）到21（e））。重要的是上述的这两个刀片之间的相对的厚度关系。使用直刀片51b的切削结果如图9所示。
如图9所示，第二划片槽21b是新近形成的，并且因此，形成了芯片2的垂直面207（第二芯片端面）。除此以外，芯片侧壁部分209还由陡峭的第一芯片端面205（槽侧面）、以及较缓的第三芯片端面206（槽底面）等组成。
如图10所示，然后剥离划片胶带11，由此出现大量独立的芯片2。实际上，从划片胶带11上拾取芯片2，然后执行下述第3节所述的管芯键合。
3.关于本发明的每个实施方案所述的半导体器件的制造方法中的组装工艺（assembly process）等（主要地，从图11（a）到图16）的说明。
在本节中，将说明每节所述的划片步骤后的组装工艺的一个实例。
首先，芯片安装衬底31（只表示了单元器件区域）如图11（a）和11（b）（图11（a）表示了上表面，而图11（b）表示了A-A’截面）所示。该图表示了引线框架的示例，但是可以使用有机多层互连衬底或者其它的互连衬底来代替。如图11（a）和11（b）所示，芯片安装衬底31在其中央部分处具有管芯焊盘部分32（芯片安装部分）。管芯焊盘部分32由悬挂引线（suspending lead）33在四个方向上固定。许多的外部引线部分34（接合构件）在管芯焊盘部分32的外侧周边处延伸。
然后，处于如图9所示状态下的芯片2被拾取并如图12（a）和12（b）所示那样被管芯键合到管芯焊盘部分32上。然后，如图13（a）和13（b）所示，利用键合线35（导电构件），对外部引线部分34和芯片2的上表面上的电极焊盘4进行例如球－楔键合。
图14为图13（a）和13（b）的芯片端部R3的放大视图。如图14所示，第一芯片端面205相对于垂直面207以第二端面倾角Σ2倾斜。第三芯片端面206相对于垂直面207以大于第二端面倾角Σ2的第一端面倾角Σ1倾斜。
然后，如图15（a）和15（b）所示，引线框架31被彼此分离并且每个都成为树脂密封部分36（单个的器件）。最终的器件具有如图16所示的截面形状。
4.关于在本发明的每个实施方案所述的半导体器件的制造方法中使用的划片装置等的说明（主要地，图17（a）到图18）。
在本节中，说明在每个实施例中都要使用的划片装置等。如图17（a）和17（b）所示，划片装置具有吸附台（suction table）54（晶片载台），而由划片胶带粘附并固定到环形架55上的晶片1被真空吸附到吸附台上。在此状态下，利用刀片夹持部分52，将划片刀片51附着到由主轴夹持部分56支持的主轴57的末端部分58，并且以高速旋转以实施切削。此时，载台54通常在水平方向上移动以实行切削从而形成划片槽21。在切削期间，从冷却水供给臂状喷嘴59、纯水喷雾器（spray）60、或纯水喷淋器（shower）61等供给用于冷却或清洗的纯水或者冷却液。在本发明中，术语“刀片在径向上的截面”（或者简称，刀片的截面形状）是指图17（a）的Y-Y’截面，除非特别指出。
图17（a）和17（b）所示的刀片为组装型。现在流行使用的轮毂型刀片如图18所示。在该轮毂型刀片中，刀片夹持部分52在其中心部分处具有主轴附着部分53，而划片刀片51被集成为一体。在此情况下，划片刀片51自身不是圆盘型而是圆环形。
每个构件都具有标准尺寸，如本图中所示。当然，也可以使用具有其它尺寸的构件。
5.关于本发明的另一个实施方案所述的半导体器件的制造方法中的划片工艺（修改例1：“锥形薄刀片系统”）等的说明（主要地，图19）。
在本实施例中，在第2节的第一步骤中，只有一些TEG测试焊盘5（测试焊盘或者电极焊盘）被切削和移除。图19为截面图，其中第2节的图5和图8相互重叠。在本例中，与图5相反，非器件区域6（划片区域（scribe region或dicing region））大于锥形划片刀片的平坦的内环部分的厚度T1（第一边界点宽度）。
在现有的划片步骤中，几乎所有的TEG测试焊盘5被移除以防止测试技巧（test know-how）的泄露或者防止在后续步骤中产生灰尘。然而，这容易使划片区域扩大。划片区域的扩大导致可用数量的大幅度减少，因此必须尽可能避免这种情况。在SIP（系统级封装）型产品中，划片区域的尺寸经常事先被设为较小值以便于设计。另外，考虑到它的预期用途，难以使碎片余裕变窄。为了满足上述目标，最好的方法是如本发明的另一个实施例那样移除所有的TEG测试焊盘5，但是如果不能的话，那么如本实施例中那样减小第一步骤刀片的厚度是有效的。
当如本实施方案那样只有主要的TEG测试焊盘5被移除时，能够减小划片区域的宽度，因为它们能利用小宽度的刀片（用于第一切削的刀片）而被移除。因为主要的TEG测试焊盘5被移除，所以这样的系统对于防止测试技巧的泄露和抑制后续步骤中的灰尘的产生也是有效的。
6.关于本发明的又一个实施方案所述的半导体器件的制造方法中的划片工艺（修改例2：“聚酰亚胺涂敷系统”）等的说明（主要地，图20）。
本实例是第2节和第5节所述的器件结构的修改例。在诸如晶片级封装的具有重布线结构的器件或者具有凸起电极（bump electrode）的器件中，需要在下部的最终钝化膜3之上形成上部的最终钝化膜12（例如感光聚酰亚胺型有机树脂膜）的图案，然后通过电镀或化学镀将镀敷层（金属层）形成于产品区中的电极焊盘4之上（倾向于使用化学镀金等）。然而，在所述镀敷中，在划片区域中的电极焊盘5之上也不必要地形成了镀敷层，或者电极焊盘5被用于预处理的酸所腐蚀。为了防止这种问题，经常用与上部的最终钝化膜12形成于相同的层中的有机保护膜诸如聚酰亚胺膜来覆盖划片区域的电极焊盘5。然而，当这种有机树脂膜和硬质的硅构件同时被机械划片时，可能对旋转刀片施加额外的负担，导致频繁地产生碎片（在没有低k互连层8的情况下也一样）。
在此情况下，如第1节或第5节所述的划片方法是有效的。如结合图26（a）和26（b）所述那样，即使由于额外的负担，刀片发生轻微的不对准，它对划片槽侧壁的影响也可以被抑制，因为在最容易发生碎片的退刀点附近，划片槽的侧壁和刀片的侧面之间有空间。
7.关于可用于本发明的每个实施方案所述的半导体器件的制造方法中所要使用的划片装置中的划片刀片的截面结构的说明（主要地，从图21（a）到图24（b）。
在以上各节中，主要详细说明了要用于第一步骤的具有两级锥形的锥形划片刀片。在本节中，另一方面，将具体说明刀片圆周部分R4（图18）的截面形状的变化。
如图21（a）到21（e）所示，本发明的每个实施方案中的刀片圆周部分R4（图18）的截面形状在形态上可以粗略地划分为五种类型。图21（a）所示的刀片具有第2节中所述的基本截面形状，其中平坦的内环部分101（对应于内环部分侧面104或第一侧面）在其下方具有梯形的外环部分102（对应于外环侧面105或第二侧面），并且，在外环部分之下，具有等腰三角形的外缘部分103（对应于外缘侧面106或第三侧面）。图21（b）所示的刀片（无尖端型）具有与图21（a）的刀片类似的截面形状，除了等腰三角形的外缘部分103被用平坦的尖端面108替代以外。其它的刀片的每个都具有与基本形状类似的截面形状，除了等腰三角形的外缘部分103被修改以外。图21（c）为截面形状，具有平缓曲线而非等腰三角形（弧形尖端型）；图21（d）为截面形状，其中靠近等腰三角形顶点的部分被线性地倒角（外端倒角部分107）；图21（e）为截面形状，其中靠近等腰三角形的部分被球形地倒角（外端倒角部分107）。
关于由本发明的发明人在各种条件下制造和评价的每个实施方案的试验刀片，下面结合图22（a）到24（b）说明刀片圆周部分R4的截面形状的角度和尺寸的优选的范围。在这些图中，尺寸用单位mm表示，而角度用单位°表示。在这些图中，每个图中的（a）图表示倾角的最优的最大余角（在通常条件下实际可用的倾角的最大余角）和外环部分的最优的最大宽度。每个图中的（b）图表示倾角的最优的最小余角（在通常条件下实际可用的倾角的最小余角）和外环部分的最优的最小宽度。图23（a）和23（b）中的顶点处的内角优选地为50°到180°（与图22（a）和22（b）中的相等）。因此能够给出75°到87°的实例作为通常条件下外环部分侧面的倾角的余角的实际范围。这意味着就外环部分侧面的倾角Θ2（第一侧面倾角）而言为3°到15°。在允许足够机械精度的情况下，能够给出70°到88°的实例作为通常条件下外环部分侧面的倾角Θ2的余角的实际范围。这意味着就外环部分侧面的倾角Θ2（第一侧面倾角）而言为2°到20°。在特别地要求可靠性的情况下，能够给出80°到86°的实例作为通常条件下外环部分侧面的倾角Θ2的余角的实际范围。这意味着就外环部分侧面的倾角Θ2（第一侧面倾角）而言为4°到10°。
8.概述
以上详细说明了本发明的发明人提出的发明。然而，应记住，本发明不受此限制，而是能够在不偏离本发明范围的情况下被改变。
例如，在以上的实施方案中，以传统的要在背表面研磨之后进行的划片步骤为前提进行了具体说明。然而本发明并不受此限制，并且当然地，本发明可以被应用先于背表面研磨进行划片的DBG（研磨前划片）。在此情况下，利用第二切削进行半切削而不是完全切削。
在以上实施方案中，发明被用于使用基于铝的传统互连或者基于铜的镶嵌互连的互连结构。当然，本发明不仅可以被应用于这些情况，还可以应用于使用基于银的镶嵌互连或者其它类型的互连结构。

Claims (4)

1.一种半导体器件，包括：
（a）芯片安装部分；
（b）多个接合构件；
（c）半导体芯片，其具有主表面、多个形成于所述主表面上的电极焊盘、与所述主表面相对的背表面、以及在所述主表面和所述背表面之间的侧面，并且安装于所述芯片安装部分上；
（d）多个导电构件，用于将所述半导体芯片的所述电极焊盘分别电耦接到所述接合构件；以及
（e）密封所述半导体芯片的密封构件，
其中，所述半导体芯片具有基材层、形成于基材层之上的半导体元件层、形成于半导体元件层之上的第一互连层、和形成于第一互连层之上的第二互连层，
放置在第一互连层中的第一绝缘层的介电常数低于形成于半导体元件层中的金属前绝缘层和放置于第二互连层中的第二绝缘层的每一个的介电常数，
所述半导体芯片的侧面具有暴露第一互连层的一部分的第一端面、比第一端面更靠近所述半导体芯片的背表面侧的第二端面、和第一端面和第二端面之间的第三端面，
由第一端面相对于所述背表面形成的第一倾角小于由第二端面相对于所述背表面形成的第二倾角，且大于由第三端面相对于所述背表面形成的第三倾角。
2.如权利要求1所述的半导体器件，其中第二端面被形成于与所述背表面垂直的方向上。
3.如权利要求2所述的半导体器件，其中第二倾角为90°。
4.权利要求3所述的半导体器件，其中所述电极焊盘经由第一互连层和第二互连层分别电耦接到所述半导体元件层。
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