JPH04130643A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04130643A JPH04130643A JP25231590A JP25231590A JPH04130643A JP H04130643 A JPH04130643 A JP H04130643A JP 25231590 A JP25231590 A JP 25231590A JP 25231590 A JP25231590 A JP 25231590A JP H04130643 A JPH04130643 A JP H04130643A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- semiconductor device
- prober
- bonding pad
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 21
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関するものである。
（従来の技術〕
従来の半導体装置の配線取り出し用金属パッドにおいて
は、まず良品と不良品とを判別するためにウェハ状態で
測定するプローバテストを実施し、ダイシングを終了し
た後に良品チップを取り出し、プローバテストを実施す
るのに使用した金属パッドにボンディングを施してパッ
ケージング作業を行っていた。
は、まず良品と不良品とを判別するためにウェハ状態で
測定するプローバテストを実施し、ダイシングを終了し
た後に良品チップを取り出し、プローバテストを実施す
るのに使用した金属パッドにボンディングを施してパッ
ケージング作業を行っていた。
以下、従来の半導体装置について第３図を参照しながら
説明する。
説明する。
第３図は従来の半導体装置の平面図である。第３図にお
いて、３１はシリコン半導体基板上に形成された装置の
内部領域、３２．３３はスクライブ領域、３４はプロー
バテスト兼ボンディング用アルミ−１ｗｔ％シリコン金
属パッドである。
いて、３１はシリコン半導体基板上に形成された装置の
内部領域、３２．３３はスクライブ領域、３４はプロー
バテスト兼ボンディング用アルミ−１ｗｔ％シリコン金
属パッドである。
このように構成される半導体装置の製造方法について簡
単に説明する。
単に説明する。
まず、シリコン半導体基板上に半導体装置の基本となる
例えばＭＯＳ）ランジスタ回路を形成して、半導体装置
の内部領域３１を形成する。
例えばＭＯＳ）ランジスタ回路を形成して、半導体装置
の内部領域３１を形成する。
その後、内部領域３１における配線としてアルミ−１ｗ
ｔ％シリコン金属を形成するのと同時に、配線取り出し
用パッドであるプローバテスト兼ボンディング用アルミ
−１ｗｔ％シリコン金属パッド３４を形成していた。
ｔ％シリコン金属を形成するのと同時に、配線取り出し
用パッドであるプローバテスト兼ボンディング用アルミ
−１ｗｔ％シリコン金属パッド３４を形成していた。
しかしながら上記従来の構成によれば、金属パッド３４
をウェハ状態て測定するプローバテスト用とボンディン
グ用とに兼用していたため、ブローμで金属パッド３４
表面を傷めた後に、その上からボンディング作業を実施
していた。このため、ボンディングワイヤと金属パッド
３４との密着強度か不足したり、あるいは密着強度のば
らつきが大きくなり、組立後の検査で合格しても市場に
おいて不良となる可能性が大きく、信頼性の低下を招い
ていた。さらに、従来プローバテストは、針圧の不足や
プログラムのミス等によって再検査する場合に、金属パ
ッド３４の損傷がボンディング工程に及ぼす影響を考え
て、同一の金属バット′３４に一度ないし数度しかブロ
ーμを当てることができなかったため、十分なテストが
実施できなかったことも信頼性の低下を招く原因となっ
ている。
をウェハ状態て測定するプローバテスト用とボンディン
グ用とに兼用していたため、ブローμで金属パッド３４
表面を傷めた後に、その上からボンディング作業を実施
していた。このため、ボンディングワイヤと金属パッド
３４との密着強度か不足したり、あるいは密着強度のば
らつきが大きくなり、組立後の検査で合格しても市場に
おいて不良となる可能性が大きく、信頼性の低下を招い
ていた。さらに、従来プローバテストは、針圧の不足や
プログラムのミス等によって再検査する場合に、金属パ
ッド３４の損傷がボンディング工程に及ぼす影響を考え
て、同一の金属バット′３４に一度ないし数度しかブロ
ーμを当てることができなかったため、十分なテストが
実施できなかったことも信頼性の低下を招く原因となっ
ている。
また、最近では高密度な実装技術であるバンブ技術を用
いた組立方法も使用されているか、ボンディングと同様
、配線取り出し用の金属パッド表面とバンブ材の密着強
度が問題となっている。
いた組立方法も使用されているか、ボンディングと同様
、配線取り出し用の金属パッド表面とバンブ材の密着強
度が問題となっている。
この発明の目的は、組立後の信頼性の低下を防止できる
半導体装置を提供することである。
半導体装置を提供することである。
請求項（１）記載の半導体装置は、半導体チップ領域上
に形成したボンディング用パッドと、このボンディング
用パッドに連続形成したプローバテスト用パッドとを備
えている。
に形成したボンディング用パッドと、このボンディング
用パッドに連続形成したプローバテスト用パッドとを備
えている。
請求項（２）記載の半導体装置は、請求項（１）記載の
半導体装置において、スクライブ領域内の半導体チップ
領域に接した部分に溝を形成し、スクライブ領域上にプ
ローバテスト用パッドを形成している。
半導体装置において、スクライブ領域内の半導体チップ
領域に接した部分に溝を形成し、スクライブ領域上にプ
ローバテスト用パッドを形成している。
請求項（１）記載の構成によれば、ボンディング用パッ
ドとプローバテスト用パッドとを別々に設けることによ
り、プローバテストによるホンディング用パッドの損傷
を避けることができる。
ドとプローバテスト用パッドとを別々に設けることによ
り、プローバテストによるホンディング用パッドの損傷
を避けることができる。
請求項（２）記載の半導体装置は、ボンディング用パッ
ドとは別に、溝を形成したスクライブ領域上にプローバ
テスト用パッドを形成することにより、プローバテスト
によるボンディング用パッドの損傷を避けることができ
るとともに、半導体チップ領域とスクライブ領域との分
離を容易に行うことができる。
ドとは別に、溝を形成したスクライブ領域上にプローバ
テスト用パッドを形成することにより、プローバテスト
によるボンディング用パッドの損傷を避けることができ
るとともに、半導体チップ領域とスクライブ領域との分
離を容易に行うことができる。
〔実施例］
第１の実施例
この発明の第１の実施例について第１図を参照しながら
説明する。
説明する。
第１図（ａ）は第１の実施例の半導体装置の平面図であ
り、第１図（ｂ）は第１図（ａ）のＡ−Ａ’間の断面図
である。第１図（ａ）、 （ｂ）において、１）はシリ
コン半導体基板上に形成された装置の内部領域、１２．
１３はスクライブ領域、１４はアルミ−１ｗｔ％シリコ
ン金属よりなるボンディング用パッド、１５はアルミ−
１ｗｔ％シリコン金属よりなるプローバテスト用パッド
、１６はＳｉＯ□表面保護膜、１７はシリコン半導体基
板、１８はシリコン半導体基板１７とパッド１４．１５
とを分離するための５ｔ０２絶縁層、１９は半導体チッ
プ領域である。
り、第１図（ｂ）は第１図（ａ）のＡ−Ａ’間の断面図
である。第１図（ａ）、 （ｂ）において、１）はシリ
コン半導体基板上に形成された装置の内部領域、１２．
１３はスクライブ領域、１４はアルミ−１ｗｔ％シリコ
ン金属よりなるボンディング用パッド、１５はアルミ−
１ｗｔ％シリコン金属よりなるプローバテスト用パッド
、１６はＳｉＯ□表面保護膜、１７はシリコン半導体基
板、１８はシリコン半導体基板１７とパッド１４．１５
とを分離するための５ｔ０２絶縁層、１９は半導体チッ
プ領域である。
このように構成される半導体装置の製造方法について簡
単に説明する。
単に説明する。
まず、シリコン半導体基板上に半導体装置の基本となる
例えばＭＯＳトランジスタ回路を形成して、半導体装置
の内部領域１）を形成する。
例えばＭＯＳトランジスタ回路を形成して、半導体装置
の内部領域１）を形成する。
その後、内部領域１）における配線としてアルミ−１ｗ
ｔ％シリコン金属を形成するのと同時に、アルミ−１ｗ
ｔ％シリコン金属よりなるプローバテスト用パッド１５
およびボンディング用パッド１４を形成する。
ｔ％シリコン金属を形成するのと同時に、アルミ−１ｗ
ｔ％シリコン金属よりなるプローバテスト用パッド１５
およびボンディング用パッド１４を形成する。
なお、プローバテスト用パッド１５は、必ずしもスクラ
イブ領域１２．１３内に形成する必要はなく、半導体チ
ップ領域１９内に形成してもよい。
イブ領域１２．１３内に形成する必要はなく、半導体チ
ップ領域１９内に形成してもよい。
このように、ボンディング用パッド１４とは別にプロー
バテスト用パッド１５を設けることにより、従来のよう
なプローバテストに起因するボンディング用パッドの損
傷を避けることができるため、必要な針圧にて何度でも
プローバテストを実施することができ、量産だけでなく
、解析を実施する場合においても、ブローμの接触ミス
なのか、内部回路が不良なのかを２個以上のパッドがあ
れば簡単に判別できる。
バテスト用パッド１５を設けることにより、従来のよう
なプローバテストに起因するボンディング用パッドの損
傷を避けることができるため、必要な針圧にて何度でも
プローバテストを実施することができ、量産だけでなく
、解析を実施する場合においても、ブローμの接触ミス
なのか、内部回路が不良なのかを２個以上のパッドがあ
れば簡単に判別できる。
第２の実施例
この発明の第２の実施例について第２図を参照しながら
説明する。
説明する。
第２図はこの発明の第２の実施例の半導体装置の工程断
面図である。第２図において、２１はシリコン半導体基
板、２２はシリコン半導体基板２１とアルミ−１ｗｔ％
シリコン金属２３とを分離するための５ｉｎｓ絶縁膜、
２４はＳｉＯ□表面保護膜、２５は段差構造を有するス
クライブ領域、２６はポリイミド樹脂、２７はホンディ
ング用パッド開口部、２８はプローバテスト用パッド開
口部、２９は半導体チップ領域、３０は溝である。
面図である。第２図において、２１はシリコン半導体基
板、２２はシリコン半導体基板２１とアルミ−１ｗｔ％
シリコン金属２３とを分離するための５ｉｎｓ絶縁膜、
２４はＳｉＯ□表面保護膜、２５は段差構造を有するス
クライブ領域、２６はポリイミド樹脂、２７はホンディ
ング用パッド開口部、２８はプローバテスト用パッド開
口部、２９は半導体チップ領域、３０は溝である。
この半導体装置は、段差構造を形成したスクライブ領域
２５上にプローバテスト用パッド開口部２８を設けてい
る。
２５上にプローバテスト用パッド開口部２８を設けてい
る。
このように構成される半導体装置の製造方法について簡
単に説明する。
単に説明する。
まず、第２図（ａ）に示すように、スクライブ領域２５
の端部に約＋００＝クロンの深さを有する溝３０をフォ
ト・エツチングにより形成する。
の端部に約＋００＝クロンの深さを有する溝３０をフォ
ト・エツチングにより形成する。
つぎに、第２図（ｂｌに示すように、溝３０をポリイミ
ド樹脂２６のように硬度の低い材料で埋めた後、アルミ
−１ｗｔ％シリコン金属２３を蒸着あるいはスパッタ装
置にて被着させる。
ド樹脂２６のように硬度の低い材料で埋めた後、アルミ
−１ｗｔ％シリコン金属２３を蒸着あるいはスパッタ装
置にて被着させる。
その後、第２図（Ｃ）に示すように、５１０３表面保護
膜２４を形成した後、スクライブ領域２５内にプローバ
テスト用パッド開口部２８を設け、半導体チップ領域２
９上にボンディング用バ・ノド開口部２７を設ける。
膜２４を形成した後、スクライブ領域２５内にプローバ
テスト用パッド開口部２８を設け、半導体チップ領域２
９上にボンディング用バ・ノド開口部２７を設ける。
そして、第２図（ｄ）に示すように、組立時に不要とな
るプローバテスト用パッド開口部２８を含むスクライブ
領域２５を切り離す。
るプローバテスト用パッド開口部２８を含むスクライブ
領域２５を切り離す。
普通、半導体装置は２００〜４００ミクロンの厚さにバ
ックグラインドされてからダイシングされるが、スクラ
イブ領域２５を端部に約１００ミクロンの深さを有する
溝３０を形成した段差構造とすることにより、容易にク
ラッキングすることができスクライブ領域２５を切り離
すことかできる。すなわち、シリコン半導体基板２１を
バックグラインドした後のチッピングに際して、カッタ
ーによるダイシングが不要となる。
ックグラインドされてからダイシングされるが、スクラ
イブ領域２５を端部に約１００ミクロンの深さを有する
溝３０を形成した段差構造とすることにより、容易にク
ラッキングすることができスクライブ領域２５を切り離
すことかできる。すなわち、シリコン半導体基板２１を
バックグラインドした後のチッピングに際して、カッタ
ーによるダイシングが不要となる。
また、プローバテスト用パッド開口部２８をスクライブ
領域２５に形成することにより、チップ面積を大きくす
る必要もなく、コストアップせずに信頼性を向上するこ
とができる。
領域２５に形成することにより、チップ面積を大きくす
る必要もなく、コストアップせずに信頼性を向上するこ
とができる。
なお、この実施例では、スクライブ領域２５の端部の溝
３０を埋めるためにポリイミド樹脂２６を用いたが、シ
リコン半導体基板２１より硬度が極端に低いものであれ
ばよい。また、アルミ−１ｗ１％シリコン金属２３がこ
の溝３０の部分で断線しなければ特に埋める必要もない
。
３０を埋めるためにポリイミド樹脂２６を用いたが、シ
リコン半導体基板２１より硬度が極端に低いものであれ
ばよい。また、アルミ−１ｗ１％シリコン金属２３がこ
の溝３０の部分で断線しなければ特に埋める必要もない
。
請求項（１）記載の半導体装置は、ボンディング用パッ
ドとプローバテスト用パッドとを別々に設けることによ
り、プローバテストによるボンディング用パッドの損傷
を避けることができ、十分なプローバテストを実施する
こともでき、組立後の信頼性の低下を防止することがで
きる。
ドとプローバテスト用パッドとを別々に設けることによ
り、プローバテストによるボンディング用パッドの損傷
を避けることができ、十分なプローバテストを実施する
こともでき、組立後の信頼性の低下を防止することがで
きる。
請求項（２）記載の半導体装置は、ボンディング用パッ
ドとは別に、溝を形成したスクライブ領域上にプローバ
テスト用パッドを形成することにより、プローバテスト
によるボンディング用パッドの損傷を避けることができ
るとともに、半導体チップ領域とスクライブ領域との分
離を容易に行うことができ、組立後の信頼性の低下をよ
り防止することができる。
ドとは別に、溝を形成したスクライブ領域上にプローバ
テスト用パッドを形成することにより、プローバテスト
によるボンディング用パッドの損傷を避けることができ
るとともに、半導体チップ領域とスクライブ領域との分
離を容易に行うことができ、組立後の信頼性の低下をよ
り防止することができる。
また、スクライブ領域上にプローバテスト用パッドを設
けているためチップ面積を大きくする必要もない。
けているためチップ面積を大きくする必要もない。
第１図ｆａ）はこの発明の第１の実施例の半導体装置の
平面図、第１図ｆｂ）は第１図（ａ）のＡ−Ａ’ 間の
断面図、第２図ｆａｎ、 （ｂ）、 （Ｃ１，（ｄｌは
この発明の第２の実施例の半導体装置の工程断面図、第
３図は従来例の半導体装置の平面図である。 １４・・・ボンディング用パッド、１５・・・プローバ
テスト用パッド、１９．２９・・・半導体チップ領域、
２５・・・スクライブ領域、 ２７・・・ボンディング用バ ラド開口部、 ２８・・・プローバテスト用パッド開口部、 ３０・・・溝 第 図 第 図
平面図、第１図ｆｂ）は第１図（ａ）のＡ−Ａ’ 間の
断面図、第２図ｆａｎ、 （ｂ）、 （Ｃ１，（ｄｌは
この発明の第２の実施例の半導体装置の工程断面図、第
３図は従来例の半導体装置の平面図である。 １４・・・ボンディング用パッド、１５・・・プローバ
テスト用パッド、１９．２９・・・半導体チップ領域、
２５・・・スクライブ領域、 ２７・・・ボンディング用バ ラド開口部、 ２８・・・プローバテスト用パッド開口部、 ３０・・・溝 第 図 第 図
Claims (2)
- （１）半導体チップ領域上に形成したボンディング用パ
ッドと、このボンディング用パッドに連続形成したプロ
ーバテスト用パッドとを備えた半導体装置。 - （２）スクライブ領域内の半導体チップ領域に接した部
分に溝を形成し、前記スクライブ領域上にプローバテス
ト用パッドを形成した請求項（１）記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25231590A JPH04130643A (ja) | 1990-09-20 | 1990-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25231590A JPH04130643A (ja) | 1990-09-20 | 1990-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130643A true JPH04130643A (ja) | 1992-05-01 |
Family
ID=17235544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25231590A Pending JPH04130643A (ja) | 1990-09-20 | 1990-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923047A (en) * | 1997-04-21 | 1999-07-13 | Lsi Logic Corporation | Semiconductor die having sacrificial bond pads for die test |
| JP2007123313A (ja) * | 2005-10-25 | 2007-05-17 | Fuji Xerox Co Ltd | 面発光半導体レーザの製造方法 |
-
1990
- 1990-09-20 JP JP25231590A patent/JPH04130643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923047A (en) * | 1997-04-21 | 1999-07-13 | Lsi Logic Corporation | Semiconductor die having sacrificial bond pads for die test |
| JP2007123313A (ja) * | 2005-10-25 | 2007-05-17 | Fuji Xerox Co Ltd | 面発光半導体レーザの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7622309B2 (en) | Mechanical integrity evaluation of low-k devices with bump shear | |
| JP2921953B2 (ja) | 半導体装置の製造方法 | |
| US6791197B1 (en) | Reducing layer separation and cracking in semiconductor devices | |
| JP2006210438A (ja) | 半導体装置およびその製造方法 | |
| US8710630B2 (en) | Mechanisms for marking the orientation of a sawed die | |
| JP2001203172A (ja) | 半導体素子を半導体ウェーハから切り離すための装置 | |
| JPH07193108A (ja) | 半導体チップ及びそのクラック検出方法 | |
| US20120032693A1 (en) | Crack detection in a semiconductor die and package | |
| JPH04130643A (ja) | 半導体装置 | |
| US11908831B2 (en) | Method for manufacturing a wafer level chip scale package (WLCSP) | |
| JPH0737929A (ja) | 半導体集積回路装置 | |
| JPS62261139A (ja) | 半導体装置 | |
| JP3395747B2 (ja) | 半導体集積回路の製造方法 | |
| JPS62112348A (ja) | 半導体装置の製造方法 | |
| US7598730B2 (en) | Semiconductor wafer examination method and semiconductor chip manufacturing method | |
| JP2001135795A (ja) | 半導体装置 | |
| JPH0439950A (ja) | 半導体装置 | |
| JPH0669272A (ja) | 集積回路実装方法 | |
| US20240170350A1 (en) | Semiconductor device structure with bonding pad and method for forming the same | |
| JP2004207556A (ja) | 半導体装置とその製造方法 | |
| KR100255558B1 (ko) | 반도체칩의 본드패드 구조 | |
| US20050196900A1 (en) | Substrate protection system, device and method | |
| KR100277851B1 (ko) | 반도체 소자의 패드 및 그의 형성방법 | |
| KR0157193B1 (ko) | 노운 굳 다이의 구조 및 제조방법 | |
| JP2855884B2 (ja) | 半導体装置 |