JP2022069676A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2022069676A JP2022069676A JP2022042865A JP2022042865A JP2022069676A JP 2022069676 A JP2022069676 A JP 2022069676A JP 2022042865 A JP2022042865 A JP 2022042865A JP 2022042865 A JP2022042865 A JP 2022042865A JP 2022069676 A JP2022069676 A JP 2022069676A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- peripheral region
- insulating film
- semiconductor
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 399
- 230000002093 peripheral effect Effects 0.000 claims abstract description 132
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 239000011347 resin Substances 0.000 claims abstract description 56
- 229920005989 resin Polymers 0.000 claims abstract description 56
- 238000007789 sealing Methods 0.000 claims abstract description 54
- 238000005304 joining Methods 0.000 claims description 23
- 239000000945 filler Substances 0.000 claims description 4
- 238000011049 filling Methods 0.000 abstract description 9
- 230000001737 promoting effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 99
- 238000000034 method Methods 0.000 description 40
- 238000002360 preparation method Methods 0.000 description 38
- 239000011229 interlayer Substances 0.000 description 32
- 238000002161 passivation Methods 0.000 description 24
- 238000007747 plating Methods 0.000 description 22
- 239000000463 material Substances 0.000 description 14
- 229910000679 solder Inorganic materials 0.000 description 11
- 229910007637 SnAg Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 229920002577 polybenzoxazole Polymers 0.000 description 9
- 239000004642 Polyimide Substances 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 7
- 238000000227 grinding Methods 0.000 description 7
- 238000011282 treatment Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 230000002708 enhancing effect Effects 0.000 description 6
- 238000012858 packaging process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 239000003960 organic solvent Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000003014 reinforcing effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】半導体チップ間に形成される隙間への封止樹脂の充填を促進させることで、半導体チップ間の接合における信頼性を高める。【解決手段】半導体装置は、表面に複数の第１電極を有する第１半導体チップと、第１半導体チップの表面と隙間を隔てて配置され、第１電極の各々に接続された複数の第２電極を表面に有する内周領域、及び内周領域を囲み、内周領域の厚さよりも薄い厚さを有する外周領域を有する第２半導体チップと、第１半導体チップの表面と内周領域との間、及び第１半導体チップの表面と外周領域との間にそれぞれ充填された封止樹脂と、を含む。第２の半導体チップは、内周領域において、半導体基板、第１絶縁膜、第１絶縁膜上に形成される第２絶縁膜、及び第２絶縁膜上に形成される第３絶縁膜を含み、外周領域において、第３絶縁膜を含まず、半導体基板及び前記第１絶縁膜を含む。【選択図】図１
Description
本発明は、半導体装置に関する。
ＷＬ－ＣＳＰ（ウエハレベルチップサイズパッケージ）は、ウエハプロセスで再配線、電極の形成、樹脂封止及びダイシングまでを行う半導体装置のパッケージング技術である。また、積層された複数の半導体チップを含むマルチチップＷＬ－ＣＳＰも知られている。
マルチチップＷＬ-ＣＳＰは、パッケージの平面サイズが、パッケージ内に収容されたいずれかの半導体チップの平面サイズと略同じになること、及びパッケージの高さが、パッケージ内に収容された複数の半導体チップの積層体の高さと略同じになることから、半導体装置の高性能化を図りつつ、パッケージサイズを小さくすることが可能となる。また、複数の半導体チップ間の接続がフリップチップボンディングにより行われるので、ワイヤーボンディングが不要となり、半導体チップ間の通信の遅延が抑制されるなど性能の向上が可能となる。
特許文献１には、半導体ウエハ上に柱状電極を形成する工程と、半導体ウエハ上に第２半導体チップをフリップチップボンディングする工程と、半導体ウエハ上に、柱状電極及び第２半導体チップを覆うように封止する封止部を形成する工程と、柱状電極の上面及び第２半導体チップの上面が露出するように封止部及び第２半導体チップを研削する工程と、を含む半導体装置の製造方法が記載されている。
マルチチップＷＬ－ＣＳＰの課題の一つとして、半導体チップ間の接合における信頼性向上が挙げられる。
半導体チップ間の接合における信頼性向上を図る方法の１つとして、半導体チップ間に形成される隙間に、封止樹脂を充填し、硬化させることで、半導体チップ同士の接合部を固定する方法が考えられる。
しかし、封止樹脂は比較的高い粘度を有していることから、半導体チップ間に形成される隙間にまんべんなく封止樹脂を充填することは容易ではない。半導体チップ間に形成される隙間に封止樹脂の未充填部が発生すると、半導体チップ間の接合における信頼性が低下する。
本発明は、上記の点に鑑みてなされたものであり、半導体チップ間に形成される隙間への封止樹脂の充填を促進させることで、半導体チップ間の接合における信頼性を高めることを目的とする。
本発明に係る半導体装置は、表面に複数の第１電極を有する第１半導体チップと、前記第１半導体チップの前記表面と隙間を隔てて配置され、前記第１電極の各々に接続された複数の第２電極を表面に有する内周領域、及び前記内周領域を囲み、前記内周領域の厚さよりも薄い厚さを有する外周領域を有する第２半導体チップと、前記第１半導体チップの前記表面と前記内周領域との間、及び前記第１半導体チップの前記表面と前記外周領域との間にそれぞれ充填された封止樹脂と、を備え、前記第２の半導体チップは、前記内周領域において、半導体基板、第１絶縁膜、前記第１絶縁膜上に形成される第２絶縁膜、及び前記第２絶縁膜上に形成される第３絶縁膜を含み、前記外周領域において、前記第３絶縁膜を含まず、前記半導体基板及び前記第１絶縁膜を含む。
本発明によれば、半導体チップ間に形成される隙間への封止樹脂の充填を促進させることができ、半導体チップ間の接合における信頼性を高めることが可能となる。
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
図１は、本発明の実施形態に係る半導体装置１の全体構成を示す断面図である。図２は、半導体装置１を構成する第１半導体チップ１０１を電極形成面Ｓ１１側から眺めた平面図である。図３は、図２における３－３線に沿った断面図である。図４は、半導体装置１を構成する第２半導体チップ１０２の断面図である。
半導体装置１は、第１半導体チップ１０１と、第１半導体チップ１０１に積層された第２半導体チップ１０２と、第１半導体チップ１０１及び第２半導体チップ１０２を封止する封止樹脂９０とを有する。半導体装置１は、パッケージの形態が、マルチチップＷＬ－ＣＳＰの形態を有する。すなわち、半導体装置１は、パッケージの平面サイズが、第１半導体チップ１０１の平面サイズと略同じであり、且つパッケージの高さが、第１半導体チップ１０１及び第２半導体チップ１０２の積層体と略同じである。
以下に、第１半導体チップ１０１の構成について図２及び図３を参照しつつ説明する。第１半導体チップ１０１を構成する半導体基板１０の表面には、トランジスタ、抵抗素子及びキャパシタ等の回路素子（図示せず）が形成されている。半導体基板１０の表面はＳｉＯ２等の絶縁体からなる層間絶縁膜１１で覆われている。層間絶縁膜１１の表面には、半導体基板１０に形成された回路素子に接続されたチップ電極１２およびチップ電極１２の表面を部分的に露出させる開口部を有するパッシベーション膜（保護膜）１３が設けられている。第１半導体チップ１０１は、層間絶縁膜１１によって互いに電気的に分離された複数の配線層を有し、上記複数の配線層のうち、最上層に設けられた最上層配線１４が、チップ電極１２と同じ層（すなわち、層間絶縁膜１１の表面）に設けられている。最上層配線１４は、パッシベーション膜１３によって覆われている。
パッシベーション膜１３の表面は、ポリイミドまたはＰＢＯ（ポリベンゾオキサゾール）等の感光性有機系絶縁部材で構成される、厚さ１０μｍ程度の下層絶縁膜２１で覆われている。下層絶縁膜２１には、チップ電極１２の表面を部分的に露出させる開口部が設けられている。
下層絶縁膜２１の表面には、第１ＵＢＭ（Under Bump Metallurgy）膜３１を介して再配線４０が設けられている。第１ＵＢＭ膜３１は、例えば、Ｔｉ膜及びＣｕ膜を含む積層膜によって構成されている。Ｔｉ膜は、下層絶縁膜２１と再配線４０との密着性を高めるための密着層として機能する。Ｃｕ膜は、再配線４０を電解めっき法によって形成するためのシード層として機能する。再配線４０は、例えばＣｕ等の導電体によって構成され、下層絶縁膜２１の開口部において、第１ＵＢＭ膜３１を介してチップ電極１２に接続されている。第１ＵＢＭ膜３１を構成するＣｕ膜は、再配線４０を構成するＣｕに取り込まれる。従って、下層絶縁膜２１と再配線４０との間には、密着層として機能するＴｉ膜が介在する構造となる。第１ＵＢＭ膜３１を構成するＣｕ膜を含む再配線４０の厚さは、例えば５μｍ程度であり、第１ＵＢＭ膜３１を構成するＴｉ膜の厚さは例えば１５０ｎｍ程度である。
下層絶縁膜２１及び再配線４０の表面は、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材で構成される上層絶縁膜２２で覆われている。上層絶縁膜２２の再配線４０の表面を覆う部分の厚さは、例えば５μｍ程度である。
ここで、第１半導体チップ１０１は、内周領域Ｒ１１及び内周領域Ｒ１１を囲む外周領域Ｒ１２を有する。上層絶縁膜２２は、外周領域Ｒ１２内の柱状電極３５の形成位置に、再配線４０を部分的に露出させる開口部２２Ａを有し、内周領域Ｒ１１内のチップ間接合電極３４の形成位置に、再配線４０を部分的に露出させる開口部２２Ｂを有する。
内周領域Ｒ１１には、厚さ５μｍ程度の複数のチップ間接合電極３４が設けられている。チップ間接合電極３４の各々は、平面視において上層絶縁膜２２の開口部２２Ｂの各々を内包する位置に設けられ、再配線４０の、開口部２２Ｂにおいて露出した部分に、第２ＵＢＭ膜３２を介して接続されている。チップ間接合電極３４は、例えばＳｎＡｇを含む半田への拡散が生じない金属によって構成されている。チップ間接合電極３４の材料として例えば、Ｎｉを好適に用いることが可能である。
外周領域Ｒ１２には、チップ間接合電極３４の各々を囲むように複数の柱状電極３５が設けられている。柱状電極３５の各々は、平面視において上層絶縁膜２２の開口部２２Ａの各々を内包する位置に設けられ、再配線４０の、開口部２２Ａにおいて露出した部分に、第２ＵＢＭ膜３２を介して接続されている。柱状電極３５の材料として、加工が容易なＣｕを好適に用いることが可能である。柱状電極３５は、例えば円柱形状を有している。なお、図２に示すように、柱状電極３５の一部は、再配線４０を介してチップ間接合電極３４に接続されていてもよい。上層絶縁膜２２の表面から柱状電極３５の頂部までの高さは、例えば１５０～２５０μｍであり、好ましくは２００μｍ程度である。
第２ＵＢＭ膜３２は、再配線４０と柱状電極３５との間及び再配線４０とチップ間接合電極３４との間に設けられている。第２ＵＢＭ膜３２は、第１ＵＢＭ膜３１と同様、密着層として機能する厚さ１５０ｎｍ程度のＴｉ膜及びシード層として機能する厚さ３００ｎｍ程度のＣｕ膜を含む積層膜によって構成されている。第２ＵＢＭ膜３２を構成するＣｕ膜は、柱状電極３５を構成するＣｕに取り込まれる。従って柱状電極３５と再配線４０との間には、密着層として機能するＴｉ膜が介在する構造となる。一方、チップ間接合電極３４と再配線４０との間には、Ｔｉ膜及びＣｕ膜を含む積層膜が介在する構造となる。
次に、第２半導体チップ１０２の構成について図４を参照しつつ説明する。第２半導体チップ１０２を構成する半導体基板５０の表面には、トランジスタ、抵抗素子及びキャパシタ等の回路素子（図示せず）が形成されている。半導体基板５０の表面はＳｉＯ２等の絶縁体からなる層間絶縁膜５１で覆われている。層間絶縁膜５１の表面には、半導体基板５０に形成された回路素子に接続されたチップ電極５２、およびチップ電極５２の表面を部分的に露出させる開口部を有するパッシベーション膜５３が設けられている。第２半導体チップ１０２は、層間絶縁膜５１によって互いに電気的に分離された複数の配線層を有し、上記複数の配線層のうち、最上層に設けられた最上層配線５４が、チップ電極５２と同じ層（すなわち、層間絶縁膜５１の表面）に設けられている。最上層配線５４は、パッシベーション膜５３によって覆われている。
パッシベーション膜５３の表面は、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材で構成される、厚さ１０μｍ程度の下層絶縁膜６１で覆われている。下層絶縁膜６１には、チップ電極５２の表面を部分的に露出させる開口部が設けられている。
下層絶縁膜６１の表面には、第３ＵＢＭ膜７１を介して再配線８０が設けられている。第３ＵＢＭ膜７１は、例えば、Ｔｉ膜及びＣｕ膜を含む積層膜によって構成されている。Ｔｉ膜は、下層絶縁膜６１と再配線８０との密着性を高めるための密着層として機能する。Ｃｕ膜は、再配線８０を電解めっき法によって形成するためのシード層として機能する。再配線８０は、例えばＣｕ等の導電体によって構成され、下層絶縁膜６１の開口部において、第３ＵＢＭ膜７１を介してチップ電極５２に接続されている。第３ＵＢＭ膜７１を構成するＣｕ膜は、再配線８０を構成するＣｕに取り込まれる。従って、下層絶縁膜６１と再配線８０との間には、密着層として機能するＴｉ膜が介在する構造となる。第３ＵＢＭ膜７１を構成するＣｕ膜を含む再配線８０の厚さは、例えば５μｍ程度であり、第３ＵＢＭ膜３１を構成するＴｉ膜の厚さは例えば１５０ｎｍ程度である。
下層絶縁膜６１及び再配線８０の表面は、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材で構成される上層絶縁膜６２で覆われている。上層絶縁膜６２の再配線８０の表面を覆う部分の厚さは、例えば５μｍ程度である。上層絶縁膜６２は、チップ間接合電極７４の形成位置に再配線８０を部分的に露出させる開口部６２Ａを有する。
第２半導体チップ１０２は、厚さ５μｍ程度の複数のチップ間接合電極７４を有する。チップ間接合電極７４の各々は、第１半導体チップ１０１のチップ間接合電極３４の各々に対応している。チップ間接合電極７４の各々は、平面視において上層絶縁膜６２の開口部６２Ａの各々を内包する位置に設けられ、再配線８０の、開口部６２Ａにおいて露出した部分に、第４ＵＢＭ膜７２を介して接続されている。チップ間接合電極７４は、例えばＳｎＡｇを含む半田への拡散が生じない金属によって構成されている。チップ間接合電極７４の材料として例えば、Ｎｉを好適に用いることが可能である。
チップ間接合電極７４の表面には、例えばＳｎＡｇ系の半田により構成される接合部材９２が設けられている。接合部材９２は、Ｓｎ、Ａｇ及びＣｕを含んでいることが好ましく、直径６５～８５μｍ、高さ６０～８０μｍ程度のボール状の形状を有していることが好ましい。
本実施形態に係る第２半導体チップ１０２において、パッシベーション膜５３の端部５３Ｅは、層間絶縁膜５１の端部５１Ｅよりも第２半導体チップ１０２の内周側に配置されている。下層絶縁膜６１の端部６１Ｅは、パッシベーション膜５３の端部５３Ｅよりも第２半導体チップ１０２の内周側に配置されている。上層絶縁膜６２の端部６２Ｅは、パッシベーション膜５３の端部５３Ｅよりも第２半導体チップ１０２の内周側であって、下層絶縁膜６１の端部６１Ｅよりも第２半導体チップ１０２の外周側に配置されている。すなわち、下層絶縁膜６１は、その全体が上層絶縁膜６２によって覆われており、上層絶縁膜６２から露出しない構造となっている。なお、層間絶縁膜５１の端部５１Ｅ、パッシベーション膜５３の端部５３Ｅ、下層絶縁膜６１の端部６１Ｅ及び上層絶縁膜６２の端部６２Ｅは、それぞれ、第２半導体チップ１０２の主面と平行な方向における端部である。
また、第２半導体チップ１０２を構成する半導体基板５０は、チップ間接合電極７４が設けられた電極形成面Ｓ２１と交差する側面に、第２半導体チップの内周側に凹んだ凹部５５を有する。これにより、半導体基板５０の電極形成面Ｓ２１とは反対側の裏面Ｓ２２の側に、層間絶縁膜５１の端部５１Ｅよりも第２半導体チップ１０２の外周側に突き出した突出部５６が形成される。
ここで、第２半導体チップ１０２の上層絶縁膜６２が延在する範囲を内周領域Ｒ２１と定義し、第２半導体チップ１０２の内周領域Ｒ２１を囲む領域を外周領域Ｒ２２と定義する。更に、外周領域Ｒ２２内における層間絶縁膜５１が延在する範囲を第１外周領域Ｒ２３と定義し、第１外周領域Ｒ２３を囲む領域を最外周領域Ｒ２４と定義する。チップ間接合電極７４は、内周領域Ｒ２１に設けられている。
第２半導体チップ１０２は、内周領域Ｒ２１において、半導体基板５０、層間絶縁膜５１、下層絶縁膜６１及び上層絶縁膜６２を含む。第２半導体チップ１０２は、第１外周領域Ｒ２３において、上層絶縁膜６２及び下層絶縁膜６１を含まず、半導体基板５０及び層間絶縁膜５１を含む。第２半導体チップ１０２は、最外周領域Ｒ２４において、層間絶縁膜５１、下層絶縁膜６１及び上層絶縁膜６２を含まず、半導体基板５０（突出部５６）を含む。
第２半導体チップ１０２の内周領域Ｒ２１における厚さＴ１は、半導体基板５０の裏面Ｓ２２から上層絶縁膜６２の表面までの距離に相当し、例えば、２００～２５０μｍ程度である。第２半導体チップ１０２の第１外周領域Ｒ２３における厚さＴ２は、半導体基板５０の裏面Ｓ２２から層間絶縁膜５１の表面までの距離に相当し、例えば、１８０～２３０μｍ程度である。第２半導体チップ１０２の最外周領域Ｒ２４における厚さＴ３は、半導体基板５０の突出部５６の厚さに相当し、例えば、４０～６０μｍ程度である。なお、常にＴ３＜Ｔ２＜Ｔ１が成立するものとする。半導体基板５０の凹部５５の、半導体基板５０の厚さ方向における深さは、例えば、１２０～１９０μｍ程度である。
このように、第２半導体チップ１０２は、外周側から内周側に向けて、厚さが段階的に厚くなっている。換言すれば、第２半導体チップ１０２は、その主面と平行な方向における端部位置が、第２半導体チップ１０２の厚さ方向に沿って変化する段差構造を有する。
第２半導体チップ１０２の第１外周領域Ｒ２３における幅は、半導体基板５０の凹部５５の端面から上層絶縁膜６２の端部６２Ｅまでの距離に相当し、例えば、５～２０μｍ程度である。第２半導体チップ１０２の最外周領域Ｒ２４における幅は、半導体基板５０の凹部５５の幅に相当し、例えば、１５～６０μｍ程度である。
次に、第１半導体チップ１０１及び第２半導体チップ１０２を含む半導体装置１の構成について図１を参照しつつ説明する。
第１半導体チップのチップ間接合電極３４の各々と、第２半導体チップ１０２のチップ間接合電極７４とが接合部材９２を介して接合されている。すなわち、第１半導体チップ１０１の電極形成面Ｓ１１と第２半導体チップの電極形成面Ｓ２１とが向かい合った状態で、両チップが接合されている。これにより、第２半導体チップ１０２の半導体基板５０に形成された回路素子（図示せず）は、第１半導体チップ１０１の半導体基板１０に形成された回路素子（図示せず）に接続されるか、再配線４０及び柱状電極３５を介して外部接続端子９１に接続される。
第１半導体チップ１０１の電極形成面Ｓ１１と第２半導体チップ１０２の電極形成面Ｓ２１との間には、隙間３００が形成されている。隙間３００の長さは、例えば、５０～８０μｍであり、好ましくは６０～７０μｍである。
本実施形態において、第２半導体チップ１０２のサイズは、第１半導体チップ１０１のサイズよりも小さく、第２半導体チップ１０２は、第１半導体チップ１０１の内周領域Ｒ１１に内包される領域に搭載され、複数の柱状電極３５に囲まれている。柱状電極３５は、一端部が第１半導体チップ１０１の再配線４０に接続され、他端部（頂部）が第２半導体チップ１０２の裏面Ｓ２２にまで達している。平面視における、柱状電極３５から第２半導体チップ１０２までの距離は、例えば７００μｍ以下であり、好ましくは５００～６００μｍである。
封止樹脂９０は、第２半導体チップ１０２及び柱状電極３５を内部に埋め込むように第１半導体チップ１０１の電極形成面Ｓ１１の側に設けられている。封止樹脂９０は、第１半導体チップ１０１と、第２半導体チップ１０２の内周領域Ｒ２１との間（すなわち、隙間３００）、及び第１半導体チップ１０１と、第２半導体チップ１０２の外周領域Ｒ２２との間にそれぞれ充填される。また、封止樹脂９０は、柱状電極３５と第２半導体チップ１０２との間に充填される。接合部材９２の側面は、第１半導体チップ１０１と第２半導体チップ１０２との間に形成された隙間３００に充填された封止樹脂９０によって覆われる。第１半導体チップ１０１の裏面Ｓ１２から、封止樹脂９０の表面までの厚さは、例えば３５０～５５０μｍ程度であり、好ましくは４００～５００μｍ程度である。
柱状電極３５の頂部及び第２半導体チップ１０２の電極形成面Ｓ２１とは反対側の裏面Ｓ２２は、封止樹脂９０の表面から露出している。封止樹脂９０の表面から露出した柱状電極３５の頂部には、外部接続端子９１が設けられている。外部接続端子９１は、例えば、ＳｎＡｇ系の半田により構成されている。半導体装置１は、外部接続端子９１を介して実装基板（図示せず）に実装される。
なお、本実施形態では、第２半導体チップ１０２の裏面Ｓ２２が、封止樹脂９０の表面から露出した形態を例示したが、第２半導体チップ１０２の裏面Ｓ２２が封止樹脂９０によって覆われていてもよい。この場合、第２半導体チップの裏面Ｓ２２を覆う封止樹脂９０の厚さは、例えば３０μｍ程度である。
以下に、半導体装置１の製造方法について説明する。半導体装置１の製造工程は、第１半導体チップ１０１の準備工程、第２半導体チップ１０２の準備工程、及び第１半導体チップ１０１と第２半導体チップ１０２とを接合して封止するパッケージング工程を含む。
はじめに、第１半導体チップ１０１の準備工程について、図５Ａ～図５Ｑを参照しつつ説明する。
第１半導体チップ１０１のウエハプロセスが完了した半導体ウエハを用意する（図５Ａ）。第１半導体チップ１０１のウエハプロセスは、半導体基板１０上にトランジスタ等の回路素子（図示せず）を形成する工程、半導体基板１０の表面にＳｉＯ２等の絶縁体で構成される層間絶縁膜１１を形成する工程、層間絶縁膜１１の表面にチップ電極１２を形成する工程及び層間絶縁膜１１の表面にチップ電極１２を部分的に露出させるようにパッシベーション膜１３を形成する工程を含む。
次に、例えば、スピンコート法を用いて、第１半導体チップ１０１の表面に、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材を塗布することで、パッシベーション膜１３及びチップ電極１２の表面を覆う下層絶縁膜２１を形成する。続いて、下層絶縁膜２１に露光及び現像処理を施すことにより、チップ電極１２の表面を部分的に露出させる開口部２１Ａを下層絶縁膜２１に形成する。その後、熱処理によって下層絶縁膜２１を硬化させる（図５Ｂ）。
次に、下層絶縁膜２１の表面、開口部２１Ａにおいて露出するチップ電極１２の表面を覆う第１ＵＢＭ膜３１を形成する（図５Ｃ）。第１ＵＢＭ膜３１は、例えば、スパッタ法を用いて、Ｔｉ膜及びＣｕ膜を順次成膜することで形成される。Ｔｉ膜は、下層絶縁膜２１と再配線４０との密着性を高めるための密着層として機能する。Ｃｕ膜は、再配線４０を電解めっき法によって形成するためのシード層として機能する。
次に、公知のフォトリソグラフィ技術を用いて、第１ＵＢＭ膜３１の表面に、再配線４０のパターンに対応した開口部２００Ａを有するレジストマスク２００を形成する（図５Ｄ）。レジストマスク２００は、第１ＵＢＭ膜３１上に感光性のレジストを塗布し、感光性のレジストに露光及び現像処理を施すことで形成される。
次に、電界めっき法を用いて、第１ＵＢＭ膜３１の表面に再配線４０を形成する（図５Ｅ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第１ＵＢＭ膜３１に接続されためっき電極（図示せず）に電流を供給する。これにより、第１ＵＢＭ膜３１（シード層）の露出部分に金属が析出し、第１ＵＢＭ膜３１上に再配線４０が形成される。再配線４０の材料として、例えばＣｕを用いることができる。この場合、第１ＵＢＭ膜３１を構成するシード層は、再配線４０のＣｕに取り込まれる。従って、再配線４０と下層絶縁膜２１との間に、密着層として機能するＴｉ膜が介在する構造となる。
再配線４０の形成後、公知のアッシングプロセスまたは有機溶剤などを用いてレジストマスク２００を除去する。その後、第１ＵＢＭ膜３１の、レジストマスク２００で覆われていた不要部分を、再配線４０をマスクとして除去する（図５Ｆ）。
次に、例えば、スピンコート法を用いて、上記の各処理を経ることによって形成された構造体の表面に、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材を塗布することで、下層絶縁膜２１及び再配線４０の表面を覆う上層絶縁膜２２を形成する。続いて、上層絶縁膜２２に露光及び現像処理を施すことにより、再配線４０の表面を部分的に露出させる第１開口部２２Ａ及び第２開口部２２Ｂを上層絶縁膜２２に形成する。第１開口部２２Ａは、平面視において柱状電極３５が形成される領域に内包される領域に形成される。第２開口部２２Ｂは、平面視においてチップ間接合電極３４が形成される領域に内包される領域に形成される。その後、熱処理によって上層絶縁膜２２を硬化させる（図５Ｇ）。
次に、上層絶縁膜２２の表面、第１開口部２２Ａ及び第２開口部２２Ｂにおいて露出する再配線４０の表面を覆う第２ＵＢＭ膜３２を形成する（図５Ｈ）。第２ＵＢＭ膜３２は、例えば、スパッタ法を用いて、Ｔｉ膜及びＣｕ膜を順次成膜することで形成される。Ｔｉ膜は、上層絶縁膜２２と柱状電極３５及びチップ間接合電極３４との密着性を高めるための密着層として機能する。Ｃｕ膜は、柱状電極３５及びチップ間接合電極３４を電解めっき法によって形成するためのシード層として機能する。
次に、公知のフォトリソグラフィ技術を用いて、第２ＵＢＭ膜３２の表面に、チップ間接合電極３４の形成予定位置に開口部２０１Ａを有するレジストマスク２０１を形成する（図５Ｉ）。レジストマスク２０１は、第２ＵＢＭ膜３２上に感光性のレジストを塗布し、感光性のレジストに露光及び現像処理を施すことで形成される。レジストマスク２０１の開口部２０１Ａは、上層絶縁膜２２の第２開口部２２Ｂを内包し、第２開口部２２Ｂを露出させる。
次に、電界めっき法を用いて、レジストマスク２０１の開口部２０１Ａにおいて露出した第２ＵＢＭ膜３２の表面にチップ間接合電極３４を形成する（図５Ｊ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第２ＵＢＭ膜３２に接続されためっき電極（図示せず）に電流を供給する。これにより、第２ＵＢＭ膜３２（シード層）の露出部分に金属が析出し、第２ＵＢＭ膜３２上にチップ間接合電極３４が形成される。チップ間接合電極３４は、第２ＵＢＭ膜３２を介して再配線４０に接続される。チップ間接合電極３４の材料として、ＳｎＡｇを含む半田への拡散が生じないＮｉを好適に用いることが可能である。この場合、再配線４０の表面の、第２開口部２２Ｂにおいて露出する部分に、Ｔｉ、Ｃｕ及びＮｉが積層される構造となる。
次に、公知のアッシングプロセスまたは有機溶剤などを用いてレジストマスク２０１を除去する（図５Ｋ）。
次に、第２ＵＢＭ膜３２及びチップ間接合電極３４の表面を覆うように、上記の各処理を経ることによって形成された構造体の表面に第１層目のドライフィルム２１１を貼り付ける。第１層目のドライフィルム２１１は、感光性を有するフィルム状のレジスト部材であり、例えば、貼り付け機を用いて貼り付けられる。その後、第１層目のドライフィルム２１１に露光及び現像処理を施すことで、柱状電極３５の形成予定位置に開口部２１１Ａを形成する。第１層目のドライフィルム２１１の開口部２１１Ａは、上層絶縁膜２２の第１開口部２２Ａを内包し、開口部２２Ａを露出させる（図５Ｌ）。
次に、電界めっき法を用いて、第１層目のドライフィルム２１１の開口部２１１Ａにおいて露出した第２ＵＢＭ膜３２の表面に柱状電極３５を形成する（図５Ｍ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第２ＵＢＭ膜３２に接続されためっき電極（図示せず）に電流を供給する。これにより、第２ＵＢＭ膜３２（シード層）の露出部分に金属が析出し、第２ＵＢＭ膜３２上に柱状電極３５の下層部分３５ａが形成される。なお、柱状電極３５の下層部分３５ａの上面の高さ位置が、第１層目のドライフィルム２１１の上面の高さ位置よりも低くなるように、下層部分３５ａを形成することが好ましい。柱状電極３５の材料として、加工が容易なＣｕを好適に用いることが可能である。この場合、第２ＵＢＭ膜３２を構成するシード層として機能するＣｕ膜は、柱状電極３５を構成するＣｕに取り込まれる。従って柱状電極３５と再配線４０との間には、密着層として機能するＴｉ膜が介在する構造となる。
次に、第１層目のドライフィルム２１１の表面に第２層目のドライフィルム２１２を貼り付ける。第２層目のドライフィルム２１２は、第１層目のドライフィルム２１１と同様、感光性を有するフィルム状のレジスト部材であり、例えば、貼り付け機を用いて貼り付けられる。その後、第２層目のドライフィルム２１２に露光及び現像処理を施すことで、柱状電極３５の形成予定位置に開口部２１２Ａを形成する。すなわち、第２層目のドライフィルム２１２の開口部２１２Ａは、第１層目のドライフィルムの開口部２１１Ａに連通し、第２層目のドライフィルム２１２の開口部２１２Ａにおいて柱状電極３５の下層部分３５ａが露出する（図５Ｎ）。
次に、電界めっき法を用いて、第２層目のドライフィルム２１２の開口部２１２Ａにおいて露出した柱状電極３５の下層部分３５ａの表面に、柱状電極３５の上層部分３５ｂを形成する（図５Ｏ）。具体的には、めっき液に半導体基板１０の表面を浸漬し、第２ＵＢＭ膜３２に接続されためっき電極（図示せず）に電流を供給する。これにより、柱状電極３５の下層部分３５ａの表面に金属が析出し、柱状電極３５の下層部分３５ａの表面に柱状電極３５の上層部分３５ｂが形成される。なお、柱状電極３５の上層部分３５ｂの上面の高さ位置が、第２層目のドライフィルム２１２の上面の高さ位置よりも高くなるように、上層部分３５ｂを形成することが好ましい。
柱状電極３５の形成後、有機剥離液などを用いて第１層目のドライフィルム２１１及び第２層目のドライフィルム２１２を除去する（図５Ｐ）。
次に、第２のＵＢＭ膜３２の、第１層目のドライフィルム２１１で覆われていた不要部分を、柱状電極３５及びチップ間接合電極３４をマスクとして除去する（図５Ｑ）。これにより、チップ間接合電極３４及び柱状電極３５を形成するためのめっき処理に用いられるめっき電極（図示せず）も除去される。
次に、第２半導体チップ１０２の準備工程について、図６Ａ～図６Ｑを参照しつつ説明する。
第２半導体チップ１０２のウエハプロセスが完了した半導体ウエハを用意する（図６Ａ）。第２半導体チップ１０２のウエハプロセスは、半導体基板５０上にトランジスタ等の回路素子（図示せず）を形成する工程、半導体基板５０の表面にＳｉＯ２等の絶縁体で構成される層間絶縁膜５１を形成する工程、層間絶縁膜５１の表面にチップ電極５２を形成する工程及び層間絶縁膜５１の表面にチップ電極５２を部分的に露出させるようにパッシベーション膜５３を形成する工程を含む。第２半導体チップ１０２を含む半導体ウエハは、回路素子が形成される素子形成領域と、素子形成領域を区画するスクライブライン１１０を備える。層間絶縁膜５１は半導体基板５０の表面全体を被覆し、パッシベーション膜５３は、素子形成領域を被覆する。パッシベーション膜５３は、スクライブライン１１０を露出させる開口部５３Ａを備える。
次に、例えば、スピンコート法を用いて、第２半導体チップ１０２の表面に、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材を塗布することで、パッシベーション膜５３、チップ電極５２及びスクライブライン１１０の表面を覆う下層絶縁膜６１を形成する。続いて、下層絶縁膜６１に露光及び現像処理を施すことにより、チップ電極５２の表面を部分的に露出させる開口部６１Ａ及びスクライブライン１１０を露出させる開口部６１Ｂを下層絶縁膜６１に形成する。下層絶縁膜６１の端部６１Ｅは、パッシベーション膜５３の端部５３Ｅよりも第２半導体チップ１０２の内周側に配置される。その後、熱処理によって下層絶縁膜６１を硬化させる（図６Ｂ）。
次に、下層絶縁膜６１の表面、開口部６１Ａにおいて露出するチップ電極５２の表面を覆う第３ＵＢＭ膜７１を形成する（図６Ｃ）。第３ＵＢＭ膜７１は、例えば、スパッタ法を用いて、Ｔｉ膜及びＣｕ膜を順次成膜することで形成される。Ｔｉ膜は、下層絶縁膜６１と再配線８０との密着性を高めるための密着層として機能する。Ｃｕ膜は、再配線８０を電解めっき法によって形成するためのシード層として機能する。
次に、公知のフォトリソグラフィ技術を用いて、第３ＵＢＭ膜７１の表面に、再配線８０のパターンに対応した開口部４００Ａを有するレジストマスク４００を形成する（図６Ｄ）。レジストマスク４００は、第３ＵＢＭ膜７１上に感光性のレジストを塗布し、感光性のレジストに露光及び現像処理を施すことで形成される。
次に、電界めっき法を用いて、第３ＵＢＭ膜７１の表面に再配線８０を形成する（図６Ｅ）。具体的には、めっき液に半導体基板５０の表面を浸漬し、第３ＵＢＭ膜７１に接続されためっき電極（図示せず）に電流を供給する。これにより、第３ＵＢＭ膜７１（シード層）の露出部分に金属が析出し、第３ＵＢＭ膜７１上に再配線８０が形成される。再配線８０の材料として、例えばＣｕを用いることができる。この場合、第３ＵＢＭ膜７１を構成するシード層は、再配線８０のＣｕに取り込まれる。従って、再配線８０と下層絶縁膜６１との間に、密着層として機能するＴｉ膜が介在する構造となる。
再配線８０の形成後、公知のアッシングプロセスまたは有機溶剤などを用いてレジストマスク４００を除去する。その後、第３ＵＢＭ膜７１の、レジストマスク４００で覆われていた不要部分を、再配線８０をマスクとして除去する（図６Ｆ）。
次に、例えば、スピンコート法を用いて、上記の各処理を経ることによって形成された構造体の表面に、ポリイミドまたはＰＢＯ等の感光性有機系絶縁部材を塗布することで、下層絶縁膜６１、再配線８０及びスクライブライン１１０を覆う上層絶縁膜６２を形成する。続いて、上層絶縁膜６２に露光及び現像処理を施すことにより、再配線８０の表面を部分的に露出させる開口部６２Ａ及びスクライブライン１１０を露出させる開口部６２Ｂを上層絶縁膜６２に形成する。開口部６２Ａは、平面視においてチップ間接合電極７４が形成される領域に内包される領域に形成される。上層絶縁膜６２の端部６２Ｅは、パッシベーション膜５３の端部５３Ｅよりも第２半導体チップ１０２の内周側に配置され、下層絶縁膜６１の端部６１Ｅよりも第２半導体チップ１０２の外周側に配置される。その後、熱処理によって上層絶縁膜６２を硬化させる（図６Ｇ）。
次に、上層絶縁膜６２の表面、開口部６２Ａにおいて露出する再配線８０の表面を覆う第４ＵＢＭ膜７２を形成する（図６Ｈ）。第４ＵＢＭ膜７２は、例えば、スパッタ法を用いて、Ｔｉ膜及びＣｕ膜を順次成膜することで形成される。Ｔｉ膜は、上層絶縁膜６２とチップ間接合電極７４との密着性を高めるための密着層として機能する。Ｃｕ膜は、チップ間接合電極７４を電解めっき法によって形成するためのシード層として機能する。
次に、公知のフォトリソグラフィ技術を用いて、第４ＵＢＭ膜７２の表面に、チップ間接合電極７４の形成予定位置に開口部４０１Ａを有するレジストマスク４０１を形成する（図６Ｉ）。レジストマスク４０１は、第４ＵＢＭ膜７２上に感光性のレジストを塗布し、感光性のレジストに露光及び現像処理を施すことで形成される。レジストマスク４０１の開口部４０１Ａは、上層絶縁膜６２の開口部６２Ａを内包し、開口部６２Ａを露出させる。
次に、電界めっき法を用いて、レジストマスク４０１の開口部４０１Ａにおいて露出した第４ＵＢＭ膜７２の表面にチップ間接合電極７４を形成する（図６Ｊ）。具体的には、めっき液に半導体基板５０の表面を浸漬し、第４ＵＢＭ膜７２に接続されためっき電極（図示せず）に電流を供給する。これにより、第４ＵＢＭ膜７２（シード層）の露出部分に金属が析出し、第４ＵＢＭ膜７２上にチップ間接合電極７４が形成される。チップ間接合電極７４は、第４ＵＢＭ膜７２を介して再配線８０に接続される。チップ間接合電極７４の材料として、ＳｎＡｇを含む半田への拡散が生じないＮｉを好適に用いることが可能である。この場合、再配線８０の表面の、開口部６２Ａにおいて露出する部分に、Ｔｉ、Ｃｕ及びＮｉが積層される構造となる。
次に、電解めっき法を用いて、チップ間接合電極７４上にＳｎＡｇ系の半田により構成される接合部材９２を形成する（図６Ｋ）。具体的には、レジストマスク４０１を残したまま、めっき液に半導体基板５０の表面を浸漬し、第４ＵＢＭ膜７２に接続されためっき電極（図示せず）に電流を供給する。これにより、チップ間接合電極７４の表面に金属が析出し、チップ間接合電極７４上に接合部材９２が形成される。
次に、公知のアッシングプロセスまたは有機溶剤などを用いてレジストマスク４０１を除去する（図６Ｌ）。次に、チップ間接合電極７４をマスクとして、上層絶縁膜６２の表面及びスクライブライン１１０の表面を覆う、第４ＵＢＭ膜７２の不要部分を除去する（図６Ｍ）。
次に、第２半導体チップ１０２の電極形成面にフラックスを塗布した後、第２半導体チップ１０２にリフロー処理を施すことで、接合部材９２の形状をボール状にする（図６Ｎ、図６Ｏ）。
次に、半導体基板５０を含む半導体ウエハのスクライブライン１１０に沿って、半導体基板５０に溝１２０を形成する（図６Ｐ）。溝１２０は、半導体基板５０を貫通しない深さで形成される。例えば、溝１２０の幅に対応した幅を有するダイシングブレード（図示せず）を、スクライブライン１１０に沿って走査することで溝１２０を形成することができる。なお、溝１２０の形成の前または後に、半導体基板５０の厚さが所望の厚さとなるように、半導体基板５０の裏面Ｓ２２を研削してもよい。溝１２０の形成の後に半導体基板５０の裏面Ｓ２２を研削する場合には、研削により後退する半導体基板５０の裏面Ｓ２２が、溝１２０の底部に達しないように研削を行う。
次に、溝１２０の形成に用いたダイシングブレードの幅よりも小さい幅を有するダイシングブレード（図示せず）を、溝１２０の内側に挿入して、半導体基板５０を含む半導体ウエハをスクライブライン１１０に沿って切断する。これにより、半導体基板５０の側面に、凹部５５及び突出部５６が形成されると共に、第２の半導体チップ１０２が個片化される（図６Ｑ）。
次に、パッケージング工程について、図７Ａ～図７Ｅを参照しつつ説明する。
はじめに、第１半導体チップ１０１を用意する（図７Ａ）。次に、第１半導体チップ１０１と第２半導体チップ１０２とを接合する（図７Ｂ）。具体的には、第２半導体チップ１０２のチップ間接合電極７４上に形成された接合部材９２を第１半導体チップ１０１のチップ間接合電極３４に接触させた状態でリフロー処理を行う。これにより、第１半導体チップ１０１のチップ間接合電極３４の各々と、第２半導体チップ１０２のチップ間接合電極７４とが、接合部材９２を介して電気的及び機械的に接合される。第１半導体チップ１０１と第２半導体チップ１０２との間には、チップ間接合電極３４、７４及び接合部材９２の厚みに応じた隙間３００が形成される。
次に、第１半導体チップ１０１の電極形成面Ｓ１１の側に、第２半導体チップ１０２及び柱状電極３５を内部に埋め込むように封止樹脂９０を形成する（図７Ｃ）。封止樹脂９０の形成は、例えば、コンプレッションモールドまたはスクリーン印刷により行うことが可能である。封止樹脂９０は、第１半導体チップ１０１と、第２半導体チップ１０２の内周領域Ｒ２１との間（すなわち隙間３００）、及び第１半導体チップ１０１と、第２半導体チップ１０２の外周領域Ｒ２２との間にそれぞれ充填される。また、封止樹脂９０は、柱状電極３５と第２半導体チップ１０２との間に充填される。接合部材９２の側面は、第１半導体チップ１０１と第２半導体チップ１０２との間に形成された隙間３００に充填された封止樹脂９０によって覆われる。なお、封止樹脂９０の隙間３００に充填される部分と、封止樹脂９０の第２半導体チップ１０２と柱状電極３５との間に充填される部分には、互いに同一サイズのフィラーが含まれる。
次に、封止樹脂９０の、柱状電極３５の頂部及び第２半導体チップ１０２の裏面Ｓ２２を覆う部分を研削により除去することにより、柱状電極３５の頂部及び第２半導体チップ１０２の裏面Ｓ２２を露出させる（図７Ｄ）。封止樹脂９０の研削には、グラインダを用いることが可能である。なお、第２半導体チップ１０２の裏面Ｓ２２を封止樹脂９０で覆うパッケージ形態とする場合、柱状電極３５の頂部の高さ位置を、第２半導体チップ１０２の裏面Ｓ２２の高さ位置よりも高い位置に配置し、封止樹脂９０の研削により柱状電極３５の頂部のみを露出させる。
次に、封止樹脂９０から露出した柱状電極３５の頂部に外部接続端子９１を形成する（図７Ｅ）。外部接続端子９１は、例えば、柱状電極３５の頂部に例えばＳｎＡｇを含む半田ボールを搭載した後にリフロー処理を行うことで形成される。また、スクリーン印刷により柱状電極３５の頂部に例えばＳｎＡｇを含む導体ペーストを形成した後にリフロー処理を行うことで外部接続端子９１を形成することも可能である。
本発明の実施形態に係る半導体装置１及びその製造方法によれば、第２半導体チップ１０２は、厚さが相対的に厚い内周領域Ｒ２１と、厚さが相対的に薄い外周領域Ｒ２２を有する。すなわち、第２半導体チップ１０２は、内周側から外周側に向けて、厚さが段階的に薄くなっており、その側面に段差構造を有する。換言すれば、第１半導体チップ１０１と第２半導体チップ１０２との間に形成された隙間は、内周側から外周側に向けて段階的に広くなる。これにより、封止樹脂９０が、第１半導体チップ１０１と第２半導体チップ１０２との間に形成される隙間３００に向けて流動する経路の幅を広くすることができ、隙間３００への封止樹脂９０の流入を促進させることができる。更に、封止樹脂９０が第２半導体チップ１０２の側面に形成された段差構造に沿って流動することで、隙間３００への封止樹脂９０の流入を更に促進させることができる。これにより、隙間３００への封止樹脂９０の充填を促進させることができ、隙間３００において、封止樹脂９０の未充填が生じるリスクを抑制することができる。従って、第１半導体チップ１０１と第２半導体チップ１０２との接合に用いられる接合部材９２の側面をまんべんなく封止樹脂９０で覆うことが可能となり、第１半導体チップ１０１と第２半導体チップ１０２との接合における信頼性を高めることが可能となる。
ここで、半田ボール等の半田端子を有する半導体装置をプリント基板に実装する場合、半導体装置とプリント基板との間に形成される隙間に、アンダーフィル材を充填することで半田端子を固定することが一般的に行われている。これにより、半導体装置とプリント基板との接合における信頼性が確保される。
一方、本実施形態に係る半導体装置１において、第１半導体チップ１０１と第２半導体チップ１０２との間に形成される隙間３００にアンダーフィル材を充填する場合について考える。半導体装置１において、第２半導体チップ１０２の周囲は柱状電極３５によって囲まれている。第２半導体チップ１０２と柱状電極３５との間隔は極めて狭いことから、アンダーフィル材を供給するためのディスペンサのノズルが、柱状電極３５と干渉し、ノズル先端を、第１半導体チップ１０１と第２半導体チップ１０２との接合部の近傍に配置することが困難である。つまり、本実施形態に係る半導体装置１によれば、第１半導体チップ１０１と第２半導体チップ１０２との間に形成される隙間３００に、アンダーフィル材を充填することは困難であると考えられる。
しかし、本実施形態に係る半導体装置１によれば、上記したように、第１半導体チップ１０１と第２半導体チップ１０２との間に形成される隙間３００への封止樹脂９０の充填を促進させることができるので、アンダーフィル材を用いることなく、接合部材９２を固定することが可能であり、第１半導体チップ１０１と第２半導体チップ１０２との接合における信頼性を高めることが可能である。
また、封止樹脂９０が、第１半導体チップ１０１、第２半導体チップ１０２を封止する封止部材として機能すると共に、第１半導体チップ１０１と第２半導体チップ１０２の間に形成される隙間３００に充填されて接合部材９２の側面を覆うことで、接合部材９２の機械的強度を補強する補強部材としても機能する。従って、第１半導体チップ１０１と第２半導体チップ１０２の間に形成される隙間３００に、封止樹脂９０とは異なるアンダーフィル材等の補強部材を別途充填する場合と比較して、工程数を少なくすることができる。すなわち、本実施形態に係る半導体装置１によれば、高い信頼性を有するマルチチップＷＬ－ＣＳＰを低コストで製造することが可能となる。
［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体装置１Ａの構成を示す断面図である。図９は、半導体装置１Ａを構成する、本発明の第２の実施形態に係る第２半導体チップ１０２Ａの構成を示す断面図である。
図８は、本発明の第２の実施形態に係る半導体装置１Ａの構成を示す断面図である。図９は、半導体装置１Ａを構成する、本発明の第２の実施形態に係る第２半導体チップ１０２Ａの構成を示す断面図である。
第２の実施形態に係る第２半導体チップ１０２Ａは、上層絶縁膜６２の端部６２Ｅの位置が、第１の実施形態に係る第２半導体チップ１０２と異なる。すなわち、第２半導体チップ１０２Ａにおいて、パッシベーション膜５３の端部５３Ｅは、層間絶縁膜５１の端部５１Ｅよりも第２半導体チップ１０２Ａの内周側に配置されている。下層絶縁膜６１の端部６１Ｅは、パッシベーション膜５３の端部５３Ｅよりも第２半導体チップ１０２Ａの内周側に配置されている。上層絶縁膜６２の端部６２Ｅは、下層絶縁膜６１の端部６１Ｅよりも第２半導体チップ１０２Ａの内周側に配置されている。すなわち、第２半導体チップ１０２Ａにおいて、下層絶縁膜６１の端部６１Ｅは、上層絶縁膜６２から露出した構造となっている。
ここで、第２半導体チップ１０２Ａの上層絶縁膜６２が延在する範囲を内周領域Ｒ２１と定義し、第２半導体チップ１０２Ａの内周領域Ｒ２１を囲む領域を外周領域Ｒ２２と定義する。更に、外周領域Ｒ２２内における、層間絶縁膜５１が延在し、下層絶縁膜６１が延在しない範囲を第１外周領域Ｒ２３と定義し、外周領域Ｒ２２内における下層絶縁膜６１が延在する範囲を第２外周領域Ｒ２５と定義し、第１外周領域Ｒ２３を囲む領域を最外周領域Ｒ２４と定義する。チップ間接合電極７４は、内周領域Ｒ２１に設けられている。
第２半導体チップ１０２Ａは、内周領域Ｒ２１において、半導体基板５０、層間絶縁膜５１、下層絶縁膜６１及び上層絶縁膜６２を含む。第２半導体チップ１０２Ａは、第２外周領域Ｒ２５において、上層絶縁膜６２を含まず、下層絶縁膜６１、半導体基板５０及び層間絶縁膜５１を含む。第２半導体チップ１０２Ａは、第１外周領域Ｒ２３において、上層絶縁膜６２及び下層絶縁膜６１を含まず、半導体基板５０及び層間絶縁膜５１を含む。第２半導体チップ１０２Ａは、最外周領域Ｒ２４において、層間絶縁膜５１、下層絶縁膜６１及び上層絶縁膜６２を含まず、半導体基板５０（突出部５６）を含む。
第２半導体チップ１０２Ａの内周領域Ｒ２１における厚さＴ１は、半導体基板５０の裏面Ｓ２２から上層絶縁膜６２の表面までの距離に相当し、例えば、２００～２５０μｍ程度である。第２半導体チップ１０２Ａの第１外周領域Ｒ２３における厚さＴ２は、半導体基板５０の裏面Ｓ２２から層間絶縁膜５１の表面までの距離に相当し、例えば、１８０～２３０μｍ程度である。第２半導体チップ１０２Ａの最外周領域Ｒ２４における厚さＴ３は、半導体基板５０の突出部５６の厚さに相当し、例えば、４０～６０μｍ程度である。第２半導体チップ１０２Ａの第２外周領域Ｒ２５における厚さＴ４は、半導体基板５０の裏面Ｓ２２から下層絶縁膜６１の表面までの距離に相当し、例えば、１９０～２４０μｍ程度である。なお、常にＴ３＜Ｔ２＜Ｔ４＜Ｔ１が成立するものとする。半導体基板５０の凹部５５の、半導体基板５０の厚さ方向における深さは、例えば、１２０～１９０μｍ程度である。
このように、第２半導体チップ１０２Ａは、内周側から外周側に向けて、厚さが段階的に厚くなっている。換言すれば、第２半導体チップ１０２Ａは、その主面と平行な方向における端部位置が、第２半導体チップ１０２Ａの厚さ方向に沿って変化する段差構造を有し、第１半導体チップ１０１と第２半導体チップ１０２Ａとの間に形成された隙間は、内周側から外周側に向けて段階的に広くなる。
第２半導体チップ１０２Ａの第１外周領域Ｒ２３における幅は、半導体基板５０の凹部５５の端面から下層絶縁膜６１の端部６１Ｅまでの距離に相当し、例えば、５～２０μｍ程度である。第２半導体チップ１０２Ａの第２外周領域Ｒ２５における幅は、下層絶縁膜６１の端部６１Ｅから上層絶縁膜６２の端部６２Ｅまでの距離に相当し、例えば、５～１０μｍ程度である。
第２の実施形態に係る半導体装置１Ａによれば、第１の実施形態に係る半導体装置１と同様、第１半導体チップ１０１と第２半導体チップ１０２Ａとの間に形成される隙間３００への封止樹脂９０の充填を促進させることができる。これにより、第１半導体チップ１０１と第２半導体チップ１０２Ａとの接合に用いられる接合部材９２の側面をまんべんなく封止樹脂９０で覆うことが可能となり、第１半導体チップ１０１と第２半導体チップ１０２Ａとの接合における信頼性を高めることが可能となる。
ここで、一般的に、素子形成領域及び素子形成領域を区画するスクライブラインを縮小することで、１枚の半導体ウエハから得られる半導体チップの数を増加させることができる。特に、回路素子が形成されないスクライブラインの幅を縮小することで、回路素子の縮小を行うことなく、１枚の半導体ウエハから得られる半導体チップの数を増加させることができる。しかし、スクライブラインの幅が縮小された場合、下層絶縁膜を上層絶縁膜で被覆するための領域の確保が困難となる。
そこで、上層絶縁膜の端部を下層絶縁膜の表面上に配置するという構成により、スクライブラインの幅が縮小された半導体チップにおいても、再配線層を上層絶縁膜により被覆することが可能となり、再配線層が大気に晒されることにより腐食を生じ長期信頼性の低下を生じるという問題を解決することが可能となる。また、チップ端部の最上層配線はパッシベーション膜により保護されているため、上層絶縁膜を備えた一般的なＷＬ－ＣＳＰにおいては、最上層配線上のパッシベーション膜を下層絶縁膜により被覆することは不要である。
しかし、マルチチップＷＬ－ＣＳＰを構成する半導体チップにおいては、上層絶縁膜上を封止樹脂により封止する形態であるため、上層絶縁膜で被覆された下層絶縁膜から露出する領域、特にチップ電極より外周側に配置された、パッシベーション膜でのみ被覆された最上層配線が、封止樹脂によるフィラーアタックにより、断線などの不具合を生じるおそれがある。
本実施形態に係る第２半導体チップ１０２Ａは、複数の配線層のうち、最上層に設けられた最上層配線５４が、チップ電極５２よりも第２半導体チップ１０２Ａの外周側に設けられている。最上層配線５４は、パッシベーション膜５３及び下層絶縁膜６１によって覆われている。このように、最上層配線５４がパッシベーション膜５３及び下層絶縁膜６１によって覆われることで、最上層配線５４がパッシベーション膜５３でのみ被覆される場合と比較して、フィラーアタックによる断線などの不具合を生じるリスクを抑制することができる。これにより、マルチチップＷＬ-ＣＳＰの長期信頼性を確保することが可能となる。
なお、チップ間接合電極３４は、本発明における第１電極の一例である。チップ間接合電極７４は、本発明における第２電極の一例である。層間絶縁膜５１は、本発明における第１絶縁膜の一例である。下層絶縁膜６１は、本発明における第２絶縁膜の一例である。上層絶縁膜６２は、本発明における第３絶縁膜の一例である。
１、１Ａ 半導体装置
１０、５０ 半導体基板
１１、５１ 層間絶縁膜
１２、５２ チップ電極
１３、５３ パッシベーション膜
１４、５４ 最上層配線
２１、６１ 下層絶縁膜
２２、６２ 上層絶縁膜
３４、７４ チップ間接合電極
３５ 柱状電極
４０、８０ 再配線
５５ 凹部
５６ 突出部
９０ 封止樹脂
９１ 外部接続端子
９２ 接合部材
１０１ 第１半導体チップ
１０２、１０２Ａ 第２半導体チップ
１１０ スクライブライン
１２０ 溝
３００ 隙間
Ｒ１１ 内周領域
Ｒ１２ 外周領域
Ｒ２１ 内周領域
Ｒ２２ 外周領域
Ｒ２３ 第１外周領域
Ｒ２４ 最外周領域
Ｒ２５ 第２外周領域
１０、５０ 半導体基板
１１、５１ 層間絶縁膜
１２、５２ チップ電極
１３、５３ パッシベーション膜
１４、５４ 最上層配線
２１、６１ 下層絶縁膜
２２、６２ 上層絶縁膜
３４、７４ チップ間接合電極
３５ 柱状電極
４０、８０ 再配線
５５ 凹部
５６ 突出部
９０ 封止樹脂
９１ 外部接続端子
９２ 接合部材
１０１ 第１半導体チップ
１０２、１０２Ａ 第２半導体チップ
１１０ スクライブライン
１２０ 溝
３００ 隙間
Ｒ１１ 内周領域
Ｒ１２ 外周領域
Ｒ２１ 内周領域
Ｒ２２ 外周領域
Ｒ２３ 第１外周領域
Ｒ２４ 最外周領域
Ｒ２５ 第２外周領域
Claims (11)
- 表面に複数の第１電極を有する第１半導体チップと、
前記第１半導体チップの前記表面と隙間を隔てて配置され、前記第１電極の各々に接続された複数の第２電極を表面に有する内周領域、及び前記内周領域を囲み、前記内周領域の厚さよりも薄い厚さを有する外周領域を有する第２半導体チップと、
前記第１半導体チップの前記表面と前記内周領域との間、及び前記第１半導体チップの前記表面と前記外周領域との間にそれぞれ充填された封止樹脂と、
を備え、
前記第２半導体チップは、前記内周領域において、半導体基板、前記半導体基板上に形成される第１絶縁膜、前記第１絶縁膜上に形成される第２絶縁膜、及び前記第２絶縁膜上に形成される第３絶縁膜を含み、前記外周領域において、前記第３絶縁膜を含まず、前記半導体基板及び前記第１絶縁膜を含む
半導体装置。 - 前記第１電極の各々と前記第２電極の各々とを接合する接合部材を含み、
前記接合部材の側面が、前記封止樹脂によって覆われている
請求項１に記載の半導体装置。 - 前記第１半導体チップは、平面視において前記第２半導体チップを囲む複数の柱状電極を有し、
前記封止樹脂が、前記柱状電極の各々と前記第２半導体チップとの間に充填されている
請求項１又は請求項２に記載の半導体装置。 - 前記外周領域は、前記内周領域の厚さよりも薄い厚さを有する第１外周領域と、前記第１外周領域を囲み、前記第１外周領域の厚さよりも薄い最外周領域と、
を含む請求項１から請求項３のいずれか１項に記載の半導体装置。 - 前記外周領域は、前記内周領域と前記第１外周領域との間に、前記内周領域の厚さよりも薄い厚さを有し且つ前記第１外周領域の厚さよりも厚い厚さを有する第２外周領域を更に含む
請求項４に記載の半導体装置。 - 前記第２半導体チップは複数の配線層を有し、前記第２外周領域の前記第１絶縁膜上に配置される前記複数の配線層のうち最上層に配置される最上層配線は前記第１絶縁膜上に形成される前記第２絶縁膜に被覆され、前記第２外周領域の前記第２絶縁膜の表面は前記第２絶縁膜上に形成される前記第３絶縁膜から露出する
請求項５に記載の半導体装置。 - 前記第２半導体チップは、前記第２電極が設けられた面と交差する側面に、前記第２半導体チップの内周側に凹んだ凹部を有する
請求項５または請求項６に記載の半導体装置。 - 前記内周領域における前記第２半導体チップの厚さは、前記最外周領域における前記第２半導体チップの厚さの３倍以上である
請求項４から請求項７のいずれか１項に記載の半導体装置。 - 前記封止樹脂の、前記第１半導体チップと前記第２半導体チップとの間に充填される部分と、前記柱状電極の各々と前記第２半導体チップとの間に充填される部分とが、互いに同じサイズのフィラーを含む
請求項３に記載の半導体装置。 - 前記第２半導体チップは、内周側から外周側に向けて、厚さが段階的に薄くなっている
請求項１から請求項９のいずれか１項に記載の半導体装置。 - 表面に複数の第１電極を有する第１半導体チップと、
前記第１半導体チップの前記表面と隙間を隔てて配置され、前記第１電極の各々に接続された複数の第２電極を表面に有する内周領域、及び前記内周領域を囲み、前記内周領域の厚さよりも薄い厚さを有する外周領域を有する第２半導体チップと、
前記第１半導体チップの前記表面と前記内周領域との間、及び前記第１半導体チップの前記表面と前記外周領域との間にそれぞれ充填された封止樹脂と、
を備え、
前記第２半導体チップは、前記外周領域において前記第２半導体チップの外周側に突き出した突出部を有する半導体基板を含み、
前記半導体基板の前記内周領域における厚さは、前記突出部の厚さの２倍以上である
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022042865A JP7271754B2 (ja) | 2018-04-25 | 2022-03-17 | 半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018084420A JP7048153B2 (ja) | 2018-04-25 | 2018-04-25 | 半導体装置及び半導体装置の製造方法 |
| JP2022042865A JP7271754B2 (ja) | 2018-04-25 | 2022-03-17 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018084420A Division JP7048153B2 (ja) | 2018-04-25 | 2018-04-25 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022069676A true JP2022069676A (ja) | 2022-05-11 |
| JP7271754B2 JP7271754B2 (ja) | 2023-05-11 |
Family
ID=87852810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022042865A Active JP7271754B2 (ja) | 2018-04-25 | 2022-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7271754B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191436A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008218926A (ja) * | 2007-03-07 | 2008-09-18 | Spansion Llc | 半導体装置及びその製造方法 |
| JP2010192867A (ja) * | 2009-01-20 | 2010-09-02 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2015159449A (ja) * | 2014-02-25 | 2015-09-03 | 株式会社ニコン | 半導体装置及び電子カメラ |
-
2022
- 2022-03-17 JP JP2022042865A patent/JP7271754B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191436A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008218926A (ja) * | 2007-03-07 | 2008-09-18 | Spansion Llc | 半導体装置及びその製造方法 |
| JP2010192867A (ja) * | 2009-01-20 | 2010-09-02 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2015159449A (ja) * | 2014-02-25 | 2015-09-03 | 株式会社ニコン | 半導体装置及び電子カメラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7271754B2 (ja) | 2023-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102425720B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| TWI597788B (zh) | 半導體裝置及其製造方法 | |
| US9935072B2 (en) | Semiconductor package and method for manufacturing the same | |
| US10741500B2 (en) | Electronic package | |
| US9048225B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| TWI495064B (zh) | 晶圓級半導體封裝件及其製造方法 | |
| US8703600B2 (en) | Electronic component and method of connecting with multi-profile bumps | |
| US20170278722A1 (en) | Method of manufacturing semiconductor device | |
| US10923421B2 (en) | Package structure and method of manufacturing the same | |
| US11705415B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| TW201742208A (zh) | 封裝結構、疊層封裝元件及其形成方法 | |
| JP2018116974A (ja) | 半導体装置及び半導体装置の製造方法 | |
| TWI485831B (zh) | 具有多層配線構造之半導體裝置及其製造方法 | |
| JP7048153B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US10910331B2 (en) | Semiconductor device bonding area including fused solder film and manufacturing method | |
| US20170025386A1 (en) | Semiconductor device | |
| WO2015123952A1 (zh) | 半导体封装结构及其形成方法 | |
| US20220344300A1 (en) | Electronic device and manufacturing method thereof | |
| KR101806141B1 (ko) | 적층형 반도체 패키지 및 그 제조 방법 | |
| JP7271754B2 (ja) | 半導体装置 | |
| JP4728079B2 (ja) | 半導体装置用基板および半導体装置 | |
| JP2007095894A (ja) | 半導体装置及びその製造方法 | |
| US20220359468A1 (en) | Semiconductor device and manufacturing method thereof | |
| TW202125732A (zh) | 封裝結構及其形成方法 | |
| KR20220030051A (ko) | 배선 구조체 및 이를 포함하는 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221011 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230328 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230426 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7271754 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |